JPH0381857A - 中央演算処理装置の調停回路 - Google Patents
中央演算処理装置の調停回路Info
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- JPH0381857A JPH0381857A JP1217523A JP21752389A JPH0381857A JP H0381857 A JPH0381857 A JP H0381857A JP 1217523 A JP1217523 A JP 1217523A JP 21752389 A JP21752389 A JP 21752389A JP H0381857 A JPH0381857 A JP H0381857A
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- 230000004044 response Effects 0.000 claims abstract description 30
- 230000003068 static effect Effects 0.000 abstract description 7
- 230000005856 abnormality Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、中央演算処理装置が異常停止したときに、ホ
ールド信号に応答するためのホールド応答信号を発生す
る中央演算処理装置の調停回路に関する。
ールド信号に応答するためのホールド応答信号を発生す
る中央演算処理装置の調停回路に関する。
［従来技術］
従来から、中央演算処理装置（ｃｐｕ）は各種の電子機
器じ用いられている。その−例としてプログラマブル・
コントローラのシステム構成を第２図に示す。
器じ用いられている。その−例としてプログラマブル・
コントローラのシステム構成を第２図に示す。
第２図において、機器を制御するプロセッサ本体１に直
結人出力（１／。）インターフェース３およびシリアル
伝送ライン２を介してリモート■ｏ４が接続されている
。プロセッサ本体１から送信される動作指示信号が上記
インターフェースにより制御対象機器に転送される。こ
のようなインターフェース３．４内にはＣＰＵが用いら
れ、情報信号の転送に関わる制御処理を行っている。
結人出力（１／。）インターフェース３およびシリアル
伝送ライン２を介してリモート■ｏ４が接続されている
。プロセッサ本体１から送信される動作指示信号が上記
インターフェースにより制御対象機器に転送される。こ
のようなインターフェース３．４内にはＣＰＵが用いら
れ、情報信号の転送に関わる制御処理を行っている。
第３図は直結’１０３の部分的な回路構成を示す。
第３図において、直結バス５を介して、制御対象機器に
送信する情報信号がｔｌ：ＰＩ３によりスタティックラ
ンダムアクセスメモリ（ＲＡＭ）１０に書きこまれる。
送信する情報信号がｔｌ：ＰＩ３によりスタティックラ
ンダムアクセスメモリ（ＲＡＭ）１０に書きこまれる。
ＣＰｔ１８は、直結■。バスインターフェース６のホ
ールド（ＨＯＬＤ）要求信号を受信すると、ホールド応
答（ＨＬＤ＾）信号を直結マ０バスインターフェース６
に送信した後、停止状態となる。
ールド（ＨＯＬＤ）要求信号を受信すると、ホールド応
答（ＨＬＤ＾）信号を直結マ０バスインターフェース６
に送信した後、停止状態となる。
次に、直結ｉ１０バスインターフェース６によりスタテ
ィックＲＡＭｌ０から情報信号が読出されて、直結バス
５に出力される。
ィックＲＡＭｌ０から情報信号が読出されて、直結バス
５に出力される。
また、ｃｐｕｓから定期的に出力されるタイマリセット
信号の発生周期を計時することによりｃｐｕａが正常で
あることを確認するウォッチドッグタイマ回路１１が設
置されている。ＣＰＩＪ８が暴走したときにはウォッチ
ドッグタイマ回路１１は上記タイマリセット信号が発生
されないことを検出し、ＣＰＵ８にリセット信号を供給
することによりＣＰＵ８をリセット状態に設定する。
信号の発生周期を計時することによりｃｐｕａが正常で
あることを確認するウォッチドッグタイマ回路１１が設
置されている。ＣＰＩＪ８が暴走したときにはウォッチ
ドッグタイマ回路１１は上記タイマリセット信号が発生
されないことを検出し、ＣＰＵ８にリセット信号を供給
することによりＣＰＵ８をリセット状態に設定する。
［発明が解決しようとする課題］
しかしながら、従来のこの種の中央演算処理装置は、異
常が生じ、ウォッチドッグタイマ回路１１のリセット状
態１２ｅよりリセットされた場合、上述のＨＯＬＤ信号
を直結１１０バスインターフエース６から受信してもＨ
ＬＤＡ信号を応答送信することができない。その結果、
直結１１０バスインターフエース６はスタティックＲＡ
Ｍｌ０から情報信号を読出せる状態にあるにもかかわら
ず、直結Ｉ１０バスインターフェース６が誤動作をする
という不具合が従来の中央演算処理装置にはあった。
常が生じ、ウォッチドッグタイマ回路１１のリセット状
態１２ｅよりリセットされた場合、上述のＨＯＬＤ信号
を直結１１０バスインターフエース６から受信してもＨ
ＬＤＡ信号を応答送信することができない。その結果、
直結１１０バスインターフエース６はスタティックＲＡ
Ｍｌ０から情報信号を読出せる状態にあるにもかかわら
ず、直結Ｉ１０バスインターフェース６が誤動作をする
という不具合が従来の中央演算処理装置にはあった。
このような不具合を解消するために、第４図に示すよう
に、スタティックＲＡＭｌ０の代わりにデュアルポート
ＲＡＭ２２を用いて、ＣＰＵ２１および直結■。バスイ
ンターフェース６のそれぞれから独自に情報信号の読み
書きを可能とした装置も提案されているが、現時点では
デュアルポートメモリ２２は高価であり、動作速度も遅
いため、情報信号の高速転送処理には不向きである。
に、スタティックＲＡＭｌ０の代わりにデュアルポート
ＲＡＭ２２を用いて、ＣＰＵ２１および直結■。バスイ
ンターフェース６のそれぞれから独自に情報信号の読み
書きを可能とした装置も提案されているが、現時点では
デュアルポートメモリ２２は高価であり、動作速度も遅
いため、情報信号の高速転送処理には不向きである。
そこで、本発明の目的は、上述の点に鑑みて、従来の中
央演算処理装置の構成を変えることなく、中央演算処理
装置が異常停止した場合は中央演算処理装置に代りＨＬ
Ｄ＾（ホールド応答）信号を発生することが可能な中央
演算処理装置の調停回路を提供することにある。
央演算処理装置の構成を変えることなく、中央演算処理
装置が異常停止した場合は中央演算処理装置に代りＨＬ
Ｄ＾（ホールド応答）信号を発生することが可能な中央
演算処理装置の調停回路を提供することにある。
［課題を解決するための手段］
このような目的を達成するために、本発明は、外部装置
からホールド信号を受信し、次に当該ホールド信号に対
する応答信号を前記外部装置に送信した後に動作停止状
態となる中央演算処理装置のための調停回路であって、
前記応答信号と同じ波形の信号を発生する応答信号発生
手段と、前記中央演算処理装置がリセット状態にあるか
否かを示すリセット信号を入力し、前記中央演算処理装
置がリセット状態にあることを前記リセット信号が示し
ているときには前記応答信号発生手段により発生された
信号を前記応答信号として前記外部装置に選択出力し、
前記中央演算処理装置がリセット状態にないことを前記
リセット信号が示しているときには前記中央演算処理装
置の発生した応答信号を前記外部装置に選択出力する信
号選択手段とを具えたことを特徴とする。
からホールド信号を受信し、次に当該ホールド信号に対
する応答信号を前記外部装置に送信した後に動作停止状
態となる中央演算処理装置のための調停回路であって、
前記応答信号と同じ波形の信号を発生する応答信号発生
手段と、前記中央演算処理装置がリセット状態にあるか
否かを示すリセット信号を入力し、前記中央演算処理装
置がリセット状態にあることを前記リセット信号が示し
ているときには前記応答信号発生手段により発生された
信号を前記応答信号として前記外部装置に選択出力し、
前記中央演算処理装置がリセット状態にないことを前記
リセット信号が示しているときには前記中央演算処理装
置の発生した応答信号を前記外部装置に選択出力する信
号選択手段とを具えたことを特徴とする。
さらに、本発明の前記応答信号発生手段は前記ホールド
信号を受信し、当該受信したホールド信号を前記応答信
号と同じ波形の信号とすることを特徴とする。
信号を受信し、当該受信したホールド信号を前記応答信
号と同じ波形の信号とすることを特徴とする。
［作 用］
本発明では、たとえば中央演算処理装置に常設される異
常検出回路等からリセット信号を入力し、このリセット
信号に基き、中央演算処理装置がリセット状態にあるか
否かを信号選択手段が検出する。その検出結果に応じて
、信号選択手段が調停回路内で応答信号発生手段により
発生された信号と正常動作時に中央演算処理装置に発生
された応答信号とを選択出力する。
常検出回路等からリセット信号を入力し、このリセット
信号に基き、中央演算処理装置がリセット状態にあるか
否かを信号選択手段が検出する。その検出結果に応じて
、信号選択手段が調停回路内で応答信号発生手段により
発生された信号と正常動作時に中央演算処理装置に発生
された応答信号とを選択出力する。
さらにまた、応答信号発生手段は外部装置から受信した
ホールド信号をそのままこのホールド信号に対する応答
の信号とするようにしたので、応答の信号の発生のため
の回路構成を簡素化することができる。
ホールド信号をそのままこのホールド信号に対する応答
の信号とするようにしたので、応答の信号の発生のため
の回路構成を簡素化することができる。
［実施例］
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第１図はプログラマブルコントローラの直結インターフ
ェースに本発明を適用した実施例の回路構成を示す。
ェースに本発明を適用した実施例の回路構成を示す。
第１図じおいて、第３図に示す従来例と同様の箇所には
同一の符号を付し、その詳細な説明を省略する。
同一の符号を付し、その詳細な説明を省略する。
第１図において、−点鎖線ブロック２１が本発明２関わ
る調停回路を示す、調停回路２１内のアンド回路２３ｅ
ウォッチドッグタイマ回路１１からのリセット信号が入
力される。一方、アンド回路２３には直結１１０バスイ
ンターフエース６からの１ｌＯＬ［１信号も入力される
。この入力のための信号線が応答信号発生手段として動
作する。
る調停回路を示す、調停回路２１内のアンド回路２３ｅ
ウォッチドッグタイマ回路１１からのリセット信号が入
力される。一方、アンド回路２３には直結１１０バスイ
ンターフエース６からの１ｌＯＬ［１信号も入力される
。この入力のための信号線が応答信号発生手段として動
作する。
ＨＯＬＤ信号およびリセット信号のアンド出力がオア回
路２２の入力となる。オア回路２２にはＣＰＵ８からの
ＨＬＤＡ信号が人力され、ｃｐｕａのＨＬＤ＾信号およ
びアンド回路２３の出力信号の少なくともいずれか一方
がオア回路２２から直結ｆ１０バスインターフェース６
に出力される。オア回路２２およびアンド回路２３が信
号選択手段として動作する。
路２２の入力となる。オア回路２２にはＣＰＵ８からの
ＨＬＤＡ信号が人力され、ｃｐｕａのＨＬＤ＾信号およ
びアンド回路２３の出力信号の少なくともいずれか一方
がオア回路２２から直結ｆ１０バスインターフェース６
に出力される。オア回路２２およびアンド回路２３が信
号選択手段として動作する。
このような調停回路２１の動作を次に説明する。
ｃｐｕａが正常に動作しているときは、リセット信号の
レベルはオフである。したがって、アンド回路２３のゲ
ートは閉となる。このような状態で直結１／。バスイン
ターフェース６からオンのＮ０ＬＤ信号が送信されると
、ｃｐｕａではこのＨＯＬＤ信号を受信し、ＨＬＤＡ信
号をオア回路２２を介して直結■。バスインターフェー
ス６に応答送信する。このとき、ＨＯＬＤ信号はアンド
回路２３にも入力されるが、アンド回路２３はゲートが
閉となっているので、アンド回路２３の出力信号レベル
はオフを維持する。
レベルはオフである。したがって、アンド回路２３のゲ
ートは閉となる。このような状態で直結１／。バスイン
ターフェース６からオンのＮ０ＬＤ信号が送信されると
、ｃｐｕａではこのＨＯＬＤ信号を受信し、ＨＬＤＡ信
号をオア回路２２を介して直結■。バスインターフェー
ス６に応答送信する。このとき、ＨＯＬＤ信号はアンド
回路２３にも入力されるが、アンド回路２３はゲートが
閉となっているので、アンド回路２３の出力信号レベル
はオフを維持する。
ｃｐｕａに異常が生じ、ウォッチドッグタイマ回路１１
によりリセットされた場合、リセット信号のレベルはオ
ンに保持されているので、アンド回路２３のゲートは開
となる。このため、直結■。バスインターフェース６に
よりＨＯＬＤ信号が発生された場合、オンのＨＯＬＤ信
号がアンド回路２３→オア回路２２−直結’／、バスイ
ンターフェースのＯＬＤ＾端子の順で転送される。この
結果、直結１／。バスインターフェース６はスタティッ
クＲＡＭｌ０に対する情報信号の書き込み読み出しが可
能となる。また、このとき、ＣｐＨ８はリセット状態と
なっているので、直結Ｖ０内ＣＰ［ｌパス７が混信する
ことはない。
によりリセットされた場合、リセット信号のレベルはオ
ンに保持されているので、アンド回路２３のゲートは開
となる。このため、直結■。バスインターフェース６に
よりＨＯＬＤ信号が発生された場合、オンのＨＯＬＤ信
号がアンド回路２３→オア回路２２−直結’／、バスイ
ンターフェースのＯＬＤ＾端子の順で転送される。この
結果、直結１／。バスインターフェース６はスタティッ
クＲＡＭｌ０に対する情報信号の書き込み読み出しが可
能となる。また、このとき、ＣｐＨ８はリセット状態と
なっているので、直結Ｖ０内ＣＰ［ｌパス７が混信する
ことはない。
本実施例では調停回路２１をインターフェースの情報転
送処理を行うｃｐｕ ｃ適用する例を示したが、次の機
器上も適用することが可能である。すなわち、たとえば
ＣＰＵとダイレクトメモリアクセス（ＤＭＡ）コントロ
ーラとにより交互に共有バスを使用スるシステム機器、
複数のプロセッサ間テ情報を授受したり、交互に動作を
行うシステム機器等に本発明を適用することができる。
送処理を行うｃｐｕ ｃ適用する例を示したが、次の機
器上も適用することが可能である。すなわち、たとえば
ＣＰＵとダイレクトメモリアクセス（ＤＭＡ）コントロ
ーラとにより交互に共有バスを使用スるシステム機器、
複数のプロセッサ間テ情報を授受したり、交互に動作を
行うシステム機器等に本発明を適用することができる。
［発明の効果］
以上説明したように、本発明では、中央演算処理装置が
異常停止したときでもホールド信号に対する応答信号を
発生できるので、中央演算処理装置を接続する外部装置
の処理動作を続行させ、誤動作を防止することができる
という効果が得られる。さらには、調停回路の構成が簡
素化され、従来の中央演算処理装置の回路構成を変更す
る必要がないので、装置全体を廉価に製造できるという
効果も得られる。
異常停止したときでもホールド信号に対する応答信号を
発生できるので、中央演算処理装置を接続する外部装置
の処理動作を続行させ、誤動作を防止することができる
という効果が得られる。さらには、調停回路の構成が簡
素化され、従来の中央演算処理装置の回路構成を変更す
る必要がないので、装置全体を廉価に製造できるという
効果も得られる。
第１図は本発明実施例の回路構成を示すブロック図、
第２図は従来プログラマブルコントローラのシステム構
成の一例を示すブロック図、 第３図および第４図は従来のインターフェースの部分的
な回路構成を示すブロック図である。 １・・・プロセッサ本体、 ２・・・シリアル伝送ライン、 ４・・・リモートワ。、 ５・・・直結バス、 ６・・・直結１１０バスインターフエース、７・・・直
結■。内ＣＰＩＩバス、 ８ 、２ｌ−ＣＰＵ 。 １０・・・スタティックランダムアクセスメモ１１・・
・ウォッチドッグタイマ回路、１２・・・リセット回路
、 ２１・・・調停回路、 ２２・・・オア回路、 ２３・・・アンド回路。 す（ＲＡＭ）、 ＋ｈ５
成の一例を示すブロック図、 第３図および第４図は従来のインターフェースの部分的
な回路構成を示すブロック図である。 １・・・プロセッサ本体、 ２・・・シリアル伝送ライン、 ４・・・リモートワ。、 ５・・・直結バス、 ６・・・直結１１０バスインターフエース、７・・・直
結■。内ＣＰＩＩバス、 ８ 、２ｌ−ＣＰＵ 。 １０・・・スタティックランダムアクセスメモ１１・・
・ウォッチドッグタイマ回路、１２・・・リセット回路
、 ２１・・・調停回路、 ２２・・・オア回路、 ２３・・・アンド回路。 す（ＲＡＭ）、 ＋ｈ５
Claims (1)
- 【特許請求の範囲】 １）外部装置からホールド信号を受信し、次に当該ホー
ルド信号に対する応答信号を前記外部装置に送信した後
に動作停止状態となる中央演算処理装置のための調停回
路であって、 前記応答信号と同じ波形の信号を発生する応答信号発生
手段と、 前記中央演算処理装置がリセット状態にあるか否かを示
すリセット信号を入力し、前記中央演算処理装置がリセ
ット状態にあることを前記リセット信号が示していると
きには前記応答信号発生手段により発生された信号を前
記応答信号として前記外部装置に選択出力し、前記中央
演算処理装置がリセット状態にないことを前記リセット
信号が示しているときには前記中央演算処理装置の発生
した応答信号を前記外部装置に選択出力する信号選択手
段と を具えたことを特徴とする中央演算処理装置の調停回路
。 ２）前記応答信号発生手段は前記ホールド信号を受信し
、当該受信したホールド信号を前記応答信号と同じ波形
の信号とすることを特徴とする請求項１に記載の中央演
算処理装置の調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217523A JP2870837B2 (ja) | 1989-08-25 | 1989-08-25 | 中央演算処理装置の調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217523A JP2870837B2 (ja) | 1989-08-25 | 1989-08-25 | 中央演算処理装置の調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0381857A true JPH0381857A (ja) | 1991-04-08 |
| JP2870837B2 JP2870837B2 (ja) | 1999-03-17 |
Family
ID=16705576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217523A Expired - Lifetime JP2870837B2 (ja) | 1989-08-25 | 1989-08-25 | 中央演算処理装置の調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870837B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975238A (ja) * | 1972-11-22 | 1974-07-19 | ||
| JPS61213960A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間データ伝送装置 |
| JPS62150454A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Cable Ltd | ダイレクトメモリアクセスシステム |
| JPS62281044A (ja) * | 1986-05-30 | 1987-12-05 | Nec Corp | デ−タ転送処理装置 |
-
1989
- 1989-08-25 JP JP1217523A patent/JP2870837B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975238A (ja) * | 1972-11-22 | 1974-07-19 | ||
| JPS61213960A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間データ伝送装置 |
| JPS62150454A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Cable Ltd | ダイレクトメモリアクセスシステム |
| JPS62281044A (ja) * | 1986-05-30 | 1987-12-05 | Nec Corp | デ−タ転送処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870837B2 (ja) | 1999-03-17 |
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Legal Events
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