JPH10333729A

JPH10333729A - 数値制御装置

Info

Publication number: JPH10333729A
Application number: JP14041597A
Authority: JP
Inventors: Atsushi Hokuso; 厚北荘
Original assignee: Okuma Machinery Works Ltd
Current assignee: Okuma Corp
Priority date: 1997-05-29
Filing date: 1997-05-29
Publication date: 1998-12-18

Abstract

(57)【要約】【課題】システムバスに階層的に接続された複数のロ
ーカルバスのうち、上位ローカルバス上のＣＰＵが処理
を停止しても、システムバスから下位ローカルバス上の
ＣＰＵ及び共有メモリを介してデータの授受が可能な数
値制御装置を提供する。【解決手段】数値制御装置１の制御回路３７はＣＰＵ
ステータス信号３１３を常時監視しており、ＣＰＵ３１
の処理が停止した場合、リセット信号３１４をイネーブ
ルしてＣＰＵ３１をリセットし、ローカルバス３９を解
放状態にする。更に、システムバス１１から共有メモリ
３６にアクセスが行われた場合、システムバス１１から
のアドレスやデータ等をローカルバス３９に送出するこ
とで、システムバス１１と共有メモリ３６との間のアク
セス１２を可能にする。これにより、ＣＰＵ３２は共有
メモリ３６を介してシステムバスへのアクセスが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の機能ブロッ
クがそれぞれＣＰＵを備え、共有メモリ及びシステムバ
スを介してＣＰＵ相互間で、特に階層的に接続されたＣ
ＰＵとの間でデータの授受を行う数値制御装置に関す
る。

【０００２】

【従来の技術】図３は従来の数値制御装置の一例を示す
ブロック図である。機能ブロック２および機能ブロック
３はそれぞれ数値制御装置１のある機能を実現する機能
ブロックであり、システムバス１１を介して階層的に接
続されている。そして、機能ブロック２のＣＰＵ２１と
機能ブロック３のＣＰＵ３１との間のデータの授受には
共有メモリ３５を使用し、その制御は制御回路３７Ａに
より行われる。ＣＰＵ２１及び３１には、それぞれ実行
プログラムを記憶したメモリ２２及び３３が接続されて
いる。また、前記機能ブロック３では処理能力の向上の
手段として、ローカルバス３９にローカルバス３１０を
制御回路３８を介して接続し、更にＣＰＵ３２及びメモ
リ３４を追加している。ＣＰＵ３１とＣＰＵ３２との間
でのデータの授受には共有メモリ３６を使用し、その制
御は制御回路３８により行われる。そして、ＣＰＵ３２
から機能ブロック２のＣＰＵ２１にデータを転送する場
合は、まずＣＰＵ３２が共有メモリ３６にデータを書込
み、次にＣＰＵ３１が共有メモリ３６のデータを共有メ
モリ３５に転送し、更にＣＰＵ２１が共有メモリ３５か
らデータを読込むという手順で行われる。また、前記手
順の逆を行うことで、ＣＰＵ２１からＣＰＵ３２へデー
タを転送することも可能である。尚、前記機能ブロック
３を、上記のように階層的にローカルバス３９及びロー
カルバス３１０を接続する構成にすることで、ローカル
バス３１０をシステムバス１１に直接接続する場合と比
較して、共有メモリ３６に対するアクセスの競合を減ら
すことができる。また、ＣＰＵ３１とＣＰＵ３２との間
でアクセスを行っている間はシステムバス１１は解放状
態にあり、ＣＰＵ２１は自由に共有メモリ３５をアクセ
スすることが可能であり、システムバスの負荷を増加さ
せることなく処理能力の向上を図ることができる。

【０００３】

【発明が解決しようとする課題】図３に示すような従来
の数値制御装置１では、ＣＰＵ３１がメモリ３３のリー
ド時にメモリパリティエラーが原因で処理を停止したよ
うな場合、ローカルバス３９が使用できなくなり、共有
メモリ３５と共有メモリ３６との間のデータ転送ができ
なくなる。その結果、ＣＰＵ３２はシステムバス１１に
接続する他の機能ブロックとのデータの授受を行えなく
なる。言い換えれば、システムバス１１からＣＰＵ３２
およびローカルバス３１０の状態を参照することができ
ない状態に陥ってしまう。本発明は上記問題に鑑みてな
されたものであり、本発明の目的は、ＣＰＵ３１がメモ
リパリティエラー発生等の理由で処理を停止した場合で
も、ＣＰＵ３２とシステムバス１１との間でデータの授
受を可能にする数値制御装置、つまりＣＰＵ３１が処理
を停止した場合にも、システムバス１１から下位のロー
カルバス上の共有メモリ３６へのアクセスを行うことが
できる数値制御装置を提供することにある。

【０００４】

【課題を解決するための手段】本発明は、複数の機能ブ
ロックのそれぞれがＣＰＵを有すると共に、階層的なロ
ーカルバスを介してシステムバスに接続され、前記シス
テムバス及びローカルバスを介して前記各ＣＰＵ間でデ
ータの授受を行なうための制御回路及び共有メモリを具
備した数値制御装置に関するものであり、本発明の上
記目的は、上位の前記ローカルバス上の前記制御回路と
前記ＣＰＵとの間で、前記ＣＰＵの状態を表すＣＰＵス
テータス信号及び前記ＣＰＵをリセットするリセット信
号を入出力させ、前記ＣＰＵ及び共有メモリを介して、
前記システムバスからデータの授受を行ない得るように
することによって達成される。また、本発明の上記目的
は、システムバスと、前記システムバスに接続された第
１のローカルバスと、前記システムバス及び前記第１の
ローカルバスに接続され、且つバス制御を行う第１の制
御回路と、前記第１のローカルバスに接続された第１の
ＣＰＵと、前記第１のＣＰＵの実行プログラムを記憶す
るための第１のメモリと、前記システムバスに接続され
た第２のローカルバスと、前記第２のローカルバスに接
続された第２のＣＰＵと、前記第２のＣＰＵの実行プロ
グラムを記憶するための第２のメモリと、前記システム
バス及び前記第２のローカルバスからのデータを記憶す
るための第１の共有メモリと、前記第２のローカルバス
に接続された第３のローカルバスと、前記第３のローカ
ルバスに接続された第３のＣＰＵと、前記第３のＣＰＵ
の実行プログラムを記憶するための第３のメモリと、前
記第２のローカルバス及び前記第３のローカルバスから
のデータを記憶するための第２の共有メモリと、前記シ
ステムバス及び前記第２のローカルバスに接続され、且
つバス制御及び前記第１の共有メモリの制御を行い、前
記第２のＣＰＵの状態を監視し、前記第２のＣＰＵ動作
停止時には前記第２のＣＰＵをリセットして前記第２の
ローカルバスを解放状態にし、前記システムバスから前
記第２の共有メモリのアクセスを可能にする第２の制御
回路と、前記第２のローカルバス及び前記第３のローカ
ルバスに接続され、且つバス制御及び前記第２の共有メ
モリ制御を行う第３の制御回路とを設けることにより、
効果的に達成される。

【０００５】

【発明の実施の形態】図１は本発明の数値制御装置の一
例を、図３と対応させて示すブロック図である。数値制
御装置１は、システムバス１１と、このシステムバス１
１に制御回路２３及び３７を介して接続されたＣＰＵ２
１及び３１と、ローカルバス３９に制御回路３８を介し
て接続されたＣＰＵ３２と、前記ＣＰＵ２１、３１及び
３２の各実行プログラムを記憶するためのメモリ２２、
３３及び３４と、前記ＣＰＵ２１、３１、３２間でのデ
ータの授受に使用する共有メモリ３５及び３６とから構
成され、ＣＰＵ３１の状態を表すＣＰＵステータス信号
３１３が制御回路３７に、入力され、ＣＰＵ３１をリセ
ットするリセット信号３１４が制御回路３７から出力さ
れる。このような構成において、データ転送は図３と同
様に行なわれるが、制御回路３７はＣＰＵステータス信
号３１３を常時監視しており、ＣＰＵ３１の処理が停止
した場合、リセット信号３１４をイネーブルしてＣＰＵ
３１をリセットし、ローカルバス３９を解放状態にす
る。更に、システムバス１１から共有メモリ３６にアク
セスが行われた場合、システムバス１１からのアドレス
やデータ等をローカルバス３９に送出することで、シス
テムバス１１と共有メモリ３６との間のアクセス１２が
可能となる。つまり、ＣＰＵ３１が停止しても機能ブロ
ック２のＣＰＵ２１と機能ブロック３の下位のＣＰＵ３
２との間でデータの授受を行うことが可能である。

【０００６】図２は、本発明の数値制御装置１における
制御回路３７の一構成例を示す図である。制御回路３７
は、システムバス１１及び共有バス３１１間の入出力ゲ
ート３７４と、共有バス３１１及びローカルバス３９間
の入出力ゲート３７５と、ＣＰＵ３１に対するローカル
バス・アクノリッジ信号３７７の入出力ゲート３７６
と、前記ゲート３７４、３７５、３７６の各ゲート制御
を行うゲート制御部３７１と、ＣＰＵ３１に対してのア
クノリッジ信号等を制御するアクセスタイミング生成部
３７２と、ＣＰＵ３１の状態を監視するＣＰＵ状態監視
部３７３とから構成される。このような構成において、
ＣＰＵ３１の処理の停止は、ＣＰＵステータス信号３１
３によってＣＰＵ状態監視部３７３に伝達される。ＣＰ
Ｕ３１の処理停止を検出した前記ＣＰＵ状態監視部３７
３はリセット信号をイネーブルし、ゲート制御部３７１
にＣＰＵ３１の処理停止を伝達する。伝達を受けた前記
ゲート制御部３７１は入出力ゲート３７５の出力バッフ
ァをイネーブルし、システムバス１１からのアドレスや
データ等をローカルバス３９に送出可能な状態にする。
更に、入出力ゲート３７６の出力バッファをディスイネ
ーブルし、制御回路３８からのアクノリッジ信号３７７
をアクセスタイミング生成部３７２に伝達可能にする。
また、システムバス１１から共有メモリ３６にアクセス
が行われた場合、前記アクセスタイミング生成部３７２
は制御回路３８からのローカルバス・アクノリッジ信号
３７７を受け、システムバス１１に適したタイミングで
システムバス１１に送出する。尚、上述では機能ブロッ
ク及びローカルバスの階層接続を２層とした例を説明し
たが、いずれも３層以上の場合にも、同様に適用可能で
ある。

【０００７】

【発明の効果】以上のように本発明の数値制御装置によ
れば、システムバスに階層的に接続する２つのローカル
バスのうち、上位のローカルバスに接続するＣＰＵが何
らかの不具合により処理を停止した場合でも、システム
バスから下位のローカルバス上のＣＰＵと、共有メモリ
を介してデータの授受を行うことが可能である。また、
前記上位のＣＰＵが不具合で処理を停止した場合のみで
なく、故意に上位のＣＰＵを停止させることで、下位の
ＣＰＵのみが必要とするデータなどを直接システムバス
から転送することも可能である。

【図面の簡単な説明】

【図１】本発明の数値制御装置の一例を示すブロック図
である。

【図２】本発明の数値制御装置における制御回路の一構
成例を示すブロック図である。

【図３】従来の数値制御装置の一例を示すブロック図で
ある。

【符号の説明】

１数値制御装置２、３機能ブロック１１システムバス２１、３１、３２ＣＰＵ２２、３３、３４メモリ２３、３７、３８制御回路３５、３６共有メモリ２４、３９、３１０ローカルバス３１１、３１２共有バス３１３ＣＰＵステータス信号３１４リセット信号３７１ゲート制御部３７２アクセスタイミング生成部３７３ＣＰＵ状態監視部３７４〜３７６入出力ゲート３７７ローカルバス・アクノリッジ
信号

Claims

【特許請求の範囲】

【請求項１】複数の機能ブロックのそれぞれがＣＰＵ
を有すると共に、階層的なローカルバスを介してシステ
ムバスに接続され、前記システムバス及びローカルバス
を介して前記各ＣＰＵ間でデータの授受を行なうための
制御回路及び共有メモリを具備した数値制御装置におい
て、上位の前記ローカルバス上の前記制御回路と前記Ｃ
ＰＵとの間で、前記ＣＰＵの状態を表すＣＰＵステータ
ス信号及び前記ＣＰＵをリセットするリセット信号を入
出力させ、前記ＣＰＵが処理を停止しても下位の前記ロ
ーカルバス上の前記ＣＰＵ及び共有メモリを介して、前
記システムバスからデータの授受を行ない得るようにし
たことを特徴とする数値制御装置。
【請求項２】システムバスと、前記システムバスに接
続された第１のローカルバスと、前記システムバス及び
前記第１のローカルバスに接続され、且つバス制御を行
う第１の制御回路と、前記第１のローカルバスに接続さ
れた第１のＣＰＵと、前記第１のＣＰＵの実行プログラ
ムを記憶するための第１のメモリと、前記システムバス
に接続された第２のローカルバスと、前記第２のローカ
ルバスに接続された第２のＣＰＵと、前記第２のＣＰＵ
の実行プログラムを記憶するための第２のメモリと、前
記システムバス及び前記第２のローカルバスからのデー
タを記憶するための第１の共有メモリと、前記第２のロ
ーカルバスに接続された第３のローカルバスと、前記第
３のローカルバスに接続された第３のＣＰＵと、前記第
３のＣＰＵの実行プログラムを記憶するための第３のメ
モリと、前記第２のローカルバス及び前記第３のローカ
ルバスからのデータを記憶するための第２の共有メモリ
と、前記システムバス及び前記第２のローカルバスに接
続され、且つバス制御及び前記第１の共有メモリの制御
を行い、前記第２のＣＰＵ動作停止時には前記第２のＣ
ＰＵをリセットして前記第２のローカルバスを解放状態
にし、前記システムバスから前記第２の共有メモリをア
クセス可能にする第２の制御回路と、前記第２のローカ
ルバス及び前記第３のローカルバスに接続され、且つバ
ス制御及び前記第２の共有メモリの制御を行う第３の制
御回路とを具備したことを特徴とする数値制御装置。