JPH01100652A - 直接メモリアクセス制御装置 - Google Patents
直接メモリアクセス制御装置Info
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- JPH01100652A JPH01100652A JP62259015A JP25901587A JPH01100652A JP H01100652 A JPH01100652 A JP H01100652A JP 62259015 A JP62259015 A JP 62259015A JP 25901587 A JP25901587 A JP 25901587A JP H01100652 A JPH01100652 A JP H01100652A
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- memory access
- direct memory
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- Pending
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- 238000000034 method Methods 0.000 claims description 3
- 230000010365 information processing Effects 0.000 claims description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 abstract description 26
- 230000005055 memory storage Effects 0.000 abstract 1
- 102100035587 Distal membrane-arm assembly complex protein 1 Human genes 0.000 description 21
- 101000930299 Homo sapiens Distal membrane-arm assembly complex protein 1 Proteins 0.000 description 21
- 238000010586 diagram Methods 0.000 description 9
- 101100059544 Arabidopsis thaliana CDC5 gene Proteins 0.000 description 2
- 101000859935 Homo sapiens Protein CREG1 Proteins 0.000 description 2
- 101150115300 MAC1 gene Proteins 0.000 description 2
- 102100027796 Protein CREG1 Human genes 0.000 description 2
- 101100172073 Echinococcus granulosus EG13 gene Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリマップドＩ／Ｏ方式を採用する情報処
理装置において、中央処理装置を介さずにデータ転送を
行う直接メモリアクセス制御装置に関するものである。
理装置において、中央処理装置を介さずにデータ転送を
行う直接メモリアクセス制御装置に関するものである。
中央処理装置（以下ＣＰＵと略す）を介さずに、直接記
憶装置または入出力装置を駆動し高速にデ、−タを転送
する装置を、直接メモリアクセス制御装置（以下ＤＭＡ
Ｃと略す）と言う。第５図は一般的なシステム構成を示
すブロック図である。ＤＭＡＣ１と、ＣＰＵ２と、記憶
装置３戸、入出力装置４は、アドレスバス１ｏ１、デー
タバス１゜２、コントロールバス／Ｏ３で結ばれている
。アドレス・デーコーダ５は、アドレスバス／Ｏ１に接
続されていて、ＤＭＡＣｌの接続されているアドレスを
設定している。また第４図に示すようにＤＭＡＣｌの内
部は、コントロールユニット（以下ＣＵと略す）／Ｏと
、アドレスレジスタ（以下ＡＲＥＧと略す）１１と、カ
ウンタレジスタ（以下ＣＲＥＧと略す）１２から構成さ
れている。ＣＵＩＯには、アドレスバス／Ｏ１、データ
バス／Ｏ２、コントロールバス／Ｏ３と、現在ＤＭＡＣ
１がＣＰＵ２に選択されているかどうかを表わすチップ
・セレクト信号（以下Ｃ８と略す）／Ｏ４が、接続され
ている。メモリマップドＩ／Ｏ方式を採用する中央処理
装置では、データを書込む記憶装置３、ＤＭＡＣ１、入
出力装置４などは、同じメモリ空間に存在する。このと
きＤＭＡＣ１が、どのアドレスに接続するのかの決定は
、アドレスバス／Ｏ１に接続されたアドレス・デコーダ
５で行う。すなわち、アドレス・デコーダ５の出力をＤ
ＭＡＣ１のＣＳ信号／Ｏ４に接続し、ＤＭＡＣ１のＣ３
／Ｏ４に信号が入力すると、そのときのバスの制御権を
持っている、ＣＰＵ２または、入出力装置４により、Ｄ
ＭＡＣ１がアクセスされたことを示している。入出力装
置４から記憶装置３にデータの転送を行なうときには、
まず始めにＣＰＵ２は、転送を行う記憶装置３のアドレ
ス、転送バイト数をＤＭＡＣｌに設定する。このとき、
記憶装置３のアドレスはＤＭＡＣ１のＡＲＥＧＩＩに、
転送バイト数はＣＲＥＧ１２に設定する。次にＣＰＵ２
が、入出力装置４に転送の起動を行う。
憶装置または入出力装置を駆動し高速にデ、−タを転送
する装置を、直接メモリアクセス制御装置（以下ＤＭＡ
Ｃと略す）と言う。第５図は一般的なシステム構成を示
すブロック図である。ＤＭＡＣ１と、ＣＰＵ２と、記憶
装置３戸、入出力装置４は、アドレスバス１ｏ１、デー
タバス１゜２、コントロールバス／Ｏ３で結ばれている
。アドレス・デーコーダ５は、アドレスバス／Ｏ１に接
続されていて、ＤＭＡＣｌの接続されているアドレスを
設定している。また第４図に示すようにＤＭＡＣｌの内
部は、コントロールユニット（以下ＣＵと略す）／Ｏと
、アドレスレジスタ（以下ＡＲＥＧと略す）１１と、カ
ウンタレジスタ（以下ＣＲＥＧと略す）１２から構成さ
れている。ＣＵＩＯには、アドレスバス／Ｏ１、データ
バス／Ｏ２、コントロールバス／Ｏ３と、現在ＤＭＡＣ
１がＣＰＵ２に選択されているかどうかを表わすチップ
・セレクト信号（以下Ｃ８と略す）／Ｏ４が、接続され
ている。メモリマップドＩ／Ｏ方式を採用する中央処理
装置では、データを書込む記憶装置３、ＤＭＡＣ１、入
出力装置４などは、同じメモリ空間に存在する。このと
きＤＭＡＣ１が、どのアドレスに接続するのかの決定は
、アドレスバス／Ｏ１に接続されたアドレス・デコーダ
５で行う。すなわち、アドレス・デコーダ５の出力をＤ
ＭＡＣ１のＣＳ信号／Ｏ４に接続し、ＤＭＡＣ１のＣ３
／Ｏ４に信号が入力すると、そのときのバスの制御権を
持っている、ＣＰＵ２または、入出力装置４により、Ｄ
ＭＡＣ１がアクセスされたことを示している。入出力装
置４から記憶装置３にデータの転送を行なうときには、
まず始めにＣＰＵ２は、転送を行う記憶装置３のアドレ
ス、転送バイト数をＤＭＡＣｌに設定する。このとき、
記憶装置３のアドレスはＤＭＡＣ１のＡＲＥＧＩＩに、
転送バイト数はＣＲＥＧ１２に設定する。次にＣＰＵ２
が、入出力装置４に転送の起動を行う。
入出力装置４の転送の準備が整うとＤＭＡＣｌはＣＰＵ
２にバスの制御権を要求する。ＣＰＵ２が転送要求を受
は付けると、バス／Ｏ１，／Ｏ２゜／Ｏ３をハイ・イン
ピーダンスにし、ＤＭＡＣ１にバスの使用許可を与える
。ＤＭＡＣ１は、ＣＰＵ２の停止を確認すると入出力装
置４に転送許可を送る。それと同時にシステムのアドレ
スバス／Ｏ１に転送を行うメモリ領域のアドレスをＡＲ
ＥＧｌｌより出力する。入出力装置４は転送許可を受け
るとデータバス／Ｏ２を介してメモリとのデータ授受を
行う。ＤＭＡＣｌは、ＣＲＥＧ１２に設定されている転
送語数を“”−１”Ｌ、アドレスも更新し次の転送に備
える。こういうステップでＤＭＡＣ１による転送が進行
し、ＣＲＥＧ１２の内容が“’ｏ”＋こなると、そなわ
ち、指定されたバイト数の転送が完了すると、ＤＭＡ終
了信号をコントロールバス／Ｏ３へ出力する。ＤＭＡ終
了によって入出力装置４では以降の転送要求をやめる。
２にバスの制御権を要求する。ＣＰＵ２が転送要求を受
は付けると、バス／Ｏ１，／Ｏ２゜／Ｏ３をハイ・イン
ピーダンスにし、ＤＭＡＣ１にバスの使用許可を与える
。ＤＭＡＣ１は、ＣＰＵ２の停止を確認すると入出力装
置４に転送許可を送る。それと同時にシステムのアドレ
スバス／Ｏ１に転送を行うメモリ領域のアドレスをＡＲ
ＥＧｌｌより出力する。入出力装置４は転送許可を受け
るとデータバス／Ｏ２を介してメモリとのデータ授受を
行う。ＤＭＡＣｌは、ＣＲＥＧ１２に設定されている転
送語数を“”−１”Ｌ、アドレスも更新し次の転送に備
える。こういうステップでＤＭＡＣ１による転送が進行
し、ＣＲＥＧ１２の内容が“’ｏ”＋こなると、そなわ
ち、指定されたバイト数の転送が完了すると、ＤＭＡ終
了信号をコントロールバス／Ｏ３へ出力する。ＤＭＡ終
了によって入出力装置４では以降の転送要求をやめる。
またＤＭＡＣ１は終了をＣＰＵ２に知らせＤＭＡＣ１に
よる転送が終了する。
よる転送が終了する。
従来は、データ転送先のアドレスにＤＭＡがあった場合
ＤＭＡＣ１自身に対してメモリアクセスを行うこととな
り、このときＤＭＡＣ１がどのような状態になるかは保
証されていなかった。このような、状態から回復するた
めに、従来は第５図に示すように外部にタイマ６を設置
しある一定時間経過しても、ＤＭＡＣ１からＣＰＵ２に
対して制御が戻らないときにはタイマ６がＣＰＵ２に対
して割込み信号／Ｏ５を出し、ＣＰＵ２に制御を戻すと
言うことを行っていたためハードウェアが煩雑となって
いた。
ＤＭＡＣ１自身に対してメモリアクセスを行うこととな
り、このときＤＭＡＣ１がどのような状態になるかは保
証されていなかった。このような、状態から回復するた
めに、従来は第５図に示すように外部にタイマ６を設置
しある一定時間経過しても、ＤＭＡＣ１からＣＰＵ２に
対して制御が戻らないときにはタイマ６がＣＰＵ２に対
して割込み信号／Ｏ５を出し、ＣＰＵ２に制御を戻すと
言うことを行っていたためハードウェアが煩雑となって
いた。
本発明では、ＤＭＡＣが誤動作によりＤＭＡＣ自身に対
してデータの転送を行なった場合に、すなわち、ＤＭＡ
Ｃがデータ転送中にチップ・セレクト信号が入力された
ときに、それを検出し中央処理装置に対して異常を知ら
せることが従来技術と異なる。
してデータの転送を行なった場合に、すなわち、ＤＭＡ
Ｃがデータ転送中にチップ・セレクト信号が入力された
ときに、それを検出し中央処理装置に対して異常を知ら
せることが従来技術と異なる。
直接メモリアクセス制御装置と、前記直接メモリアクセ
ス制御装置の予しめ定めたアドレスを選択したことを示
す手段を有し、直接メモリアクセス制御装置がデータ転
送を行うときに、直接データ転送制御装置自身に対して
データ転送を行なおうとした場合に、直接メモリアクセ
ス制御装置の前記子しめ定めたアドレスを選択したこと
を示す手段の出力により誤りを検知し、直接メモリアク
セス制御装置を停止し中央処理装置に制御を戻す。
ス制御装置の予しめ定めたアドレスを選択したことを示
す手段を有し、直接メモリアクセス制御装置がデータ転
送を行うときに、直接データ転送制御装置自身に対して
データ転送を行なおうとした場合に、直接メモリアクセ
ス制御装置の前記子しめ定めたアドレスを選択したこと
を示す手段の出力により誤りを検知し、直接メモリアク
セス制御装置を停止し中央処理装置に制御を戻す。
〔実施例１〕
本発明について図面を用いて説明する。
第１図は本発明の直接メモリアクセス制御装置（ＤＭＡ
Ｃ）の実施例を示すブロック図である。
Ｃ）の実施例を示すブロック図である。
本実施例では、ＤＭＡＣが入出力装置から記憶装置への
データ転送を行うときに、転送先の記憶装置の一部に、
データ転送を行っているＤＭＡＣがアドレスとして割付
られている。第１図のＤＭＡＣ１内のコントロールユニ
ット／Ｏに接続されたアドレスレジスタ（以下、ＡＲＥ
Ｇと略す）１１、カウントレジスタ（以下、ＣＲＥＧと
略す）１２は、記憶装置３と同様に書込や読み込みを行
うことができる。また、／Ｏ４は、現在ＤＭＡＣ１がバ
スの制御権を持っている装置に選択されているかどうか
を表わすチップ・セレクト信号（以下ＣＳと略す）であ
る。／Ｏ５は、ＤＭＡＣ１からＣＰＵ２に対しての割込
み要求信号である。第２図は、本実施例のＤＭＡＣ１を
用いたシステムの構成図である。ＤＭＡＣ１、ＣＰＵ２
、記憶装置３、入出力装置４は、アドレスバス／Ｏ１、
データバス／Ｏ２、コントロールバス／Ｏ３に接続され
ている。またＤＭＡＣｌの接続されているアドレスは、
アドレス・デコーダ２０８により決定される。
データ転送を行うときに、転送先の記憶装置の一部に、
データ転送を行っているＤＭＡＣがアドレスとして割付
られている。第１図のＤＭＡＣ１内のコントロールユニ
ット／Ｏに接続されたアドレスレジスタ（以下、ＡＲＥ
Ｇと略す）１１、カウントレジスタ（以下、ＣＲＥＧと
略す）１２は、記憶装置３と同様に書込や読み込みを行
うことができる。また、／Ｏ４は、現在ＤＭＡＣ１がバ
スの制御権を持っている装置に選択されているかどうか
を表わすチップ・セレクト信号（以下ＣＳと略す）であ
る。／Ｏ５は、ＤＭＡＣ１からＣＰＵ２に対しての割込
み要求信号である。第２図は、本実施例のＤＭＡＣ１を
用いたシステムの構成図である。ＤＭＡＣ１、ＣＰＵ２
、記憶装置３、入出力装置４は、アドレスバス／Ｏ１、
データバス／Ｏ２、コントロールバス／Ｏ３に接続され
ている。またＤＭＡＣｌの接続されているアドレスは、
アドレス・デコーダ２０８により決定される。
本実施例の場合、ＤＭＡＣ１が記憶装置３に対してデー
タ転送を行っている間に、ＤＭＡＣｌ自身に対して割付
けられたアドレスへデータ転送を行うこととなる。この
ようにデータ転送先の記憶装置の一部に割当てられてい
るＤＭＡＣｌが、ＤＭＡＣ１自身にデータ転送を行った
ときには、ＤＭＡＣ１が駆動中にＤＭＡＣ１４１Ｃ８信
号／Ｏ４が入力されることになることがわがる。そこで
本発明ではＤＭＡＣ１がデータ転送中にＣ８信号／Ｏ４
を監視し、ＤＭＡＣｌが駆動中にアドレスデコーダ５か
らのＣＳ信号／Ｏ４がＤＭＡＣ１へ入力された場合に、
ＣＰＵ２に対して割込み信号／Ｏ５を出し制御を戻しデ
ータ転送を中止しＤＭＡＣ１の実行を終了する。割込み
を受けたＣＰＵ２は、割込み処理（制御の戻し）によっ
てＤＭＡＣ１に対して誤った操作を行ったことがわがる
。
タ転送を行っている間に、ＤＭＡＣｌ自身に対して割付
けられたアドレスへデータ転送を行うこととなる。この
ようにデータ転送先の記憶装置の一部に割当てられてい
るＤＭＡＣｌが、ＤＭＡＣ１自身にデータ転送を行った
ときには、ＤＭＡＣ１が駆動中にＤＭＡＣ１４１Ｃ８信
号／Ｏ４が入力されることになることがわがる。そこで
本発明ではＤＭＡＣ１がデータ転送中にＣ８信号／Ｏ４
を監視し、ＤＭＡＣｌが駆動中にアドレスデコーダ５か
らのＣＳ信号／Ｏ４がＤＭＡＣ１へ入力された場合に、
ＣＰＵ２に対して割込み信号／Ｏ５を出し制御を戻しデ
ータ転送を中止しＤＭＡＣ１の実行を終了する。割込み
を受けたＣＰＵ２は、割込み処理（制御の戻し）によっ
てＤＭＡＣ１に対して誤った操作を行ったことがわがる
。
〔実施例２〕
第２図は本発明の直接メモリアクセス制御装置（ＤＭＡ
Ｃ）の第２の実施例を示すブロック図である。ＤＭＡＣ
ｌの内部にＤＭＡＣ１の状態を記憶するステータスレジ
スタ（以下、５ＲＥＧと略す）１３をもうける。第２の
実施例の場合、ＤＭＡＣｌがＤＭＡＣ１自身にデータ転
送を行った場合、すなわちＤＭＡＣｌが駆動中に、Ｃ８
信号／Ｏ７が入力された場合、ＤＭＡＣ１は転送を終了
し５ＲＥＧ１３に異常終了したことを示す値を記憶する
。そのあと、ＤＭＡＣ１はデータ転送を終了したことを
ＣＰＵ２に知らせ、ＤＭＡＣｌの実行を終了する。ＤＭ
ＡＣｌのデータ転送が終了したのちＣＰＵ２は、ＤＭＡ
Ｃ１内部にＳＲ，ＥＧ１３を参照しデータ転送を正常終
了したか判定する。
Ｃ）の第２の実施例を示すブロック図である。ＤＭＡＣ
ｌの内部にＤＭＡＣ１の状態を記憶するステータスレジ
スタ（以下、５ＲＥＧと略す）１３をもうける。第２の
実施例の場合、ＤＭＡＣｌがＤＭＡＣ１自身にデータ転
送を行った場合、すなわちＤＭＡＣｌが駆動中に、Ｃ８
信号／Ｏ７が入力された場合、ＤＭＡＣ１は転送を終了
し５ＲＥＧ１３に異常終了したことを示す値を記憶する
。そのあと、ＤＭＡＣ１はデータ転送を終了したことを
ＣＰＵ２に知らせ、ＤＭＡＣｌの実行を終了する。ＤＭ
ＡＣｌのデータ転送が終了したのちＣＰＵ２は、ＤＭＡ
Ｃ１内部にＳＲ，ＥＧ１３を参照しデータ転送を正常終
了したか判定する。
本発明では、ＤＭＡＣがＤＭＡＣ自身にデータ転送する
ような誤った使い方をしたときの、ＤＭＡＣの不安定な
状態がなく、またＣＰＵに対して制御を戻すための外部
のハードウェアの追加もいらない。そしてＤＭＡＣがデ
ータ転送中にチップセレクト信号を監視するだけで、Ｄ
ＭＡＣの誤った使い方の検出が出来る。
ような誤った使い方をしたときの、ＤＭＡＣの不安定な
状態がなく、またＣＰＵに対して制御を戻すための外部
のハードウェアの追加もいらない。そしてＤＭＡＣがデ
ータ転送中にチップセレクト信号を監視するだけで、Ｄ
ＭＡＣの誤った使い方の検出が出来る。
第１図は本発明の第１の実施例を示す直接メモリアクセ
ス制御装置の構成図、第２図は本発明の実施例における
システムの構成図、第３図は本発明の第２の実施例を示
す構成図、第４図は従来の直接メモリアクセス制御装置
の構成図、第５図は従来のシステム構成図である。 １は直接メ毛すアクセス制御装置、２は中央処理装置、
３は記憶装置、４は入出力装置、５はアドレスデコーダ
、６はタイマ。
ス制御装置の構成図、第２図は本発明の実施例における
システムの構成図、第３図は本発明の第２の実施例を示
す構成図、第４図は従来の直接メモリアクセス制御装置
の構成図、第５図は従来のシステム構成図である。 １は直接メ毛すアクセス制御装置、２は中央処理装置、
３は記憶装置、４は入出力装置、５はアドレスデコーダ
、６はタイマ。
Claims (1)
- 記憶装置と入出力装置とが、同一アドレス空間に存在
するメモリマップドＩ／Ｏ方式を採用する情報処理装置
における直接メモリアクセス制御装置において、中央処
理装置を介さずに、前記記憶装置または前記入出力装置
間での、データ転送を行うことの出来る直接メモリアク
セス制御装置と、前記直接メモリアクセス制御装置が接
続されているアドレスを選択したことを示すアドレス・
デコーダとを有し、前記直接メモリアクセス制御装置が
駆動中に、前記直接メモリアクセス制御装置が選択され
たことを前記アドレス・デコーダがデコード出力したと
きに、前記直接メモリアクセス制御装置を停止し、前記
中央処理装置へ制御を戻すことを特徴とする直接メモリ
アクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259015A JPH01100652A (ja) | 1987-10-13 | 1987-10-13 | 直接メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62259015A JPH01100652A (ja) | 1987-10-13 | 1987-10-13 | 直接メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01100652A true JPH01100652A (ja) | 1989-04-18 |
Family
ID=17328163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259015A Pending JPH01100652A (ja) | 1987-10-13 | 1987-10-13 | 直接メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01100652A (ja) |
-
1987
- 1987-10-13 JP JP62259015A patent/JPH01100652A/ja active Pending
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