JPS6159558A - Ｄｍａ診断方式 - Google Patents
Ｄｍａ診断方式Info
- Publication number
- JPS6159558A JPS6159558A JP59181158A JP18115884A JPS6159558A JP S6159558 A JPS6159558 A JP S6159558A JP 59181158 A JP59181158 A JP 59181158A JP 18115884 A JP18115884 A JP 18115884A JP S6159558 A JPS6159558 A JP S6159558A
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- JP
- Japan
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- dma
- data
- main memory
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- dmac
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＭＡコントローラ（ダイレクトメモリ ア
クセス制御回路）の機能診断方式に関する。
クセス制御回路）の機能診断方式に関する。
ＤＭＡ機能を持つ情報処理システムは第２図に示すよう
にＣＰＵ （中央処理装置）１０、主記憶１２、主記憶
管理ユニットＩ４、ＤＭＡＣ（ＤＭＡコントローラ）１
６、アタッチメント１８，２０などを備え、該アタッチ
メントにディスプレイ端末２２、磁気ディスク装置２４
などが接続される。ＤＭＡ転送に当ってはＣＰＵｌ０は
ＤＭＡＣ１Ｇのアドレスレジスタ及びバイトカウントレ
ジスタに転送すべきデータの主記憶１２内格納アドレス
及びデータバイト数をセットし、アタッチメントＡＴＴ
に起動をかける。これでＣＰＵの処理は一旦終了し、以
後はアタッチメントがデータ転送要求を上げＤＭＡＣ経
由で上記１、ａに対しデータをストア（入出力装置から
主記憶方向のデータ転送）またはロード（主記憶から入
出力装置方向のデータ転送）する。
にＣＰＵ （中央処理装置）１０、主記憶１２、主記憶
管理ユニットＩ４、ＤＭＡＣ（ＤＭＡコントローラ）１
６、アタッチメント１８，２０などを備え、該アタッチ
メントにディスプレイ端末２２、磁気ディスク装置２４
などが接続される。ＤＭＡ転送に当ってはＣＰＵｌ０は
ＤＭＡＣ１Ｇのアドレスレジスタ及びバイトカウントレ
ジスタに転送すべきデータの主記憶１２内格納アドレス
及びデータバイト数をセットし、アタッチメントＡＴＴ
に起動をかける。これでＣＰＵの処理は一旦終了し、以
後はアタッチメントがデータ転送要求を上げＤＭＡＣ経
由で上記１、ａに対しデータをストア（入出力装置から
主記憶方向のデータ転送）またはロード（主記憶から入
出力装置方向のデータ転送）する。
ＤＭＡにおいては上記のようにアタッチメントがリクエ
ストを上げ、アタッチメントとＤＭＡＣとの間でデータ
の授受がある。そこでアタッチメントが無いと（動作し
ないと） 、ＤＭＡは実行されない。しかしＤＭＡＣの
機能診断を行なうには主記憶とＤＭＡＣとの間で、アタ
ッチメントの介在なしでＤＭＡを行なうことが望まれる
。
ストを上げ、アタッチメントとＤＭＡＣとの間でデータ
の授受がある。そこでアタッチメントが無いと（動作し
ないと） 、ＤＭＡは実行されない。しかしＤＭＡＣの
機能診断を行なうには主記憶とＤＭＡＣとの間で、アタ
ッチメントの介在なしでＤＭＡを行なうことが望まれる
。
本発明は、ＣＰＵが上記リクエストを制御できるように
しまたデータもＣＰＵから与えることができるようにし
て、アタッチメントなしで主記憶、ＤＭＡＣ間のＤＭＡ
を可能にし、ひいてはＤＭＡの診断を行なおうとするも
のである。
しまたデータもＣＰＵから与えることができるようにし
て、アタッチメントなしで主記憶、ＤＭＡＣ間のＤＭＡ
を可能にし、ひいてはＤＭＡの診断を行なおうとするも
のである。
本発明は、主記憶、中央処理装置、ＤＭＡコントローラ
、入出力装置が接続されるアタッチメントを備える情報
処理システムにおける、該アタッチメントを不動作にし
て中央処理装置により主記憶、ＤＭＡコントローラ間の
ダイレクト メモリアクセスを実行させ、その結果によ
りＤ Ｍ Ａコントローラの機能診断を行なう方式にお
いて、ＤＭＡコントローラに、中央処理装置からのＤＭ
Ａリクエスト及びストアデータをセットしロードデータ
を取込むパスを設け、これらのＤＭＡリクエスト及びス
トアデータを用いてＤＭＡコントローラに主記憶−ＤＭ
Ａコントローラ間のダイレクトメモリ アクセスを実行
させ、その結果を中央処理装置において実行前のものと
対比することを特徴とするものである。
、入出力装置が接続されるアタッチメントを備える情報
処理システムにおける、該アタッチメントを不動作にし
て中央処理装置により主記憶、ＤＭＡコントローラ間の
ダイレクト メモリアクセスを実行させ、その結果によ
りＤ Ｍ Ａコントローラの機能診断を行なう方式にお
いて、ＤＭＡコントローラに、中央処理装置からのＤＭ
Ａリクエスト及びストアデータをセットしロードデータ
を取込むパスを設け、これらのＤＭＡリクエスト及びス
トアデータを用いてＤＭＡコントローラに主記憶−ＤＭ
Ａコントローラ間のダイレクトメモリ アクセスを実行
させ、その結果を中央処理装置において実行前のものと
対比することを特徴とするものである。
第１図が本発明の説明図である。鎖線枠内がＤＭＡコン
トローラで、ＣＰＵｌ０および主記憶管理ユニット１４
とアドレスバス及びデータバスで接続され、アタッチメ
ント従って入出力装置とはＤＭＡインタフェースを介し
て接続される。ＤＭＡＣ内には複数のサブチャネルがあ
り、各サブチャネル毎にアドレスレジスタＡＲ，バイト
カウントレジスタＢＣＲ，ステータスレジスタＳＲ２及
び転送方向などを制御するモードレジスタＭＲを備える
。これらのレジスタの選択はアドレスデコーダ３４の出
力と優先回路３２の出力により行なわれ、またこれらの
レジスタへのデータセットはセレクタ３６を通してＣＰ
Ｕｌ０より又は更新回路３８より行なわれる。ＤＭＡリ
クエストは各サブチャネルに対応し、同時に複数のリク
エストがあれば優先回路３２で唯一のリクエストを選択
し、対応するサブチャネルのアドレスレジスタの内容を
アドレスとして主記憶をアクセスする。このときアドレ
ス及びバイトカウントは転送したバイト数だけ更新回路
３８により加算又は減算され、更新される。データ転送
中にエラーが検出されると、ステータスレジスタにフラ
グがセットされる。ＤＭＡデータはロードの場合はレジ
スタ４０、セレクタ４２、ＤＭＡデータバスを通して、
またストアの場合はＤＭＡデータバス、レジスタ４４を
通して゛転送される。ＤＭＡアクルッジはリクエストに
対応して同数だけ存在し、リクエトスが受付けられたと
きオンになる。
トローラで、ＣＰＵｌ０および主記憶管理ユニット１４
とアドレスバス及びデータバスで接続され、アタッチメ
ント従って入出力装置とはＤＭＡインタフェースを介し
て接続される。ＤＭＡＣ内には複数のサブチャネルがあ
り、各サブチャネル毎にアドレスレジスタＡＲ，バイト
カウントレジスタＢＣＲ，ステータスレジスタＳＲ２及
び転送方向などを制御するモードレジスタＭＲを備える
。これらのレジスタの選択はアドレスデコーダ３４の出
力と優先回路３２の出力により行なわれ、またこれらの
レジスタへのデータセットはセレクタ３６を通してＣＰ
Ｕｌ０より又は更新回路３８より行なわれる。ＤＭＡリ
クエストは各サブチャネルに対応し、同時に複数のリク
エストがあれば優先回路３２で唯一のリクエストを選択
し、対応するサブチャネルのアドレスレジスタの内容を
アドレスとして主記憶をアクセスする。このときアドレ
ス及びバイトカウントは転送したバイト数だけ更新回路
３８により加算又は減算され、更新される。データ転送
中にエラーが検出されると、ステータスレジスタにフラ
グがセットされる。ＤＭＡデータはロードの場合はレジ
スタ４０、セレクタ４２、ＤＭＡデータバスを通して、
またストアの場合はＤＭＡデータバス、レジスタ４４を
通して゛転送される。ＤＭＡアクルッジはリクエストに
対応して同数だけ存在し、リクエトスが受付けられたと
きオンになる。
本発明ではアタッチメントからのリクエスト及びデータ
授受なしに主記憶、ＤＭＡコントローラ間のＤＭＡを、
ＣＰＵが要求して実行させるが、これにはＣＰＵからＤ
ＭＡＣへＤＭＡリクエストを上げるパス及びストアデー
タをセットするパスを設ける必要がある。パス４６、セ
レクタ４８、ダイアグノスモードレジスタ５２などはこ
の目的のもので、ストアデータはパス４６を通ってＣＰ
Ｕｌ０からレジスタ４４ヘセツトし、またこのパスを通
してＤＭＡリクエストを上げる。ＤＭＡリクエストはセ
レクタ４８を通ってＤＭＡリクエストレジスタ５０へ送
らせるが、該セレクタ４８の切換制御はレジスタ５２が
行なう。レジスタ５２は通常転送モード／診断モード指
示データをＣＰＵｌ０によりセットされ、該データに従
って通常転送モードならセレクタ４８にＤＭＡインタフ
ェースからのＤＭＡリクエストを選択させ、診断モード
ならＣＰＵからのＤＭＡリクエストを選択させる。ＤＭ
Ａにより読出されたデータはレジスタ４０、セレクタ４
２、ＤＭＡデータバスの経路で入出力装置へ送られるが
、診断のためにはこの読出しデータをＣＰＵが取込んで
例えば書込みデー夕と対比する等の必要があり、この目
的でｃＰＵは読出しデータを取込めるようにしである（
ＣＰＵ、ＤＭＡＣ間のデータバスは双方向性にしである
）。
授受なしに主記憶、ＤＭＡコントローラ間のＤＭＡを、
ＣＰＵが要求して実行させるが、これにはＣＰＵからＤ
ＭＡＣへＤＭＡリクエストを上げるパス及びストアデー
タをセットするパスを設ける必要がある。パス４６、セ
レクタ４８、ダイアグノスモードレジスタ５２などはこ
の目的のもので、ストアデータはパス４６を通ってＣＰ
Ｕｌ０からレジスタ４４ヘセツトし、またこのパスを通
してＤＭＡリクエストを上げる。ＤＭＡリクエストはセ
レクタ４８を通ってＤＭＡリクエストレジスタ５０へ送
らせるが、該セレクタ４８の切換制御はレジスタ５２が
行なう。レジスタ５２は通常転送モード／診断モード指
示データをＣＰＵｌ０によりセットされ、該データに従
って通常転送モードならセレクタ４８にＤＭＡインタフ
ェースからのＤＭＡリクエストを選択させ、診断モード
ならＣＰＵからのＤＭＡリクエストを選択させる。ＤＭ
Ａにより読出されたデータはレジスタ４０、セレクタ４
２、ＤＭＡデータバスの経路で入出力装置へ送られるが
、診断のためにはこの読出しデータをＣＰＵが取込んで
例えば書込みデー夕と対比する等の必要があり、この目
的でｃＰＵは読出しデータを取込めるようにしである（
ＣＰＵ、ＤＭＡＣ間のデータバスは双方向性にしである
）。
このような回路構成にして、ＣＰＵがレジスタ５２に診
断モードを、レジスタＡＲ，ＢＣＲ，ＭＲにアドレス、
バイトカウント、モードを、更にレジスタ４４にストア
データを設定した後ＤＭＡリクエストを上げると、該リ
クエストはレジスタ５０にセットされ、主記憶、ＤＭＡ
Ｃ間のＤＭＡが実行される。この診断モードではＤＭＡ
アクルッジはインヒビソトされ、これによりＤＭＡＣ−
ｌ１０装置間のデータ転送は行なわれない。主記憶−Ｄ
ＭＡＣ間のデータ転送終了後、ストアデータレジスタ４
４にセットしたデータと主記憶上のデータ（これはＣＰ
Ｕ−主記憶間のアドレスバス及びデータバスでＣＰＵへ
取込み可能）、または主記憶上のデータとロードデータ
レジスタ４ｏのデータとを比較することで、主記憶−Ｄ
ＭＡＣ間の転送正常性をチェックすることができる。ま
たアドレス、バイトカウントの初期値と、転送実行後の
それらの値を比較することにより、更新回路の正常性を
チェックすることができる。また例えば複数のサブチャ
ネルを全てロードモードにし、複数のりクエストを同時
にオンにした場合、ロードデータレジスタには最後に実
行された転送の結果即ち最も優先度の低いサブチャネル
の転送結果が残るはずであり、これを利用して優先回路
の正常性も確認することができる。
断モードを、レジスタＡＲ，ＢＣＲ，ＭＲにアドレス、
バイトカウント、モードを、更にレジスタ４４にストア
データを設定した後ＤＭＡリクエストを上げると、該リ
クエストはレジスタ５０にセットされ、主記憶、ＤＭＡ
Ｃ間のＤＭＡが実行される。この診断モードではＤＭＡ
アクルッジはインヒビソトされ、これによりＤＭＡＣ−
ｌ１０装置間のデータ転送は行なわれない。主記憶−Ｄ
ＭＡＣ間のデータ転送終了後、ストアデータレジスタ４
４にセットしたデータと主記憶上のデータ（これはＣＰ
Ｕ−主記憶間のアドレスバス及びデータバスでＣＰＵへ
取込み可能）、または主記憶上のデータとロードデータ
レジスタ４ｏのデータとを比較することで、主記憶−Ｄ
ＭＡＣ間の転送正常性をチェックすることができる。ま
たアドレス、バイトカウントの初期値と、転送実行後の
それらの値を比較することにより、更新回路の正常性を
チェックすることができる。また例えば複数のサブチャ
ネルを全てロードモードにし、複数のりクエストを同時
にオンにした場合、ロードデータレジスタには最後に実
行された転送の結果即ち最も優先度の低いサブチャネル
の転送結果が残るはずであり、これを利用して優先回路
の正常性も確認することができる。
以上説明したように本発明によれば、アタッチメントな
しで主記憶、ＤＭＡＣ間のＤＭＡを中央処理装置が指示
、実行させることができ、この間特にＤＭＡＣの機能正
常、異常をチェックすることができる。またこれと通常
のＤＭＡとを組合わせれば、ＤＭＡ異常はどこで発生し
ているか（主記憶−ＤＭＡＣ間かＤＭＡＣ−主記憶間か
）の特定などもできる。
しで主記憶、ＤＭＡＣ間のＤＭＡを中央処理装置が指示
、実行させることができ、この間特にＤＭＡＣの機能正
常、異常をチェックすることができる。またこれと通常
のＤＭＡとを組合わせれば、ＤＭＡ異常はどこで発生し
ているか（主記憶−ＤＭＡＣ間かＤＭＡＣ−主記憶間か
）の特定などもできる。
第１図は本発明の実施例を示すブロック図、第２図はＤ
ＭＡシステムの概要を示すブロック図である。 図面で１６はＤＭＡコントローラ、１０は中央処理装置
、１８．２０はアタッチメント、４６はＤＭＡリクエス
ト及びストアデータの転送パスである。
ＭＡシステムの概要を示すブロック図である。 図面で１６はＤＭＡコントローラ、１０は中央処理装置
、１８．２０はアタッチメント、４６はＤＭＡリクエス
ト及びストアデータの転送パスである。
Claims (1)
- 【特許請求の範囲】 主記憶、中央処理装置、ＤＭＡコントローラ、入出力装
置が接続されるアタッチメントを備える情報処理システ
ムにおける、該アタッチメントを不動作にして中央処理
装置により主記憶、ＤＭＡコントローラ間のダイレクト
メモリ アクセスを実行させ、その結果によりＤＭＡ
コントローラの機能診断を行なう方式において、 ＤＭＡコントローラに、中央処理装置からのＤＭＡリク
エスト及びストアデータをセットしロードデータを取込
むパスを設け、これらのＤＭＡリクエスト及びストアデ
ータを用いてＤＭＡコントローラに主記憶−ＤＭＡコン
トローラ間のダイレクト メモリ アクセスを実行させ
、その結果を中央処理装置において実行前のものと対比
することを特徴とするＤＭＡ診断方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181158A JPS6159558A (ja) | 1984-08-30 | 1984-08-30 | Ｄｍａ診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181158A JPS6159558A (ja) | 1984-08-30 | 1984-08-30 | Ｄｍａ診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159558A true JPS6159558A (ja) | 1986-03-27 |
| JPH022176B2 JPH022176B2 (ja) | 1990-01-17 |
Family
ID=16095900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181158A Granted JPS6159558A (ja) | 1984-08-30 | 1984-08-30 | Ｄｍａ診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159558A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996020409A1 (fr) * | 1994-12-28 | 1996-07-04 | Advantest Corporation | Dispositif de transfert grande vitesse de gabarits d'essai pour l'essai des semi-conducteurs |
| US7703619B2 (en) | 2003-01-13 | 2010-04-27 | H.J. Heinz Holding B.V. | Package with peel-off closure |
| US9061796B2 (en) | 2009-04-23 | 2015-06-23 | H.J. Heinz Company | Multi-function condiment container |
| JP2015212969A (ja) * | 2015-07-09 | 2015-11-26 | トヨタ自動車株式会社 | 情報処理装置およびｄｍａコントローラの動作確認方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858630A (ja) * | 1981-10-05 | 1983-04-07 | Toshiba Corp | 集中制御システムにおけるｄｍａ機能診断方法 |
| JPS5916067A (ja) * | 1982-07-20 | 1984-01-27 | Fujitsu Ltd | デ−タチエツク方式 |
-
1984
- 1984-08-30 JP JP59181158A patent/JPS6159558A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5858630A (ja) * | 1981-10-05 | 1983-04-07 | Toshiba Corp | 集中制御システムにおけるｄｍａ機能診断方法 |
| JPS5916067A (ja) * | 1982-07-20 | 1984-01-27 | Fujitsu Ltd | デ−タチエツク方式 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996020409A1 (fr) * | 1994-12-28 | 1996-07-04 | Advantest Corporation | Dispositif de transfert grande vitesse de gabarits d'essai pour l'essai des semi-conducteurs |
| US5796753A (en) * | 1994-12-28 | 1998-08-18 | Advantest Corp. | High speed test pattern transfer apparatus for semiconductor test system |
| US7703619B2 (en) | 2003-01-13 | 2010-04-27 | H.J. Heinz Holding B.V. | Package with peel-off closure |
| US9061796B2 (en) | 2009-04-23 | 2015-06-23 | H.J. Heinz Company | Multi-function condiment container |
| JP2015212969A (ja) * | 2015-07-09 | 2015-11-26 | トヨタ自動車株式会社 | 情報処理装置およびｄｍａコントローラの動作確認方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH022176B2 (ja) | 1990-01-17 |
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