JPH02173848A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JPH02173848A JPH02173848A JP63327680A JP32768088A JPH02173848A JP H02173848 A JPH02173848 A JP H02173848A JP 63327680 A JP63327680 A JP 63327680A JP 32768088 A JP32768088 A JP 32768088A JP H02173848 A JPH02173848 A JP H02173848A
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- retry
- memory
- circuit
- access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 5
- 230000010365 information processing Effects 0.000 description 10
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、中央処理装置と主記憶装置との間のメモリ
アクセスを制御する装置に関し、特に、メモリアクセス
エラーを検出したときの障害処理に特徴のあるメモリア
クセス制御装置に関する。
アクセスを制御する装置に関し、特に、メモリアクセス
エラーを検出したときの障害処理に特徴のあるメモリア
クセス制御装置に関する。
［従来の技術］
中央処理装置と主記憶装置と入出力制御装置とを含む情
報処理システムにおいて、中央処理装置によるメモリア
クセスの結果、主記憶装置がメモリアクセスエラーを検
出すると、従来は、中央処理装置においてメモリアクセ
スを中断し、さらに、情報処理システム全体を止めてい
た。
報処理システムにおいて、中央処理装置によるメモリア
クセスの結果、主記憶装置がメモリアクセスエラーを検
出すると、従来は、中央処理装置においてメモリアクセ
スを中断し、さらに、情報処理システム全体を止めてい
た。
し発明が解決しようとする課題］
上述した従来のメモリアクセス制御方式では、主記憶装
置がメモリアクセスエラーを検出すると、そのエラーが
一時的なものであって再度メモリアクセスをすればエラ
ーにならない可能性があっても、無条件に情報処理シス
テム全体を止めてしまうという欠点がある。
置がメモリアクセスエラーを検出すると、そのエラーが
一時的なものであって再度メモリアクセスをすればエラ
ーにならない可能性があっても、無条件に情報処理シス
テム全体を止めてしまうという欠点がある。
この発明の目的は、主記憶装置がメモリアクセスエラー
を検出した場合に、同じメモリアクセスを何回か試した
後に初めて情報処理システムを止めるようなメモリアク
セス制御装置を提供することにある。
を検出した場合に、同じメモリアクセスを何回か試した
後に初めて情報処理システムを止めるようなメモリアク
セス制御装置を提供することにある。
［課題を解決するための手段］
上述の目的を達成するために、この発明に係るメモリア
クセス制御装置は、 中央処理装置と主記憶装置との間のメモリアクセスを制
御するメモリアクセス制御装置においてメモリアクセス
エラー信号を受けて、再度メモリアクセスを指示するメ
モリアクセス指示回路と、メモリアクセスエラー信号に
基づくメモリアクセス（以下、リトライアクセスという
。）の回数を記憶するリトライカウンタと、 リトライカウンタの値が所定の値になったことを検出し
て、リトライアクセスが最終的に不成功に終わったこと
を中央処理装置に伝えるリトライ終了回路 とを有している。
クセス制御装置は、 中央処理装置と主記憶装置との間のメモリアクセスを制
御するメモリアクセス制御装置においてメモリアクセス
エラー信号を受けて、再度メモリアクセスを指示するメ
モリアクセス指示回路と、メモリアクセスエラー信号に
基づくメモリアクセス（以下、リトライアクセスという
。）の回数を記憶するリトライカウンタと、 リトライカウンタの値が所定の値になったことを検出し
て、リトライアクセスが最終的に不成功に終わったこと
を中央処理装置に伝えるリトライ終了回路 とを有している。
ここで、メモリアクセスエラーとは、メモリをアクセス
した際の訂正不能なエラーをいう。
した際の訂正不能なエラーをいう。
［作用］
主記憶装置からメモリアクセスエラー信号が出ると、こ
れをメモリアクセス指示回路が受けて、再びメモリアク
セスをするように所定のメモリアクセス実行回路に指示
を出す。メモリアクセスエラーに基づくこのような再度
のメモリアクセスをリトライアクセスと呼ぶ。このリト
ライアクセスの回数は、リトライカウンタに記憶され、
リトライアクセスをするごとに更新される。リトライア
クセスを繰り返してもメモリアクセスエラー信号が出続
けると、ついには、リトライカウンタの値が所定の回数
に達する。リトライ終了回路では、このことを検出して
、リトライアクセスが最終的に不成功に終わったことを
中央処理装置に伝える。
れをメモリアクセス指示回路が受けて、再びメモリアク
セスをするように所定のメモリアクセス実行回路に指示
を出す。メモリアクセスエラーに基づくこのような再度
のメモリアクセスをリトライアクセスと呼ぶ。このリト
ライアクセスの回数は、リトライカウンタに記憶され、
リトライアクセスをするごとに更新される。リトライア
クセスを繰り返してもメモリアクセスエラー信号が出続
けると、ついには、リトライカウンタの値が所定の回数
に達する。リトライ終了回路では、このことを検出して
、リトライアクセスが最終的に不成功に終わったことを
中央処理装置に伝える。
これにより、中央処理装置は、メモリアクセスに障害が
発生したことを認識し、情報処理システムを停止する。
発生したことを認識し、情報処理システムを停止する。
［実施例］
次に、この発明の実施例を図面を参照して説明する。
第１図は、この発明の一実施例のメモリアクセス制御回
路のうち、この発明に関連する部分のブロック図である
。第２図は、この実施例を含む情報処理システムのブロ
ック図である。
路のうち、この発明に関連する部分のブロック図である
。第２図は、この実施例を含む情報処理システムのブロ
ック図である。
第２図において、この情報処理システムは、シスデム共
通のバス２に、中央処理装置１、主記憶装置３、入出力
装置４、診断装置５が接続されていて、他装置へのアク
セスはバス２を経由しておこなわれる。
通のバス２に、中央処理装置１、主記憶装置３、入出力
装置４、診断装置５が接続されていて、他装置へのアク
セスはバス２を経由しておこなわれる。
中央処理装置１の内部には内部処理装置１１があり、こ
れに、メモリアクセス制御回路１２、アドレスレジスタ
１３、コマンドレジスタ１４、リードデータレジスタ１
５、ライトデータレジスタ１６が接続されている。
れに、メモリアクセス制御回路１２、アドレスレジスタ
１３、コマンドレジスタ１４、リードデータレジスタ１
５、ライトデータレジスタ１６が接続されている。
中央処理装置１が主記憶装置３に対してメモリアクセス
をする場合は、内部処理装置１１が、メモリア５クセス
制御回路１２、アドレスレジスタ１３、コマンドレジス
タ１４に対して、それぞれ、必要なメモリリクエスト、
アドレス、コマンドを出力する。
をする場合は、内部処理装置１１が、メモリア５クセス
制御回路１２、アドレスレジスタ１３、コマンドレジス
タ１４に対して、それぞれ、必要なメモリリクエスト、
アドレス、コマンドを出力する。
メモリアクセスが書込み動作ならば、アドレスレジスタ
１３、コマンドレジスタ１４、ライトデータレジスタ１
６の内容が、バス２を経由して主記憶装置３に送出され
、メモリアクセス制御回路１２の制御により書込みが実
施される。
１３、コマンドレジスタ１４、ライトデータレジスタ１
６の内容が、バス２を経由して主記憶装置３に送出され
、メモリアクセス制御回路１２の制御により書込みが実
施される。
メモリアクセスが読出し動作であれば、アドレスレジス
タ１３、コマンドレジスタ１４の内容がバス２を経由し
て主記憶装置３に送出され、メモリアクセス制御回路１
２の制御により読出しが実施される。読み出されたデー
タは、リードデータレジスタ１５にセットされる。
タ１３、コマンドレジスタ１４の内容がバス２を経由し
て主記憶装置３に送出され、メモリアクセス制御回路１
２の制御により読出しが実施される。読み出されたデー
タは、リードデータレジスタ１５にセットされる。
次に、第１図を参照して、メモリアクセス制御回路１２
の詳しい構成と動作を説明する。
の詳しい構成と動作を説明する。
メモリアクセス制御回路１２には、メモリアクセス指示
回路１２１、リトライカウンタ１２２、カウント終了検
出回路１２３、リトライ不成功表示フリップフロップ１
２４（以下、フリップフロップをＦＦと略称する。）、
バス使用表示ＦＦ１２５、メモリアクセス制御内部回路
１２６がある。
回路１２１、リトライカウンタ１２２、カウント終了検
出回路１２３、リトライ不成功表示フリップフロップ１
２４（以下、フリップフロップをＦＦと略称する。）、
バス使用表示ＦＦ１２５、メモリアクセス制御内部回路
１２６がある。
中央処理装置１が主記憶装置３にメモリアクセスするに
は、まず、メモリアクセス制御回路１２から主記憶装置
３にメモリリフスト１２ａを出力して、主記憶装置３の
リクエストをおこなう。すると、主記憶装置３はメモリ
応答信号３ａを出力して、メモリアクセスが可能である
ことをリクエスト要求元に応答する。このメモリ応答信
号３ａが、バス使用表示ＦＦ１２５に送られると、この
ＦＦ１２５からバス使用表示信号１２５ａが主記憶装置
３に出力され、中央処理装置１がバス２を使用している
ことが主記憶装置３に報告される。
は、まず、メモリアクセス制御回路１２から主記憶装置
３にメモリリフスト１２ａを出力して、主記憶装置３の
リクエストをおこなう。すると、主記憶装置３はメモリ
応答信号３ａを出力して、メモリアクセスが可能である
ことをリクエスト要求元に応答する。このメモリ応答信
号３ａが、バス使用表示ＦＦ１２５に送られると、この
ＦＦ１２５からバス使用表示信号１２５ａが主記憶装置
３に出力され、中央処理装置１がバス２を使用している
ことが主記憶装置３に報告される。
上述のメモリ応答信号３ａはメモリアクセス指示回路１
２１にも送られる。メモリアクセス指示回路１２１では
、メモリ応答信号３ａを受けると、メモリアクセス指示
信号１２１ａをメモリアクセス制御内部回路１２６に送
る。そして、この回路１２６によって、主記憶回路３の
書込みまたは読出しが制御される。上述のメモリアクセ
ス指示信号１２１ａは、バス使用表示ＦＦ１２５にも送
られていて、メモリアクセスをおこなっている間はバス
使用表示信号１２５ａが出力されている。
２１にも送られる。メモリアクセス指示回路１２１では
、メモリ応答信号３ａを受けると、メモリアクセス指示
信号１２１ａをメモリアクセス制御内部回路１２６に送
る。そして、この回路１２６によって、主記憶回路３の
書込みまたは読出しが制御される。上述のメモリアクセ
ス指示信号１２１ａは、バス使用表示ＦＦ１２５にも送
られていて、メモリアクセスをおこなっている間はバス
使用表示信号１２５ａが出力されている。
メモリアクセスの結果、主記憶装置３でメモリアクセス
エラーを検出すると、メモリアクセスエラー信号３ｂが
出力され、これが、メモリアクセス指示回路１２１とリ
トライカウンタ１２２に送られる。メモリアクセス指示
回路１２１がメモリアクセスエラー信号３ｂを受けると
、再びメモリアクセス指示信号１２１ａを出力する。そ
して、再びメモリアクセスがおこなわれる。このような
、メモリアクセスエラー信号３ｂに基づくメモリアクセ
スを、以下、リトライアクセスと呼ぶ。
エラーを検出すると、メモリアクセスエラー信号３ｂが
出力され、これが、メモリアクセス指示回路１２１とリ
トライカウンタ１２２に送られる。メモリアクセス指示
回路１２１がメモリアクセスエラー信号３ｂを受けると
、再びメモリアクセス指示信号１２１ａを出力する。そ
して、再びメモリアクセスがおこなわれる。このような
、メモリアクセスエラー信号３ｂに基づくメモリアクセ
スを、以下、リトライアクセスと呼ぶ。
メモリアクセス指示回路１２１がメモリアクセス指示信
号１２１ａを出力したときは、その事実をリトライカウ
ンタ１２２に報告するようになっている。リトライカウ
ンタ１２２は、メモリエラ信号３ｂと、メモリアクセス
指示回路１２１からの報告信号とを受けるようになって
いて、その両者を検出すると、カウンタの値がひとつ増
加する。すなわち、リトライカウンタ１２２は、リトラ
イアクセスの回数をカウントすることになる。
号１２１ａを出力したときは、その事実をリトライカウ
ンタ１２２に報告するようになっている。リトライカウ
ンタ１２２は、メモリエラ信号３ｂと、メモリアクセス
指示回路１２１からの報告信号とを受けるようになって
いて、その両者を検出すると、カウンタの値がひとつ増
加する。すなわち、リトライカウンタ１２２は、リトラ
イアクセスの回数をカウントすることになる。
カウント終了検出回路１２３は、リトライカウンタ１２
２の出力を受けて、その値が所定回数に達しているか否
かを判定する。所定回数に達していなければ、メモリア
クセス指示回路１２１に、その旨を伝え、メモリアクセ
ス指示回路１２１は再びメモリアクセス指示信号１２１
ａを出力する。
２の出力を受けて、その値が所定回数に達しているか否
かを判定する。所定回数に達していなければ、メモリア
クセス指示回路１２１に、その旨を伝え、メモリアクセ
ス指示回路１２１は再びメモリアクセス指示信号１２１
ａを出力する。
すなわち、リトライアクセスを繰り返す。リトライカウ
ンタ１２２の回数が所定値に達していれば、カウント終
了検出回路１２３は、その旨をリトライ不成功表示ＦＦ
１２４に報告する。
ンタ１２２の回数が所定値に達していれば、カウント終
了検出回路１２３は、その旨をリトライ不成功表示ＦＦ
１２４に報告する。
リトライ不成功表示ＦＦ１２４は、リトライアクセスが
最終的に不成功に終わったことを示すリトライアクセス
エラー信号１２４ａを、内部処理装置１１に報告する。
最終的に不成功に終わったことを示すリトライアクセス
エラー信号１２４ａを、内部処理装置１１に報告する。
内部処理装置１１では、リトライアクセスエラー信号１
２４ａを受けて、障害処理をおこなう。
２４ａを受けて、障害処理をおこなう。
以上により、メモリアクセスエラーが生じたときのメモ
リアクセス制御の動作が終了する。
リアクセス制御の動作が終了する。
なお、この発明の構成要素であるリトライ終了回路は、
この実施例では、カウント終了検出回路１２３とりトラ
イネ成功表示ＦＦ１２４とから構成される。
この実施例では、カウント終了検出回路１２３とりトラ
イネ成功表示ＦＦ１２４とから構成される。
次に、以にの動作を第３図のフローチャートを用いて説
明する。
明する。
まず、中央処理装置がメモリアクセスを開始する（ステ
ップ６０）と、主記憶装置にバスリクエストを送信する
（ステップ６１）。中央処理装置は主記憶装置からのメ
モリ応答を待つ（ステップ６２）。もし応答があれば、
バス使用表示ＦＦがセットされ、バスの使用がロックさ
れる（ステップ６３）。バスがロックされるのと同時に
、メモリアクセス指示回路からメモリアクセス指示が出
力され、メモリアクセス制御内部回路からメモリリクエ
ストが出力される（ステップ６４）。その後、データの
応答があるので（ステップ６５）、そのデータにメモリ
アクセスエラーがあるか否かの判断がおこなわれる（ス
テップ６６）。メモリアクセスエラーがなければ処理は
続けられて、バスの使用が解除（ロック解除）され（ス
テップ６７）、メモリアクセスが終了する（ステップ６
８）。
ップ６０）と、主記憶装置にバスリクエストを送信する
（ステップ６１）。中央処理装置は主記憶装置からのメ
モリ応答を待つ（ステップ６２）。もし応答があれば、
バス使用表示ＦＦがセットされ、バスの使用がロックさ
れる（ステップ６３）。バスがロックされるのと同時に
、メモリアクセス指示回路からメモリアクセス指示が出
力され、メモリアクセス制御内部回路からメモリリクエ
ストが出力される（ステップ６４）。その後、データの
応答があるので（ステップ６５）、そのデータにメモリ
アクセスエラーがあるか否かの判断がおこなわれる（ス
テップ６６）。メモリアクセスエラーがなければ処理は
続けられて、バスの使用が解除（ロック解除）され（ス
テップ６７）、メモリアクセスが終了する（ステップ６
８）。
これに対して、ステップ６６でメモリアクセスエラーが
あれば、リトライアクセスをすることになり、リトライ
カウンタの値をひとつ増やすことによってリトライアク
セスの回数をカウントする（ステップ６９）。この回数
が所定回数に達してるか否か、カウント終了検出回路で
判断する（ステップ７０）。所定回数に達していなけれ
ば再度メモリリクエストが出力される（ステップ６４）
。
あれば、リトライアクセスをすることになり、リトライ
カウンタの値をひとつ増やすことによってリトライアク
セスの回数をカウントする（ステップ６９）。この回数
が所定回数に達してるか否か、カウント終了検出回路で
判断する（ステップ７０）。所定回数に達していなけれ
ば再度メモリリクエストが出力される（ステップ６４）
。
所定回数に達していれば、リトライ不成功表示ＦＦをセ
ットすることにより、リトライアクセスエラーの表示が
おこなわれ（ステップ７１）、情報処理システムがスト
ップする（ステップ７２）。
ットすることにより、リトライアクセスエラーの表示が
おこなわれ（ステップ７１）、情報処理システムがスト
ップする（ステップ７２）。
以上のように、この実施例では、メモリアクセスエラー
があっても、すぐには障害処理に移行せずに、所定回数
だけメモリアクセスが繰り返される。そして、所定回数
のメモリアクセスを繰り返しても、なおメモリアクセス
エラーが続くときだけ、障害処理に移行することになる
。
があっても、すぐには障害処理に移行せずに、所定回数
だけメモリアクセスが繰り返される。そして、所定回数
のメモリアクセスを繰り返しても、なおメモリアクセス
エラーが続くときだけ、障害処理に移行することになる
。
［発明の効果］
以上説明したように、この発明は、メモリアクセスエラ
ーを検出したときに、所定回数だけメモリアクセスを繰
り返すようにしたので、−時的なメモリアクセスエラー
の場合には、再度のメモリアクセスをすることによって
エラーとならずに読み出せる可能性がある。したがって
、メモリアクセスエラーによる情報処理システムの動作
停止の確率が少なくなる。
ーを検出したときに、所定回数だけメモリアクセスを繰
り返すようにしたので、−時的なメモリアクセスエラー
の場合には、再度のメモリアクセスをすることによって
エラーとならずに読み出せる可能性がある。したがって
、メモリアクセスエラーによる情報処理システムの動作
停止の確率が少なくなる。
ｆｆ１１図は、この発明の一実施例のブロック図である
。 第２図は、この実施例を含む情報処理システムのブロッ
ク図である。 第３図は、この実施例の動作のフローチャートである。 １・・・中央処理装置 １２・・・メモリアクセス制御回路 １２１・・・メモリアクセス指示回路 １２２・・・リトライカウンタ １２３・・・カウント終了検出回路 １２４・・・リトライ不成功表示ＦＦ ３・・・主記憶装置 第２図 第１図
。 第２図は、この実施例を含む情報処理システムのブロッ
ク図である。 第３図は、この実施例の動作のフローチャートである。 １・・・中央処理装置 １２・・・メモリアクセス制御回路 １２１・・・メモリアクセス指示回路 １２２・・・リトライカウンタ １２３・・・カウント終了検出回路 １２４・・・リトライ不成功表示ＦＦ ３・・・主記憶装置 第２図 第１図
Claims (1)
- 【特許請求の範囲】 中央処理装置と主記憶装置との間のメモリアクセスを制
御するメモリアクセス制御装置においてメモリアクセス
エラー信号を受けて、再度メモリアクセスを指示するメ
モリアクセス指示回路と、メモリアクセスエラー信号に
基づくメモリアクセス（以下、リトライアクセスという
。）の回数を記憶するリトライカウンタと、 リトライカウンタの値が所定の値になったことを検出し
て、リトライアクセスが最終的に不成功に終わったこと
を中央処理装置に伝えるリトライ終了回路 とを有するメモリアクセス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63327680A JPH02173848A (ja) | 1988-12-27 | 1988-12-27 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63327680A JPH02173848A (ja) | 1988-12-27 | 1988-12-27 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02173848A true JPH02173848A (ja) | 1990-07-05 |
Family
ID=18201775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63327680A Pending JPH02173848A (ja) | 1988-12-27 | 1988-12-27 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02173848A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527995A (ja) * | 1991-07-17 | 1993-02-05 | Nec Corp | データエラー再試行回路 |
| JPH05197636A (ja) * | 1992-01-22 | 1993-08-06 | Nec Corp | メモリアクセス制御装置 |
| JP2007026227A (ja) * | 2005-07-19 | 2007-02-01 | Canon Inc | 画像処理装置及びその制御方法、コンピュータプログラム、及び、記憶媒体 |
| JP2017084163A (ja) * | 2015-10-29 | 2017-05-18 | 株式会社デンソー | 電子制御装置 |
-
1988
- 1988-12-27 JP JP63327680A patent/JPH02173848A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0527995A (ja) * | 1991-07-17 | 1993-02-05 | Nec Corp | データエラー再試行回路 |
| JPH05197636A (ja) * | 1992-01-22 | 1993-08-06 | Nec Corp | メモリアクセス制御装置 |
| JP2007026227A (ja) * | 2005-07-19 | 2007-02-01 | Canon Inc | 画像処理装置及びその制御方法、コンピュータプログラム、及び、記憶媒体 |
| JP2017084163A (ja) * | 2015-10-29 | 2017-05-18 | 株式会社デンソー | 電子制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4456993A (en) | Data processing system with error processing apparatus and error processing method | |
| JP2708427B2 (ja) | マイクロプロセツサ | |
| US6643734B2 (en) | Control device and control method for a disk array | |
| US5634037A (en) | Multiprocessor system having a shared memory with exclusive access for a requesting processor which is maintained until normal completion of a process and for retrying the process when not normally completed | |
| JPH02173848A (ja) | メモリアクセス制御装置 | |
| JPH02196355A (ja) | 記憶処理システム | |
| EP0206657B1 (en) | Apparatus for input/output notification to a processor | |
| JP3127941B2 (ja) | 二重化装置 | |
| JPS62278642A (ja) | 再試行制御方式 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JPS6159558A (ja) | Ｄｍａ診断方式 | |
| JPH0255816B2 (ja) | ||
| JP3230798B2 (ja) | 冗長システム | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JP2825589B2 (ja) | バス制御方式 | |
| JP2504515B2 (ja) | テスト・チャネル命令の実行制御方式 | |
| JPH01286070A (ja) | データ処理システム | |
| JPH11212904A (ja) | データ転送システム | |
| JPS61237138A (ja) | デ−タ処理装置 | |
| JP3190694B2 (ja) | ローカルメモリの診断方式 | |
| JP3316739B2 (ja) | 装置間インタフェース制御方式 | |
| JPS63158650A (ja) | 情報処理装置 | |
| JPS6218068B2 (ja) | ||
| JPH0581151A (ja) | 計算機システムにおける入出力装置の試験方法 | |
| JPH04266147A (ja) | バスアダプタ装置 |