JPH05197636A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ステップ数の多い診断処理装置の障害を高確
率で救済する。 【構成】 各装置からのリクエストを受け付けるリクエ
スト受付ポート１１，１２，１３の内部にリトライを待
ち合わせる待ち合わせ回路またはリトライの回数を検出
するリトライ回数検出カウンタを設け、リクエスト処理
部１６でエラーが発生した場合に、そのリクエストに対
してリトライを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパイプライン構成でメモ
リをアクセスするメモリアクセス制御装置に関する。

【０００２】

【従来の技術】従来のメモリアクセス制御装置は、エラ
ーが発生した場合、要求元へエラーが発生したことを通
知すると同時に、発生したエラー情報をセーブして診断
装置に報告を行っている。そして、診断装置がメモリア
クセス制御装置内のログアウトを行ないエラー要因を解
析して再試行が可能ものはリトライ可と判断してエラー
となったリクエストから再試行を要求元装置に行なわせ
るというリトライ処理をソフトウェアで行う。

【０００３】

【発明が解決しようとする課題】したがって、従来例の
メモリアクセス制御装置は、リトライで救済可能な間欠
的な障害に対しても診断処理装置が障害処理を行なって
おり、障害処理のフローが複数でステップ数が多い。こ
のため、障害発生時のリトライを実行する時間が多大と
なり、結果的に障害処理の性能を低下させるという欠点
がある。

【０００４】本発明は、このような課題を解決するもの
であり、間欠的な障害に対するリトライを行い、ステッ
プ数の多い診断処理装置の障害を高確率で救済できるメ
モリアクセス制御装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】この目的を達成するため
に、本発明のメモリアクセス制御装置は、請求項１に対
応して、複数の入出力装置と演算処理装置に接続され、
角装置からのリクエストを受付ける複数のリクエスト受
付ポートと、複数のリクエスト受付ポートの各々に対応
して設けられ、リクエスト処理中にエラーが発生した場
合、対応する受付ポートからのリクエスト処理要求を抑
止するための抑止フラグを保持する抑止フラグレジスタ
と、リクエスト受付ポートからの複数のリクエストのメ
モリバンクのビジーチェックを行い、抑止フラグレジス
タが有効でないリクエストの中から優先順位にしたがっ
て１つを選択してリクエスト処理手段に出力するビジー
チェック選択手段と、ビジーチェック選択手段出力から
入力したリクエストをパイプラインで連続処理し、処理
中にエラーを検出するとエラー信号を出力するリクエス
ト処理手段と、リクエスト処理手段がエラー信号を出力
した場合に、そのエラー信号に係るリクエストを出力し
た入出力装置あるいは演算処理装置の装置番号を出力す
るエラー検出手段と、リクエスト処理手段がエラー信号
を出力した場合に、エラー検出手段から出力された装置
番号に対応する入出力装置あるいは演算処理装置からの
リクエストに係る処理を無効にし、無効にしたリクエス
トに対してリトライ要求信号を出力するキャンセル手段
と、複数の入出力装置あるいは演算処理装置それぞれに
対応して設けられ、キャンセル手段がリトライ要求信号
を出力した場合にリプライが一定時間内に戻って来ない
ために起こるエラーを抑止するタイムアウト抑止信号を
出力するとともに内部で一定時間リトライを待ち合わせ
る待ち合わせ手段とを備え、一定時間待ち合わせた後リ
トライを行うことを特徴とするものである。

【０００６】また請求項２に対応して、複数の入出力装
置と演算処理装置に接続され、各装置からのリクエスト
を受付ける複数のリクエスト受付ポートと、複数のリク
エスト受付ポートの各々に対応して設けられ、リクエス
ト処理中にエラーが発生した場合、対応する受付ポート
からのリクエスト処理要求を抑止するための抑止フラグ
を保持する抑止フラグレジスタと、リクエスト受付ポー
トからの複数のリクエストのメモリバンクのビジーチェ
ックを行い、抑止フラグレジスタが有効でないリクエス
トの中から優先順位にしたがって１つを選択して、リク
エスト処理手段に出力するビジーチェック選択手段と、
ビジーチェック選択手段からのリクエストをパイプライ
ンで連続処理し、処理中のエラー発生によるエラー信号
を出力するリクエスト処理手段と、リクエスト処理手段
がエラー信号を出力した場合に、そのエラー信号に係る
リクエストを出力した入出力装置あるいは演算処理装置
の装置番号を出力するエラー検出手段と、リクエスト処
理手段がエラー信号を出力した場合に、エラー検出手段
から出力された装置番号に対応する入出力装置あるいは
演算処理装置からのリクエストに係る処理を無効にし、
無効にしたリクエストに対してリトライ要求信号を出力
するキャンセル手段と、キャンセル手段がリトライ要求
信号を出力した場合に複数の入出力装置あるいは演算処
理装置それぞれに対応して設けられ、リトライ回数をカ
ウントしカウント値が一定回数を超えるとカウンタオバ
ー信号を外部に出力するリトライ回数検出カウント手段
とを備え、一定回数リトライを行うことを特徴とするも
のである。

【０００７】また請求項３に対応し、請求項１記載の構
成に加えて、請求項１記載のキャンセル手段がリトライ
要求信号を出力した場合に複数の入出力装置あるいは演
算処理装置のそれぞれに対応して設けられ、リプライが
一定時間内に戻って来ないために起こるエラーを抑止す
るためのタイムアウト抑止信号を出力するとともに外部
から指定された時間リトライを待ち合わせる待ち合わせ
手段を備え、外部から指定された時間待ち合わせた後リ
トライを行うことを特徴とするものである。

【０００８】さらに請求項４に対応して、請求項２記載
の構成に加え、請求項２記載のキャンセル手段がリトラ
イ要求信号を出力した場合に複数の入出力装置あるいは
演算処理装置それぞれに対応して設けられ、外部から指
定された回数だけリトライ回数をカウントしカウント値
が指定回数を超えるとカウンタオバー信号を外部に出力
するリトライ回数検出カウント手段とを備えて、指定さ
れた回数リトライを行うことを特徴とするものである。

【０００９】また請求項５に対応して、請求項１記載の
構成に加え、請求項２記載のリトライ回数検出カウント
手段とを備え、一定時間待ち合わせを行うとともに一定
回数リトライを行うことを特徴とするものである。

【００１０】さらに請求項６に対応して、請求項１記載
の構成に、さらに請求項４記載のリトライ回数検出カウ
ント手段とを備え、一定時間待ち合わせを行うとともに
指定された回数リトライを行うことを特徴とするもので
ある。

【００１１】また請求項７に対応して、請求３記載の構
成に加えて、さらに請求項２記載のリトライ回数検出カ
ウント手段を備え、指定された時間待ち合わせを行うと
ともに一定回数リトライを行うことを特徴とするもので
ある。

【００１２】さらに請求項８に対応して、請求項３記載
の構成に加え、さらに請求項４記載のリトライ回数検出
カウント手段を設け、指定された時間待ち合わせを行う
とともに指定された回数リトライを行うことを特徴とす
るものである。

【００１３】また、請求項９に対応して、請求項２記載
の構成に加え、さらに請求項２記載のキャンセル手段が
リトライ要求信号を出力した場合に複数の入出力装置あ
るいは演算処理装置それぞれに対応して設けられ、リト
ライを行うごとに一定時間づつ待ち合わせ時間を増加さ
せながらリトライを待ち合わせる待ち合わせ手段を備
え、設定された時間待ち合わせを行うとともに一定回数
リトライを行うことを特徴とするものである。

【００１４】さらに、請求項１０に対応して、請求項２
記載の構成に加え、さらに請求項２記載のキャンセル手
段がリトライ要求信号を出力した場合に複数の入出力装
置あるいは演算処理装置それぞれに対応して設けられ、
リトライを行う毎とに外部から指定された時間づつ待ち
合わせ時間を増加させながらリトライを待ち合わせる待
ち合わせ手段を備え、設定された時間待ち合わせを行う
とともに一定回数リトライを行うことを特徴とするもの
である。

【００１５】また、請求項１１に対応して、請求項４記
載の構成に加え、さらに請求項４記載のキャンセル手段
がリトライ要求信号を出力した場合に複数の入出力装置
あるいは演算処理装置それぞれに対応して設けられ、リ
トライを行うごとに一定時間づつ待ち合わせ時間を増加
させながらリトライを待ち合わせる待ち合わせ手段を備
え、設定された時間待ち合わせを行うとともに指定され
た回数リトライを行うことを特徴とするものである。

【００１６】さらに請求項１２に対応して、請求項４記
載の構成に加え、さらに請求項４記載のキャンセル手段
がリトライ要求信号を出力した場合、複数の入出力装置
あるいは演算処理装置それぞれに対応して設けられ、リ
トライを行うごとに外部から指定された時間づつ待ち合
わせ時間を増加させながらリトライを待ち合わせる待ち
合わせ手段を設けて設定された時間待ち合わせを行うと
ともに指定された回数リトライを行うことを特徴とする
ものである。

【００１７】

【作用】したがって、本発明のメモリアクセス制御装置
では、リクエスト処理部でエラーが発生し、エラー信号
が出力され、この出力されたエラー信号からエラー検出
手段が装置番号を出力すると、装置番号にかかるリクエ
ストの処理を無効にさせ、無効にさせたリクエストの処
理を、内部で再度実行させることによって、間欠的な障
害に対するリトライを行いステップ数の多い診断処理装
置の障害を高確率で救済できるようになる。

【００１８】

【実施例】以下、本発明のメモリアクセス制御装置の実
施例について図面をもとに説明する。

【００１９】図１は実施例の構成を示し、以降の図２〜
図１３における共通の構成部分を示している。

【００２０】図１において、リクエスト受付ポート１
１，１２，１３は、それぞれ図示しない入出力装置１，
２，３からのリクエストを受付け、受け付けたリクエス
トをセレクタ１５に出力する。

【００２１】抑止フラグレジスタ１４は複数のリクエス
ト受付ポートそれぞれに対応して設けてあり、装置番号
ＮＢＲと抑止フラグセット信号ＦＳＴを入力すると装置
番号に対応する抑止フラグレジスタ１４に抑止フラグを
セットし、装置番号ＮＢＲと抑止フラグリセット信号Ｆ
ＲＳを入力すると装置番号に対応する抑止フラグレジス
タ１４の抑止フラグをリセットする。

【００２２】セレクタ１５は、抑止フラグがリセット状
態の時は、リクエスト受付ポート１１，１２，１３に対
応するリクエスト処理部１６のビジーチェックを行い、
ビジーチェックをパスした中の、優先度に基づいてリク
エスト受付ポート１１，１２，１３が受付けたリクエス
トのいずれか１つを選択し、選択したものの出力をリク
エスト処理部１６に出力する。しかし、リクエスト受付
ポート１１，１２，１３のそれぞれに対応する抑止フラ
グレジスタ１４に抑止フラグがセットされているとき
は、抑止フラグがセットされているリクエスト受付ポー
ト１１，１２，１３からのリクエストは選択しない。

【００２３】リクエスト処理部１６は、データを保持し
ているバッファメモリと、バッファメモリの内容を読出
すためのアドレスを保持しているアドレスアレイとを有
するＮステージのパイプラインから構成され、各パイプ
ライン毎にリクエストの有効性（ｖａｌｉｄｉｔｙ）を
示すＶビットを有する。そして、セレクタ１５の出力に
基づいてヒットすればヒットしたバッファメモリの内容
が出力され、パイプラインで連続処理される。また、ミ
スすれば主記憶装置１７をアクセスして該当する主記憶
装置１７からのリプライデータを受取り出力し、エラー
が発生したときはエラー信号ＥＲＲを出力する。

【００２４】リプライレジスタ１９は、キャンセル信号
ＣＮＬを入力しないときは、リクエスト処理部１６が出
力するデータが入力されて保持する。

【００２５】エラー検出回路２０は、リクエスト処理部
１６よりエラー信号ＥＲＲが出力された場合は、エラー
に係るリクエストを出した入出力装置１，２，３の装置
番号ＮＢＲを出力し、エラー信号ＥＲＲが出力されずに
リクエスト処理が終了した場合は、アドレス更新信号Ａ
ＤＲと、リクエストを出した入出力装置１，２，３のそ
れぞれに対応する抑止フラグレジスタをリセットするた
めに装置番号ＮＢＲとを出力する。

【００２６】キャンセル回路１８は、エラー信号ＥＲＲ
を入力しない場合は、リクエスト処理が終了する毎に抑
止フラグリセット信号ＦＲＳとを出力する。しかし、エ
ラー信号ＥＲＲと、装置番号ＮＢＲを入力した場合は、
装置番号ＮＢＲの示す入出力装置からのリクエストを処
理しているときにエラーが発生したと判断し、リトライ
要求信号ＲＥＴを以降で詳細に説明する待ち合わせ回路
９に出力し、キャンセル信号ＣＮＬを以降で詳細に説明
する読み出しレジスタ５、リクエスト処理部１６、リプ
ライレジスタ１９に出力し、装置番号ＮＢＲに該当する
各Ｖビットをキャンセルし、抑止フラグセット信号ＦＳ
Ｔを出力し、装置番号ＮＢＲの示す入出力装置からの後
続するリクエストの滑り込みを抑止する。また、カウン
トオーバ信号ＯＶＲを入力した場合、該当する装置に対
してリトライ要求信号ＲＥＴの出力を抑止する。

【００２７】ここでは、抑止フラグリセット信号ＦＳＴ
の出力されるタイミングはバッファリードアドレスレジ
スタにリトライを行うリクエストのバッファリードアド
レスがセットされた後であり、アドレスセット信号ＡＤ
Ｓでリトライを行うリクエストのバッファリードアドレ
スを以降で詳細に説明するバッファリードアドレスレジ
スタ７へ設定する。リプライレジスタ３１，３２，３３
は、それぞれ対応する入出力装置（１，２，３）に向け
られたリプライが、リプライレジスタ１９にセットされ
た場合にきリプライレジスタ１９からデータを受け取り
入出力装置１，２，３に出力する。

【００２８】図２は、図１中のリクエスト受付ポート１
１，１２，１３の詳細な構成を示している。

【００２９】リクエスト受付ポート１１，１２，１３
は、それぞれ図示しない入出力装置１，２，３からのリ
クエストを受け付けるリクエスト受付バッファ４と、読
み出しレジスタ５と、バッファリードアドレスレジスタ
７と、リトライアドレスレジスタ６と、待ち合わせ回路
９とからなる。

【００３０】リクエスト受付バッファ４はリクエストを
入力するとバッファアドレスレジスタ７の支持するアド
レスに該当するデータを読み出しレジスタ５に出力す
る。

【００３１】リトライアドレスレジスタ６はイニシャル
時は０（零）にセットされ、エラー検出回路よりリクエ
ストがエラーなく終了したときに出力されるアドレス更
新信号ＡＤＲを入力すると、＋（プラス）１アドレスを
インクリメントする。

【００３２】バッファリードアドレスレジスタ７は、イ
ニシャル時は０にセットされ、リクエスト受付バッファ
４から読出しレジスタ５にデータが出力される毎に＋１
インクリメントされ、待ち合わせ回路よりリトライを指
示するアドレスセット信号ＡＤＳを入力したときは、リ
トライアドレスレジスタ６の出力を読込む。

【００３３】読み出しレジスタ５はリクエスト受付バッ
ファ４から出力されたデータを、そのデータの有効性
（Ｖａｌｉｄｉｔｙ）に関するビットＶとともに保持す
る。

【００３４】待ち合わせ回路９はキャンセル回路１８か
らリトライ要求信号ＲＥＴを入力したとき、それぞれ対
応する入出力装置に対してリプライが一定時間内に戻っ
てこないために起こるエラーを抑止するためのタイムア
ウト抑止信号を出力し、一定時間待ち合わせを行った後
アドレスセット信号ＡＤＳを出力する。図３は、図１に
おけるリクエスト受付ポート１１，１２，１３の他の詳
細な構成を示している。

【００３５】リクエスト受付ポート１１，１２，１３
は、それぞれ入出力装置１，２，３（不図示）からのリ
クエストを受け付けるリクエスト受付バッファ４と、読
み出しレジスタ５と、バッファリードアドレスレジスタ
７と、リトライアドレスレジスタ６と、リトライ回数検
出カウント８とからなる。

【００３６】リクエスト受付バッファ４はリクエストを
入力するとバッファアドレスレジスタ７の指示するアド
レスに該当するデータを読み出しレジスタ５に出力す
る。

【００３７】リトライアドレスレジスタ６はイニシャル
時は０にセットされ、エラー検出回路よりリクエストが
エラーなく終了したときに出力されるアドレス更新信号
ＡＤＲを入力すると、＋１アドレスをインクリメントす
る。

【００３８】バッファリードアドレスレジスタ７は、イ
ニシャル時は０にセットされ、リクエスト受付バッファ
４から読出しレジスタ５にデータが出力される毎に＋１
インクリメントされ、キャンセル回路１８よりリトライ
要求信号ＲＥＴを入力したときは、リトライアドレスレ
ジスタ６の出力を読込む。

【００３９】読み出しレジスタ５はリクエスト受付バッ
ファ４から出力されたデータを、そのデータの有効性
（Ｖａｌｉｄｉｔｙ）に関するビットＶとともに保持す
る。

【００４０】リトライ回数検出カウント８はリトライ要
求信号ＲＥＴを入力したときはカウンタを＋１インクリ
メントし、アドレス更新信号ＡＤＲを入力したときはカ
ウンタをリセットし、同一リクエストによるリトライ回
数が一定回数をこえると診断処理装置とキャンセル回路
１８にカウントオーバ信号ＯＶＲを出力する。

【００４１】図４は図１におけるリクエスト受付ポート
１１，１２，１３のさらに他の詳細な構成を示し、図２
における待ち合わせ回路９に外部から待ち合わせ時間の
設定を行う。

【００４２】キャンセル回路１８からリトライ要求信号
ＲＥＴを入力した場合に、それぞれ対応する入力装置に
対してリプライが一定時間内に戻ってこないために起こ
るエラーを抑止するためのタイムアウト抑止信号を出力
し、外部から設定された時間待ち合わせを行った後アド
レスセット信号ＡＤＳを出力する。

【００４３】図５は、図１中リクエスト受付ポート１
１，１２，１３の他の詳細な構成を示し図３中のリトラ
イ回数検出カウント８に外部からリトライ回数の設定が
でき、リトライ要求信号ＲＥＴを入力した場合にカウン
タを＋１インクリメントし、アドレス更新信号ＡＤＲを
入力したときはカウンタをリセットして、同一リクエス
トによりリトライ回数が外部からセットされたリトライ
回数をこえると外部診断処理装置とキャンセル回路１８
にカウンタオーバ信号ＯＶＲを出力する。

【００４４】図６は、図１中のリクエスト受付ポート１
１，１２，１３の他の詳細な構成を示し、図１の構成に
図２中のリトライ検出カウント８を設け、アドレスセッ
ト信号ＡＤＳを入力した場合にカウンタを＋１インクリ
メントとし、アドレス更新信号ＡＤＲを入力した場合に
はカウンタをリセットして、同一リクエストによるリト
ライ回数が一定回数を超えると外部診断処理装置とキャ
ンセル回路１８にカウンタオーバ信号ＯＲＶを出力す
る。

【００４５】図７は、図１中のリクエスト受付ポート１
１，１２，１３のさらに他の詳細な構成を示し、図１の
構成に図４中のリトライ検出カウンタ８を設けて、アド
レスセット信号ＡＤＳを入力した場合にカウンタを＋１
インクリメントとし、アドレス更新信号ＡＤＲを入力し
た場合にカウンタをリセットして、同一リクエストによ
るリトライ回数が外部から指定された回数を超えると外
部診断処理装置とキャンセル回路１８にカウンタオーバ
信号ＯＲＶを出力する。

【００４６】図８は図１中のリクエスト受付ポート１
１，１２，１３の他の詳細な構成を示し、図３の構成に
図２中のリトライ検出カウンタ８を設けて、ドレスセッ
ト信号ＡＤＳを入力した場合にカウンタを＋１インクリ
メントとし、アドレス更新信号ＡＤＲを入力した場合に
カウンタをリセットして、同一リクエストによるリトラ
イ回数が一定回数を超えると外部圏団処理装置とキャン
セル回路１８にカウンタオーバ信号ＯＲＶを出力する。

【００４７】図９は図１中のリクエスト受付ポート１
１，１２，１３の他の詳細な構成を示し、図３の構成に
図４中のリトライ検出カウンタ８を備え、アドレスセッ
ト信号ＡＤＳを入力した場合はカウンタを＋１インクリ
メントとし、アドレス更新信号ＡＤＲを入力した場合に
はカウンタをリセットして、同一リクエストによるリト
ライ回数が外部から指定された回数を超えると外部診断
処理装置とキャンセル回路１８にカウンタオーバ信号Ｏ
ＲＶを出力する。

【００４８】図１０は、図壱中のリクエスト受付ポート
１１，１２，１３の他の詳細な構成を示し、図５中の待
ち合わせ回路９に、リトライ要求信号ＲＥＴを入力する
と待ち合わせ時間を一定時間だけ増加させ、アドレス更
新信号ＡＤＲを入力したときは待ち合わせ時間を初期値
に設定するようにしている。

【００４９】図１１は、図１中のリクエスト受付ポート
１１，１２，１３の他の詳細な構成を示し、図５中の待
ち合わせ回路９に、リトライ要求信号ＲＥＴを入力する
と待ち合わせ時間を外部から指定された時間だけ増加さ
せ、アドレス更新信号ＡＤＲを入力したときは待ち合わ
せ時間を初期値に設定している。

【００５０】図１２は、図１中のリクエスト受付ポート
１１，１２，１３の他の詳細な構成を示し、図６図中の
待ち合わせ回路９に、リトライ要求信号ＲＥＴを入力す
ると待ち合わせ時間を一定時間だけ増加させ、アドレス
更新信号ＡＤＲを入力したときは待ち合わせを初期値に
設定している。

【００５１】図１３は、図１中のリクエスト受付ポート
１１，１２，１３の他の詳細な構成を示し、図６中の待
ち合わせ回路９に、リトライ要求信号ＲＥＴを入力する
と待ち合わせ時間を外部から指定された時間だけ増加さ
せ、アドレス更新信号ＡＤＲを入力した場合は待ち合わ
せ時間を初期値に設定している。

【００５２】本実施例ではリクエストに関する授受を入
出力装置１，２，３に付いて説明したが、入出力装置
１，２，３が演算処理装置であっても同様である。

【００５３】次に、この構成における動作について説明
する。

【００５４】各リクエスト受付ポート１１，１２，１３
の読み出してレジスタ５のデータをＮステージのパイプ
ラインからなるリクエスト処理部１６でパイプライン処
理し、リプライレジスタ１９と、リプライレジスタ３
１，３２，３３のいずれかとを通じて、リクエストを出
した入出力装置１，２，３にリプライを出力するパイプ
ライン処理を行い、主に次のシーケンスで動作する。

【００５５】入出力装置１，２，３のいずれかのリクエ
スト処理でエラーが発生する。その入出力装置（１，
２，３）のリクエストで、既にリクエスト処理部１６に
滑り込んでいるリクエストを無効にする、すなわち、リ
プライレジスタ１９とリクエスト処理部１６、バッファ
読出しレジスタのＶビットを０にする。

【００５６】そして、その入出力装置（１，２，３）に
対する抑止フラグレジスタ１４に抑止フラグをセット
し、リクエスト受付ポートからの後続リクエストの滑り
込みを抑える。

【００５７】さらに、待ち合わせ回路９を有する回路で
はエラーの検出されたリクエストのリトライを待ち合わ
せた後、リトライするリクエストのバッファリードアド
レスをリトライアドレスレジスタ６からバッファリード
アドレスレジスタ７にセットし読み出す。

【００５８】リトライ回数検出カウンタ８を有する回路
ではカウンタ＋１インクリメントする。

【００５９】そして、抑止フラグを０にセットしエラー
の検出されたリクエスト以後のリクエスト処理を最下位
する。あるいは、リトライ回数検出カウンタ８を有する
回路ではリトライ回数検出カウンタ８が設定値を越えた
場合は救済可能な間欠障害ではなく救済不可能な固定障
害として診断処理装置に報告し、同時にエラーが検出さ
れた入出力装置のリトライを抑える。

【００６０】このようにエラーが発生し、エラー信号が
出力され、出力されたエラー信号から装置番号を出力す
ると、その装置番号に示される入出力装置（１，２，
３）からのリクエストの処理を無効にして、無効にした
リクエストの処理を待ち合わせ回路で待ち合わせた後、
または設定されたリトライ回数だけ内部で再度実行させ
るため、救済可能な間欠障害に関してはステップ数の多
い診断処理装置の障害処理を受ける必要がなくなり、間
欠障害が一定時間後には消えて、待ち合わせ回路９また
はリトライ回数検出カウンタ８による所が大きい。

【００６１】このため障害が発生した場合、診断処理装
置がソフトウェアで救済可能な間欠障害か救済不可能な
固定障害かを判断し、救済可能な間欠障害で、ソフトウ
ェアでリトライを行なっている場合、診断処理装置のソ
フトウェアは間欠障害時の障害処理を考慮する必要がな
くマイクロ命令の容量は、大幅なステップ数の削減にな
り、結果的には診断処理装置のハードウェア量の削減で
きることになる。さらに間欠障害発生時のリトライに要
する時間の削減にもなる。

【００６２】

【発明の効果】以上の説明から明らかなように、本発明
のメモリアクセス制御装置は、リクエスト処理部でエラ
ーが発生し、エラー信号が出力され、出力されたエラー
信号からエラー検出手段が装置番号を出力すると、装置
番号にかかるリクエストの処理を無効にして、この無効
のリクエストの処理を、内部で再度実行しているため、
ステップ数の多い診断処理装置の障害を高確率で救済で
きるという効果を有する。

【図面の簡単な説明】

【図１】本発明のメモリアクセス制御装置の実施例にお
ける構成を示すブロック図である。

【図２】図１中のクエスト受付ポートの詳細な構成を示
すブロック図である。

【図３】図１中のリクエスト受付ポートの他の詳細な構
成を示すブロック図である。

【図４】図１中のリクエスト受付ポートのさらに他の詳
細な構成を示すブロック図である。

【図５】図１中のリクエスト受付ポートのさらに他の詳
細な構成を示すブロック図である。

【図６】図１中のリクエスト受付ポートのさらに他の詳
細な構成を示すブロック図である。

【図７】図１中のリクエスト受付ポートのさらに他の詳
細な構成を示すブロック図である。

【図８】図１中のリクエスト受付ポートのさらに他の詳
細な構成を示すブロック図である。

【図９】図１中のリクエスト受付ポートのさらに他の詳
細な構成を示すブロック図である。

【図１０】図１中のリクエスト受付ポートのさらに他の
詳細な構成を示すブロック図である。

【図１１】図１中のリクエスト受付ポートのさらに他の
詳細な構成を示すブロック図である。

【図１２】図１中のリクエスト受付ポートのさらに他の
詳細な構成を示すブロック図である。

【図１３】図１中のリクエスト受付ポートのさらに他の
詳細な構成を示すブロック図である。

【符号の説明】

１，２，３ 入出力装置 ５ 読み出しレジスタ ６ リトライアドレスレジスタ ７ バッファリードアドレスレジスタ ８ リトライ回数検出カウント ９ 待ち合わせ回路 １１，１２，１３ リクエスト受付ポート １４ 抑止フラグレジスタ １５ セレクタ １６ リクエスト処理部 １７ 主記憶装置 １８ キャンセル回路 １９ リプライレジスタ ２０ エラー検出回路 ３１，３２，３３ リプライレジスタ

Claims (12)

【特許請求の範囲】
1. 【請求項１】複数の入出力装置と演算処理装置に接続さ
   れ、角装置からのリクエストを受付ける複数のリクエス
   ト受付ポートと、 前記複数のリクエスト受付ポートの各々に対応して設け
   られ、リクエスト処理中にエラーが発生した場合、対応
   する受付ポートからのリクエスト処理要求を抑止するた
   めの抑止フラグを保持する抑止フラグレジスタと、 前記リクエスト受付ポートからの複数のリクエストのメ
   モリバンクのビジーチェックを行い、前記抑止フラグレ
   ジスタが有効でないリクエストの中から優先順位にした
   がって１つを選択してリクエスト処理手段に出力するビ
   ジーチェック選択手段と、 前記ビジーチェック選択手段出力から入力したリクエス
   トをパイプラインで連続処理し、処理中にエラーを検出
   するとエラー信号を出力するリクエスト処理手段と、 前記リクエスト処理手段がエラー信号を出力した場合
   に、そのエラー信号に係るリクエストを出力した入出力
   装置あるいは演算処理装置の装置番号を出力するエラー
   検出手段と、 前記リクエスト処理手段がエラー信号を出力した場合
   に、前記エラー検出手段から出力された装置番号に対応
   する入出力装置あるいは演算処理装置からのリクエスト
   に係る処理を無効にし、無効にしたリクエストに対して
   リトライ要求信号を出力するキャンセル手段と、 前記複数の入出力装置あるいは演算処理装置それぞれに
   対応して設けられ、キャンセル手段がリトライ要求信号
   を出力した場合にリプライが一定時間内に戻って来ない
   ために起こるエラーを抑止するタイムアウト抑止信号を
   出力するとともに内部で一定時間リトライを待ち合わせ
   る待ち合わせ手段と、 を備え、一定時間待ち合わせた後リトライを行うことを
   特徴とするメモリアクセス制御装置。
2. 【請求項２】複数の入出力装置と演算処理装置に接続さ
   れ、各装置からのリクエストを受付ける複数のリクエス
   ト受付ポートと、 前記複数のリクエスト受付ポートの各々に対応して設け
   られ、リクエスト処理中にエラーが発生した場合、対応
   する受付ポートからのリクエスト処理要求を抑止するた
   めの抑止フラグを保持する抑止フラグレジスタと、 前記リクエスト受付ポートからの複数のリクエストのメ
   モリバンクのビジーチェックを行い、前記抑止フラグレ
   ジスタが有効でないリクエストの中から優先順位にした
   がって１つを選択して、リクエスト処理手段に出力する
   ビジーチェック選択手段と、 前記ビジーチェック選択手段からのリクエストをパイプ
   ラインで連続処理し、処理中のエラー発生によるエラー
   信号を出力するリクエスト処理手段と、 前記リクエスト処理手段がエラー信号を出力した場合
   に、そのエラー信号に係るリクエストを出力した入出力
   装置あるいは演算処理装置の装置番号を出力するエラー
   検出手段と、 前記リクエスト処理手段がエラー信号を出力した場合
   に、前記エラー検出手段から出力された装置番号に対応
   する入出力装置あるいは演算処理装置からのリクエスト
   に係る処理を無効にし、無効にしたリクエストに対して
   リトライ要求信号を出力するキャンセル手段と、 前記キャンセル手段がリトライ要求信号を出力した場合
   に複数の入出力装置あるいは演算処理装置それぞれに対
   応して設けられ、リトライ回数をカウントしカウント値
   が一定回数を超えるとカウンタオバー信号を外部に出力
   するリトライ回数検出カウント手段と、 を備え、一定回数リトライを行うことを特徴とするメモ
   リアクセス制御装置。
3. 【請求項３】請求項１記載の構成に加えて、請求項１記
   載のキャンセル手段がリトライ要求信号を出力した場合
   に複数の入出力装置あるいは演算処理装置のそれぞれに
   対応して設けられ、リプライが一定時間内に戻って来な
   いために起こるエラーを抑止するためのタイムアウト抑
   止信号を出力するとともに外部から指定された時間リト
   ライを待ち合わせる待ち合わせ手段を備え、外部から指
   定された時間待ち合わせた後リトライを行うことを特徴
   とするメモリアクセス制御装置。
4. 【請求項４】請求項２記載の構成に加えて、請求項２記
   載のキャンセル手段がリトライ要求信号を出力した場合
   に複数の入出力装置あるいは演算処理装置それぞれに対
   応して設けられ、外部から指定された回数だけリトライ
   回数をカウントしカウント値が指定回数を超えるとカウ
   ンタオバー信号を外部に出力するリトライ回数検出カウ
   ント手段とを備え、指定された回数リトライを行うこと
   を特徴とするメモリアクセス制御装置。
5. 【請求項５】請求項１記載の構成に加えて、請求項２記
   載のリトライ回数検出カウント手段とを備え、一定時間
   待ち合わせを行うとともに一定回数リトライを行うこと
   を特徴とするメモリアクセス制御装置。
6. 【請求項６】請求項１記載の構成に、さらに請求項４記
   載のリトライ回数検出カウント手段とを備え、一定時間
   待ち合わせを行うとともに指定された回数リトライを行
   うことを特徴とするメモリアクセス制御装置。
7. 【請求項７】請求３記載の構成に加えて、さらに請求項
   ２記載のリトライ回数検出カウント手段を備え、指定さ
   れた時間待ち合わせを行うとともに一定回数リトライを
   行うことを特徴とするメモリアクセス制御装置。
8. 【請求項８】請求項３記載の構成に加え、さらに請求項
   ４記載のリトライ回数検出カウント手段を設け、指定さ
   れた時間待ち合わせを行うとともに指定された回数リト
   ライを行うことを特徴とするメモリアクセス制御装置。
9. 【請求項９】請求項２記載の構成に加え、さらに請求項
   ２記載のキャンセル手段がリトライ要求信号を出力した
   場合に複数の入出力装置あるいは演算処理装置それぞれ
   に対応して設けられ、リトライを行うごとに一定時間ず
   つ待ち合わせ時間を増加させながらリトライを待ち合わ
   せる待ち合わせ手段を備え、設定された時間待ち合わせ
   を行うとともに一定回数リトライを行うことを特徴とす
   るメモリアクセス制御装置。
10. 【請求項１０】請求項２記載の構成に加え、さらに請求
    項２記載のキャンセル手段がリトライ要求信号を出力し
    た場合に複数の入出力装置あるいは演算処理装置それぞ
    れに対応して設けられ、リトライを行う毎とに外部から
    指定された時間づつ待ち合わせ時間を増加させながらリ
    トライを待ち合わせる待ち合わせ手段を備え、設定され
    た時間待ち合わせを行うとともに一定回数リトライを行
    うことを特徴とするメモリアクセス制御装置。
11. 【請求項１１】請求項４記載の構成に加えて、さらに請
    求項４記載のキャンセル手段がリトライ要求信号を出力
    した場合に複数の入出力装置あるいは演算処理装置それ
    ぞれに対応して設けられ、リトライを行うごとに一定時
    間づつ待ち合わせ時間を増加させながらリトライを待ち
    合わせる待ち合わせ手段を備え、設定された時間待ち合
    わせを行うとともに指定された回数リトライを行うこと
    を特徴とするメモリアクセス制御装置。
12. 【請求項１２】請求項４記載の構成に加えて、さらに請
    求項４記載のキャンセル手段がリトライ要求信号を出力
    した場合、複数の入出力装置あるいは演算処理装置それ
    ぞれに対応して設けられ、リトライを行うごとに外部か
    ら指定された時間づつ待ち合わせ時間を増加させながら
    リトライを待ち合わせる待ち合わせ手段を設けて設定さ
    れた時間待ち合わせを行うとともに指定された回数リト
    ライを行うことを特徴とするメモリアクセス制御装置。