JPH01237841A - リトライ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に流通しているリトライ機能を持たない
マイクロ・プロセッサを使用したマイクロ・コンピュー
タシステム等において、簡単かつわずかなハードウェア
回路を付加することでリトライ機能を実現するリトライ
方式に関するものである。

Ｂ０発明の概要 本発明は、リトライ機能を持たないマイクロ・プロセッ
サを使用したシステムにリトライ機能を実現するリトラ
イ方式において、 マイクロ・プロセッサと制御対象の制御線束間にリトラ
イ制御回路を介設して、マイクロ・プロセッサの１つの
バスサイクル間に制御回路に異常が発生した場合、所定
回数までリトライを行い、それでも異常が継続するとき
のみマイクロ・プロセッサへ異常を通知することにより
、 一般に流布されているリトライ機能を持たないマイクロ
・プロセッサに、高速なリトライ機能を容易に付加でき
るようにしたものである。

Ｃ０従来の技術 現在、最も広く普及しているマイクロ・コンビ二一夕は
、ノイマン型のマイクロ・プロセッサ（以下、プロセッ
サと略す。）をＣＰｔＪとし、これにメモリとＩｌｏを
付加した形で構成されている。

ＣＰＵ　（プロセッサ）は、メモリ上に格納されている
命令データを読み取り、これを解釈して指令通りにメモ
リ上のデータを操作したり、Ｉｌｏを制御して実行を進
める。マイクロ・コンピュータの構成要素であるメモリ
とＩｌｏは、共に、プロセッサから見た制御対象になっ
ており、ＣＰＵとこれらの要素の間は、アドレス信号線
束、データ信号線束、その他各種の制御信号線束によっ
て結ばれている。これらの信号線束は、−船釣に“バス
”と呼ばれている。また、プロセッサが、このバスを用
いて、メモリや！１０に対して、リード／ライトする動
作のことを“アクセス”という。

このアクセスの方式は、厳密には種々のプロセッサによ
って異なるが、基本的には大きな相違はない。第７図に
基本的な従来のマイクロ・コンピュータの構成を示し、
これを用いてアクセスの様子を説明する。

第７図に於いて、ｌはマイクロ・プロセッサ、２は制御
対象（メモリ、Ｉｌｏ等）、３は制御対象の監視回路（
制御対象２の動作を監視し、異常が検出されると割込等
を用いてマイクロ・プロセッサｌに通知するための回路
）である。監視回路３は必ず存在しなければならないも
のではないが、制御動作について高い信頼性が求められ
るマイクロ・コンピュータには必要なものである。太線
。

細線による矢印は、それぞれ、バスの信号とその方向を
示す。プロセッサｌは外部からクロック信号を与えられ
、制御対象２に対して、アドレス信号とコマンド信号を
出力する。これに対して、制御対象２は、それぞれの実
行スピードに応じてレディ信号を返送してタイミングの
ハンドシェークをとる。データ信号の方向は、す′−ド
／ライトの動作に応じて変化する。監視回路３は制御対
象２のいくつかの信号を監視し、異常検出時にプロセッ
サｌに対して異常検出信号を送る。

第８図は、プロセッサと制御対象の間のハンドシェーク
をプロトコル図に表現したちのであり、第９図は、それ
を信号のタイムチャートに表現したものである。次に、
第８図及び第９図を用いてハンドシェークの様子を説明
するが、データ信号については、直接ハンドシェーク動
作そのものには無関係なので省略しである。■〜■は、
プロトコル図及びタイムチャート上での事象を説明する
ものである。以下の説明文中において、アサートとは、
信号をアクティブにする動作、ネゲートとは、信号をイ
ンアクティブにする動作のことである。また、信号名称
（アルファベット）のうしろに＊マークのある信号はＬ
（ロー）レベルで意味をもつ負論理の信号であることを
示す。

■プロセッサは、制御対象に対してアドレス信号（Ａ’
ＤＤＲＥＳＳ）を出力する。

■プロセッサは、制御対象に対してコマンド信号（ＣＭ
　Ｄ　＊　）をアサートする。

■アドレス信号によって選択された制御対象は、コマン
ド信号によって指定された動作（リード／ライト動作等
）を実行する。

■監視回路は、制御対象の実行状態を監視し、判定結果
が異常の場合エラー信号（ＥＲＲ）を出力する。

■制御対象は、動作終了時あるいは、動作が完了できる
時間を見越して、プロセッサに対してレディ信号をアサ
ートする。

■プロセッサは、レディ信号を受取り、制御対象に於け
る処理が完了したことを確認した後、コマンド信号をネ
ゲートする。

■制御対象は、コマンドがネゲートされると、レディ信
号をネゲートする。

■プロセッサは、次のアクセスのためにアドレスを変化
させる。

このように従来の一般的なマイクロ・コンピュータでは
、プロセッサの行う１回のバス・アクセスに対し、制御
対象が１回づつ応答して処理が進められ、監視回路の検
出した異常は割込などによって処理されていた。

Ｄ１発明が解決しようとする課題 しかしながら、上記従来の技術におけるマイクロ・コン
ピュータでは、プロセッサのバス・アクセス動作中に監
視回路によってなんらかの異常が検出されたとしてもプ
ロセッサの処理は先に進められてしまい、一過性の異常
までも復旧を困難なものにしていた。

これに対して、バス・アクセスの実行中に異常が検出さ
れた場合、そのバス・アクセス・サイクルを何回か繰り
返して実行し、それでも異常が復旧しない場合に限って
異常状態とし、その何回かバス・アクセス・サイクルを
繰り返す間に異常がなくなった場合には、正常状態とみ
なして実行を先に進める考え方がある。この機能はリト
ライ機能と呼ばれ、一過性のハードウェア故障などを排
斥し、マイクロ・コンピュータの稼働率を高めて、シス
テム全体の高信頼性化を図ることができる。

最新の高性能なマイクロ・プロセッサの中には、予め、
この機能を組み込んでいるものもあるが、既に広く流通
している殆どのプロセッサには、この機能がないため、
監視回路によって検出される異常は、割込によってプロ
セッサに伝えられ、ソフトウェアによって復旧処理が試
みられている。

しかし、ハードウェアに起因する一過性の異常をソフト
ウェアでカバーするのは、かなり難しく、専用の特殊な
ハードウェアを要求されることもある。また、ソフトウ
ェアによりリトライを行う方法し考えられるが、ソフト
ウェアの負荷が増大するとともに、バス・アクセスを何
回ら繰り返すため処理時間が増大する。

本発明は、上記問題点を解決するために創案されたもの
で、既に流布されている標準的なマイクロ・プロセッサ
を使用したマイクロ・コンピュータに於いて、外部に、
簡単な制御回路を付加することにより、ソフトウェアに
は係わらないで、このリトライ機能を実現するリトライ
方式を提供することを目的とする。

８２課題を解決するための手段 上記の目的を達成するための本発明のリトライ方式の構
成は、 マイクロ・プロセッサからのコマンド信号を受けて制御
対象へコマンド信号を発生するとともに、その制御対象
が異常であると判定した場合にはコマンド信号を再発生
するコマンド発生部と、上記コマンド信号の発生回数を
カウントするリトライ回数カウント部と、 上記制御対象からのレディ信号を受けてその制御対象が
正常であると判定した場合または上記カウントが所定発
生回数となった場合にマイクロ・プロセッサへレディ信
号を伝達するレディ伝達部とを備えたリトライ制御回路
を、 上記マイクロ・プロセッサと制御対象との制御線束間に
介設し、 上記マイクロ・プロセッサの１つのバスサイクル間に上
記制御対象に異常が発生した場合、任はの上記所定回数
までリトライを行い、それでもなお異常が継続するとき
のみマイクロ・プロセッサへ異常を通知することを特徴
とする。

Ｆ１作用 本発明は、マイクロ・プロセッサからのコマンド信号と
その応答としての制御対象からのレディ信号によるハン
ドシェークの間にリトライ制御回路を介設して、制御対
象の異常によりコマンド信号を任意回数まで発生させ、
正常な場合または上記コマンド信号の任意回数発生後に
のみレディ信号を伝達して、リトライ制御回路によりソ
フトウェアに係りなくリトライ機能を付与する。従って
、１つのバス・サイクル内でリトライが行われ、一過性
の異常は正常として扱われて、マイクロ・プロセッサの
ソフトウェアは何らの影響も受けない。

Ｇ、実施例 以下、本発明の実施例を図面に堪づいて詳細に説明する
。

第１図は本発明にょろリトライ方式の一実施例をマイク
ロ・コンピュータ回路に適用した例を示すブロック図で
ある。このマイクロ・コンピュータ回路は、従来と同様
に、マイクロ・プロセッサ１、制御対象（メモリ、ｊｌ
ｏ等）２．制御対象の監視回路３を備え、さらに本実施
例のリトライ方式を司るリトライ制御回路４をコマンド
信号とレディ信号等の制御線束間に介設したものである
。

リトライ制御回路４は、コマンド発生部４１と、リトラ
イ回数カウント部４２と、レディ伝達部４３から成る。

コマンド発生部４１はマイクロ・プロセッサ１からコマ
ンド入力信号ＣＭＤＩ＊（＊マークは負論理信号である
ことを示す）を受けて、制御対象２ヘコマンド出力信号
ＣＭ　Ｄ　Ｏ＊を発生した後、監視回路からのエラー人
力信号ＥＲＲ１等から制御対象２が異常であると判定し
た場合には、コマンド出力信号ＣＭＤ　Ｏ＊を再発生す
る機能を有する。リトライ回数カウント部４２は、上記
コマンド出力信号ＣＭＤＯ＊の発生回数をカウントする
機能を有する。レディ伝達部４３は、制御対象２からレ
ディ入力信号ＲＤＹＩｋを受けて、その制御対象２が正
常であると判定した場合または上記リトライ回数カウン
ト部４２のカウント値が設定値になった場合、マイクロ
・プロセッサ１にレディ出力信号ＲＤＹＯ＊を伝達する
機能を有する。エラー人力信号ＥＲＲ１は、監視回路３
が制御対象２からの監視信号５ＴＡＴＵＳにより判定し
て得、リトライ制御回路４に送出される。レディ伝達部
４３は、エラー人力信号ＥＲＲＩを例えばレディ入力信
号ＲＤＹＩ＊のタイミングでサンプリングして、上記異
常の有無を判定するとともに、マイクロ・プロセッサ１
ヘエラー出力信号ＥＲＲＯとして出力する。マイクロ・
プロセッサｌは、−船釣に、そのレディ入力端に入力さ
れるレディ出力信号ＲＤＹＯ＊がアクティブになった後
、コマンド入力信号ＣＭＤ　Ｉ　＊をネゲートするタイ
ミングで上記エラー出力信号ＥＲＲＯをサンプリングす
るように構成されている。リトライ制御回路４で必要な
りロックＣＬＫは図示しない周辺回路から入力する。マ
イクロ・プロセッサ１と制御対象２は、上記のほか、ア
ドレスバス５Ａとデータバス５Ｂによって接続されてい
る。

第２図は上記リトライ制御回路の実現例を示す回路図で
ある。６はコマンド発生部４１を構成しＣＭＤＯ＊を分
割して生成するためのシフトレジスタである。７はイン
バートＮＯＲ回路であり、ＣＭＤＩ＊信号の入力をシフ
トレジスタ６に伝えたあと、シフトレジスタ６の出力Ｃ
ＭＤＯ＊信号がアサートされた後にそのレベルを自己保
持しておくために設けられている。８はインバートＮＡ
ＮＤ回路であり、ＣＭＤＩ＊信号がアサートされている
間にＲＤＹＩ＊信号がアクティブになった場合、シフト
レジスタ６をクリアする（　ＣＭＤ　Ｏ＊をネゲートす
る）ために設けられている。９はリトライを繰り返す際
にＣＭＤＯ＊信号が繰り返し出力されるのでそのパルス
とパルスの間の時間（システム毎に必要時間が異なる）
を設定するための選択回路である。リトライ回数カウン
ト部４２は、ＣＭＤＯ＊信号カウント入力としてその発
生回数をカウントするリトライカウンタ１０により構成
される。１１はリトライ回数を設定するための設定入力
部、１２はリトライカウンタ１０のカウント値と設定入
力部１１の設定値を比較し一致（ＭＡＴＣＨ）を検出し
た場合にＥＮＤ＊　（終了）信号を作成するコンパレー
タ、１３は制御対象からのＲＤＹＩ＊信号人力信号人力
−が発生しているかどうかＥＲＲＩ信号をサンプリング
するＤタイプのフリップフロップである。１４はインバ
ートＮＡＮＤ回路であり、フリップフロップ１３がＥＲ
ＲＩ信号のアクティブ状態（エラー状態）をサンプルし
た時には、ＲＤＹ　Ｉ　＊信号をＲＤＹＯ＊信号に伝え
るのを阻止するために設けられている。エラーが発生し
なければＲＤＹＩ＊信号はそのままＲＤＹＯ＊信号に伝
えられる。１５はインバートＮＯＲ回路であり、エラー
状態（）リップフロップ１３のＱ出力がアクティブとな
りＥＲＲＯ信号がアクティブの状態）でリトライが発生
し、その回数がカウントアツプした時（ＥＮＤ＊発生）
に強制的にＲＤＹＯ＊をアクティブにするために設けら
れている。

以上の設定人力部１１．コンパレータ１２．フリップフ
ロップ１３．インバートＮＡＮＤ　１４　。

インバートＮＯＲｌ　５はレディ伝達部４３を構成する
。

以上のように構成した実施例の動作を説明する。

第３図はその動作を説明するために、マイクロ・プロセ
ッサ（プロセッサと略記する）、リトライ制御回路（リ
トライ回路と略記する）、制御対象の間のハンドシュー
クをプロトコル図によって示したものである。図中■〜
＠の事象は次の通りである。

■プロセッサは、制御対象に対してアドレス信号（ＡＤ
ＤＲＥＳＳ）を出力する。

■プロセッサは、リトライ回路に対してコマンド信号（
ＣＭＤ　Ｉ　＊）を出力する。

■リトライ回路は制御対象に対してコマンド信号（ＣＭ
ＤＯ＊）を出力する。

■アドレス信号によって選択された制御対象は、コマン
ド信号によって指定された動作（リード／ライト動作）
を実行する。

■監視回路は、制御対象の実行状態を監視し、判定結果
が異常の場合、エラー信号（ＥＲＲＩ　）をアサートす
る。

■制御対象は、動作終了時、あるいは動作が完了できる
時間を見越して、リトライ回路に対してレディ信号（Ｒ
ＤＹ　Ｉ　＊’）をアサートする。

■リトライ回路は制御対象よりレディ信号（ＲＤＹ１＊
）を受は取った時点でエラー信号（ＥＲＲｌ）の状態を
サンプリングし、エラーであった場合には、制御対象に
対して一担コマント信号をネゲートした後、再度コマン
ド信号（ＣＭ　Ｄ　Ｏ＊　）を出力する。

■リトライ回路は、制御対象よりレディ信号（ＲＤＹＩ
＊）を受は取った時点でエラー信号（ＥＲＲｌ）の状態
をサンプリングし、エラーでなかった場合か、またはエ
ラーであっても、リトライカウンタの値と、設定値が一
致し、コンパレータからＥＮＤ＊信号が出力された場合
には、プロセッサに対してレディ信号（ＲＤＹＯ＊）を
出力する。

また制御対象に対して出力していたコマンド信号（ＣＭ
ＤＯ＊）をネゲートする。

■制御対象はコマンドがネゲートされるとレディ信号（
ＲＤＹ　Ｉ　＊＞をネゲートする。

［相］プロセッサは、レディ信号（ＲＤＹＯ＊）を受け
とり、リトライ回路による制御が終了したことを確認し
た後、コマンド信号（ＣＭＤＩ＊）をネゲートする。

（ＩＪ）リトライ回路は、プロセッサからのコマンドが
ネゲートされるとレディ信号（ＲＤＹＯ＊）をネゲート
する。

＠プロセッサは、次のアクセスのためにアドレスを更新
する。

上記の順序動作のうち、■−■−■−■の繰り返しがリ
トライであり、第３図には、本来のアクセスの他に、２
回のリトライが実行された例が示されている。

第４図、第５図１第６図は、本リトライ制御回路を動作
させた場合の信号の動きを示すタイムチャートである。

第４図は、プロセッサのアクセスに対し制御対象がエラ
ーを起こさなかった正常動作の場合を、第５図は、プロ
セッサのアクセスに対して制御対象がエラーを起こし、
２回めのリトライで正常動作に復旧した場合を、第６図
は、プロセッサのアクセスに対して制御対象がエラーを
起こし、２回のリトライをしても復旧しなかったため、
コンパレータの出力するＥＮＤ＊信号により、リトライ
回路からはＥＲＲＯ信号出力をした形でアクセスが終了
した場合を表している。

第５図のタイムチャートについて、（Ａ）〜（Ｕ）の点
の動作を説明する。説明文中の番号は第２図の中のブロ
ックを示す。

ＣＡ）マイクロ・プロセッサは、アドレスを出力した後
ＣＭＤ　Ｉ　＊信号をアサートする。

（Ｂ）ＣＭＤ　Ｉ　＊信号はインバートＮＯＲ回路７の
出力をアサートし、シフトレジスタ６のＲ人力に与えら
れる。これがＣＬＫ信号でシフトされてＱ出力に出力さ
れ、ＣＭＤＯ＊信号かアサートされる。

（Ｃ）このＣＭＤＯ＊信号によるアクセス動作を監視回
路がモニタし、エラーがある場合にはＥＲＲＩ信号をア
サートする。

（Ｄ）制御対象は、ＣＭＤＯ＊によるアクセス処理を実
行した後、その応答としてＲＤＹＩ＊をアサートする。

（Ｅ）ＲＤＹ　Ｉ＊信号の立ち下がりエツジでフリップ
フロップ１３はＥＲＲＩ信号をサンプルし、エラー状態
のときはＥＲＲＯ信号をアサートする。

（Ｆ）ＲＤＹ　Ｉ　＊入力がアサートされかつＣＭＤＩ
＊信号はアクティブ状態なのでインバートＮＡＮＤ８の
出力はアクティブとなりシフトレジスタ６のＣＬＲ（ク
リア）入力がアクティブとなる。

これによりＱ出力はクリアされ、ＣＭＤＯ＊信号はネゲ
ートされる。

（Ｇ）ＣＭＤＯ＊信号の立ち上がりエツジでリトライカ
ウンタ１０は、カウント値を１進める。

（Ｈ）ＣＭＤＯ＊信号がネゲートされたので制御対象は
ＲＤＹＩ＊信号をネゲートする。

（Ｉ）１回のアクセスが終了したので監視回路はＥｎｒ
ｔｌ信号をネゲートする。

（Ｊ）ＲＤＹＩ＊信号はネゲートされたのでシフトレジ
スタ６のクリアは解除され、一定クロック後、再びＱ出
力がアサートされ、ＣＭＤＯ＊信号がアクティブとなる
。

（Ｋ）リトライ処理により、監視回路のモニタリングの
結果が正常となる。（ＥＲＲＩ　＊がネゲートされたま
まとなる。） （Ｌ）次のＲＤＹ　Ｉ　＊信号の立ち下がりでフリップ
フロップ１３はＥＲＲＩ　＊信号の状態をサンプリング
し、その結果ＥＲＲＯ＊信号はネゲートされて正常を示
す。

（Ｍ）ＥＲＲＯ＊がネゲートされたのでインバー）ＮＡ
ＮＤゲート１４が働きＲＤＹ　Ｉ　＊信号はＲＤＹＯ＊
信号に伝えられる。ＥＲＲＯ＊がアクティブのときは、
ＲＤＹＯ＊信号はインアクティブのままである。

（Ｎ）ＲＤＹ　Ｉ　＊信号がアクティブとなったので、
シフトレジスタ６はクリアされＣＭＤＯ＊信号はネゲー
トされる。

（０）ＣＭＤＯ＊信号の立ち上りエツジでリトライカウ
ンタ１０は１進む。

（Ｐ）リトライカウンタ１０の値が設定入力部１１に設
定した値と同じになるとコンパレータ１２がこれを検出
してＥＮＤ＊信号をアサートする。しかし、この第５図
の場合はこのＥＮＤ＊信号はバスサイクルの終了に関与
しておらず、リトライが成功したことによってサイクル
が終了している。

（Ｑ）マイクロ・プロセッサは、ＲＤＹＯ＊信号がアサ
ートされたことを検知するとＣＭＤ　Ｉ　＊信号をネゲ
ートする。

（Ｒ）マイクロ・プロセッサは、ＣＭＤ　Ｉ　＊信号を
ネゲートする時点でＥＲＲＯ＊信号をサンプルする。こ
の場合は“正常”と判断する。

（Ｓ）制御対象は、ＣＭＤＯ＊信号がネゲートされると
、ＲＤＹＩ＊信号をネゲートする。

（Ｔ）ＲＤＹ　ｌ　＊信号がネゲートされると、１４゜
１５のゲートもネゲートされ、ＲＤＹＯ＊信号らネゲー
トされる。

（Ｕ）ＣＭＤ　Ｉ＊倍信号ネゲートされるとリトライカ
ウンタｌＯはクリアされ、コンパレータ１２の出力信号
ＥＮＤ＊もネゲートされる。

上記のような動作をした場合、マイクロ・プロセッサは
（Ｒ）時点でそのバスサイクルが正常終了したと見做し
てその先の処理を続行する。

次に第６図について説明する。この場合、（Ｊ）までの
動作は第５図の場合と同じである。（Ｋ）以降の動作は
次のとおりである。

（Ｋ）ＣＭＤＯ＊信号の立ち上りエツジでリトライカウ
ンタ１０はｌ進む。

（Ｌ）リトライカウンタ１０が設定入力部１１に設定し
た値と同じになると、コンパレータ１２がこれを検出し
てＥＮＤ＊信号をアサートする。

（Ｍ）ＥＮＤ＊信号がアサートされると、インバートＮ
ＯＲ回路１５がアサートされ、ＲＤＹＯ＊信号がアサー
トされる。

（Ｎ）マイクロ・プロセッサは、ＲＤＹＯ＊信号がアサ
ートされたことを検知すると、ＣＭＤ　Ｉ　＊信号をネ
ゲートする。

（０）マイクロ・プロセッサは、ＣＭＤ　Ｉ　＊信号を
ネゲートする時点でＥＲＲＯ＊信号をサンプルする。こ
の場合は“エラー発生“と判断する。

（Ｐ）ＣＭＤ　１　＊信号がネゲートされるとフリップ
フロップ１３がクリアされ、ＥＲＲＯ＊信号がネゲート
される。

（Ｑ）ＣＭＤ　Ｉ＊倍信号ネゲートされるとリトライカ
ウンタ１０がクリアされ、カウント値およびＥＮＤ＊信
号がネゲートされる。

（Ｒ）ＥＮＤ＊信号がネゲートされると、インバートＮ
０Ｒ１５を通してＲＤＹＯ＊信号がネゲートされる。

上記のような動作の場合、マイクロ・プロセッサは（０
）時点でバスサイクルの異常終了（リトライが失敗した
）を知り、通常処理を中断して異常処理に移行する。第
５図と第６図の違いは、エラー信号（ＥＲＲＯ）をマイ
クロ・プロセッサがすンプリングする時点（ＣＭＤ　Ｉ
　＊信号がネゲートされた時点、印のところ）で、第５
図の場合はＥＲＲＯ信号がインアクティブ（エラーは一
過性でリトライの結果なくなった）であり、第６図の場
合はこれがアクティブ（エラーが継続されリトライして
もだめだった）であることである。

以上の動作説明で明らかなように、リトライはマイクロ
・プロセッサの１つのバス・サイクル内に行われ、一過
性の異常は正常として扱われ、面倒なソフトウェアによ
る復旧処理が不要になる。

マイクロ・プロセッサは、所定回数のリトライ後なお異
常が継続するときだけ異常が通知されることになる。ま
た、一般のリトライ機能のないマイクロ・プロセッサに
ソフトウェアに係ることなくリトライ機能が付加される
。

なお、コマンド信号とはマイクロプロセッサから制御対
象に対する実行の指令であり、レディ信号はそれに対す
る対応を表すもので、その信号名称は上記に限定される
ものでないことは当然である。また、本発明はその主旨
に沿って種々に応用され、種々の実施態様を取り得るも
のである。

Ｈ１発明の効果 以上の説明で明らかなように、本発明のリトライ方式に
よれば、以下のような効果を奏する。

（１）プロセッサ本体にリトライ機能を持った一部のマ
イクロ・コンピュータを除き、一般に流布されているリ
トライ機能を持たないマイクロ・プロセッサを使用した
マイクロ・コンピュータシステムに於いて、ごく簡単な
外付は回路を付加することによりハードウェアによるリ
トライ機能を容易に実現できる。

（２）マイクロ・コンピュータシステムに於いて、従来
より行われてきたソフトウェアによる異常時のリトライ
方式は、処理が複雑な上に完全なリトライ処理を実行す
ることが無理であったのに対し、本発明によるリトライ
方式では、わずかなハードウェア回路により完全なリト
ライ処理を行うことができる。

（３）市販されているさまざまなプロセッサに適用可能
である。（特定のプロセッサだけに限定された回路では
ない。） （４）システム全体の一過性異常に対する信頼性を大幅
に向上させることができる。

【図面の簡単な説明】

第１図は本発明によるリトライ方式の一実施例をマイク
ロ・コンピュータ回路に適用した例を示すブロック図、
第２図はリトライ制御回路の実現例を示す回路図、第３
図は実施例におけるハンドシェークのプロトコル図、第
４図は実施例の正常動作の場合のタイムチャート、第５
図は２回目のリトライで正常動作に復旧した場合のタイ
ムチャート、第６図は２回のリトライによってもエラー
が継続して終了した場合のタイムチャートである。 第７図は従来例のマイクロ・コンピュータ回路のブロッ
ク図、第８図は従来例のハンドシェークのプロトコル図
、第９図は第８図のタイムチャートである。 ｌ・・・マイクロ・プロセッサ、２・・・制御対象、４
・・・リトライ制御回路、４１・・・コマンド発生部、
４２・・・リトライ回数カウント部、４３・・・レディ
伝連部。 ＡＤＤＲＥＳＳ 第４図 第１図 第２図 第３図 第５図 ＡＤＤＲＥＳＳ 第６図

Claims (1)

【特許請求の範囲】
1. （１）マイクロ・プロセッサからのコマンド信号を受け
   て制御対象へコマンド信号を発生するとともに、その制
   御対象が異常であると判定した場合にはコマンド信号を
   再発生するコマンド発生部と、上記コマンド信号の発生
   回数をカウントするリトライ回数カウント部と、 上記制御対象からのレディ信号を受けてその制御対象が
   正常であると判定した場合または上記カウントが所定発
   生回数となった場合にマイクロ・プロセッサへレディ信
   号を伝達するレディ伝達部とを備えたリトライ制御回路
   を、 上記マイクロ・プロセッサと制御対象との制御線束間に
   介設し、 上記マイクロ・プロセッサの１つのバスサイクル間に上
   記制御対象に異常が発生した場合、任意の上記所定回数
   までリトライを行い、それでもなお異常が継続するとき
   のみマイクロ・プロセッサへ異常を通知することを特徴
   とするリトライ方式。