JP2637742B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に、主記憶アクセ
ス時のエラー処理制御を行なう情報処理装置に関する。

〔従来の技術〕

従来、この種の情報処理装置は、互いに独立にアクセ
ス可能な複数のメモリ単位に分割された主記憶装置及び
当該主記憶装置にアクセス要求を出す要求元（プロセッ
サ）とを備えている。要求元からのメモリアクセスの
際、エラーが検出されると、要求元にエラーリプライを
もどし、要求元で当該メモリアクセスに係る命令が再試
行可能かどうかを判定し、再試行可能なら要求元が命令
を再試行することにより障害回復をはかっていた。その
後、エラーアドレスをもとに、障害になったメモリ単位
を切り離してメモリの再構成を実施しシステムを運用し
ていた。

〔発明が解決しようとする問題点〕

上述した従来の情報処理装置では、エラーアドレスの
みをもとにして、エラーアドレスの存在するメモリ単位
だけ切り離している。このため、エラーの要因がエラー
検出されたメモリ単位だけでなく複数のメモリ単位にま
たがるような場合や、メモリの共通の制御を行なうメモ
リ制御部にある場合を切りわけることができない。した
がって、このような障害の場合は、メモリ再構成実施
後、再び障害が発生してしまうという欠点がある。

〔問題点を解決するための手段〕

本発明の情報処理装置は、要求元プロセッサから互い
に独立にアクセス可能な複数のメモリ領域および該メモ
リ領域を共通に制御する主記憶制御部を有する主記憶装
置と前記要求元プロセッサとの間に設けられたメモリア
クセス制御装置を備えた情報処理装置であって、前記要
求元プロセッサからのメモリアクセス時に発生した第１
のエラーを検出し該第１のエラーの要因が前記メモリア
クセス制御装置または前記要求元プロセッサになくて前
記主記憶装置にある場合、このときのメモリアクセスア
ドレスを保持するメモリアドレス格納手段と、前記メモ
リアドレス格納手段に格納されたメモリアクセスアドレ
スと、このメモリアクセスアドレスを含むメモリ領域と
異なるメモリ領域に含まれ前記メモリアクセスアドレス
に対して予め定めた値を加算および／または減算したメ
モリアクセスアドレスとからなる複数のメモリ診断用ア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段により生成された前記複数のメモリ診断用アドレ
スを用いてメモリアクセスを行うメモリアクセス手段
と、このメモリアクセス手段による前記複数のメモリ診
断用アドレスを用いたメモリアクセス時に発生した第２
のエラーを検出し該第２のエラーがメモリ領域にまたが
る度合いに基づき該第２のエラーの原因が前記主記憶制
御部または前記複数のメモリ領域のうちのいずれの領域
にあるのかを判定する判定手段とを含み、この判定手段
の判定結果から前記第２のエラーの原因が前記主記憶制
御部にあるときには前記複数のメモリ領域全体を無効化
し、前記第２のエラーの原因が前記複数のメモリ領域の
いずれかにあるときには前記第２のエラーが検出された
少なくとも１つのメモリ領域を切り離すとともに残りの
メモリ領域によりメモリの再構成を行うことを特徴とす
る。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図を参照すると、本発明の一実施例は、互いに独
立にアクセス可能な８つのメモリ単位（Mu）111〜118と
メモリ単位の共通の制御を行なう主記憶制御部19とから
なる主記憶装置11と、要求元プロセッサー15と、診断プ
ロセッサー16と、主記憶制御装置19とこれらプロセッサ
ー15および16との間に設けられたメモリアクセス制御装
置13とから構成されている。

メモリアクセス制御装置13は、リクエスト信号線25q
および33qを介してリクエスト信号を受け、信号線26pお
よび34pを介して、リプライを要求元及び診断プロセッ
サー15及び16へ送出する。更に、メモリアクセス制御装
置13は信号線21qを介してリクエストを主記憶制御部19
に送り、信号線21pのリプライを制御するリクエスト制
御回路21と、メモリ単位の構成制御をするメモリ構成制
御回路22とを有している。

要求元プロセッサー15は、リクエスト制御回路21への
メモリアクセスリクエストを制御するリクエスト制御回
路25と、メモリアクセスリプライを制御するリプライ制
御回路26と、メモリアクセスに関してエラー検出するエ
ラー検出回路27と、前記エラーを通知するエラー通知回
路28と、メモリアクセスエラー検出時のメモリアドレス
を保持するエラーアドレス格納回路29とを有している。

診断プロセッサー16はリクエスト制御回路21へのメモ
リアクセスリクエストを制御するリクエスト制御回路33
と、メモリアクセスリプライを制御するリプライ制御回
路34と、メモリアクセスエラー検出時エラーの原因がメ
モリにあるかどうかを識別するエラー要因識別回路35
と、メモリアクセスエラー検出時、前記エラーアドレス
格納回路29に格納されたアドレスに基づいてエラーの原
因がメモリ制御部なのかメモリ単位なのかを判定するた
めのメモリ診断用の複数アドレスを生成する診断用メモ
リアドレス生成回路31と、エラー要因識別回路35によ
り、エラーの原因がメモリ単位だと判明した時には、前
記診断用メモリアドレス生成回路31により生成された複
数のアドレスを用いて診断のためのメモリアクセスを行
なう障害処理判定制御回路32と、前記障害処理判定制御
回路32での診断結果によりエラーの原因がメモリ単位だ
と判明した時には、該エラーのメモリ単位を切り離して
メモリの再構成を行なうメモリ再構成制御回路36とを有
している。メモリ単位111〜118と主記憶制御部19とはリ
クエスト信号線RQと、リプライ信号線RPとにより接続さ
れ、要求元プロセッサ15及び診断プロセッサ16の各要素
は後述する制御信号によって制御される。

次に、本発明の一実施例の動作について詳細に説明す
る。

通常動作であって、且つ、メモリへの要求元からの読
み出し動作時には、要求元プロセッサー15内のリクエス
ト制御回路25からリクエスト信号線25qを介してメモリ
アドレス、リクエストコード、読み出し要求などがメモ
リアクセス制御装置13内のリクエスト制御回路21に、リ
クエストとともに出力される。

リクエスト制御回路21は、他の要求元からのリクエス
トとの競合をチェックした上でメモリ構成制御回路22の
メモリ構成と要求元プロセッサー15から送られてきた読
み出し要求およびメモリアドレスとに従って、主記憶装
置11の主記憶制御部19に信号線21qを介してリクエスト
信号が送出される。

主記憶制御部19は、所望のメモリ単位、例えばMU111
へのリクエスト信号を信号線RQに送出し、読み出し動作
を実施する。

読み出されたデータはリプライ信号線RPを用いて、リ
プライコードとともに主記憶制御部19に送られる。さら
に、リクエスト制御回路21の制御により、リプライコー
ドおよびリプライデータはリプライ信号線26pを用い
て、要求元プロセッサー15のリプライ制御回路26にもど
される。この時のリプライコードには、メモリアクセス
に伴うメモリアクセスエラーの検出の有無、およびエラ
ー時の要因が主記憶装置11、メモリアクセス制御装置1
3、要求元プロセッサー15のどこにあるのかを示す情報
が含まれている。メモリアクセスエラーの検出がなけれ
ば、通常動作が継続して実施されることになる。

次に、本実施例の障害検出時の動作について説明す
る。

メモリへの要求元からの読み出し動作時要求元プロセ
ッサー15のリプライ制御回路26へもどされるリプライ信
号線26pの信号は、エラー検出回路27へ送られエラー検
出の有無がチェックされる。主記憶装置11が原因のエラ
ーが検出されるとエラー通知回路28からエラーの検出を
あらわす制御信号EDが信号線を介して診断用メモリアド
レス生成回路31と障害処理判定制御回路32とに通知され
る。制御信号EDによりエラーを通知された診断用メモリ
アドレス生成回路31は、要求元プロセッサー15のエラー
アドレス格納回路29に格納されたエラーアドレスを元
に、エラーの要因がどのメモリ単位111〜118なのか、メ
モリ制御部19なのかを判定するためのメモリアクセスア
ドレスを複数個自動的に生成する。

例えば、診断用メモリアドレス生成回路31はエラーア
ドレスそのものと、エラーアドレス±1kB、エラーアド
レス±3kBのアドレスを５個生成し、その内部に格納す
る。障害処理判定回路32は、診断用メモリアドレス生成
回路31で生成された５つのアドレスに従ってリクエスト
制御回路33に対してメモリアクセスするように指示す
る。診断プロセッサー16のリクエスト制御回路33から５
つのアドレスに従い順次主記憶装置11にメモリアクセス
が出力される。その結果、リプライ制御回路34にリプラ
イコード、リプライデータなどがもどりエラー要因識別
回路35でメモリアクセスエラーの有無が判定される。こ
の結果、診断用メモリアドレス生成回路31で生成された
５つのアドレスに対して、５つの結果が得られる。

障害処理判定制御回路32は、これらの５つの結果に従
い、障害のメモリ単位を判定する。

例えば、障害が間欠障害の場合、５つのメモリアクセ
スが全て正常終了し、上記したエラーは発生しない。し
かし、一旦、間欠障害が発生したメモリ単位には、再度
障害が発生するおそれがある。このため、間欠障害と判
定した場合、要求元プロセッサー15のエラーアドレス格
納回路29に格納されているエラーアドレスより１つのメ
モリ単位を障害とみなす。

また、例えば、エラーアドレスそのものとエラーアド
レス±1kBでエラーを検出し、エラーアドレス±3kBでエ
ラーが検出されなかった場合は、エラーアドレスにより
得られる１つのメモリ単位及び両隣りのメモリ単位の合
計３つのメモリ単位を障害とみなす。更に、５つのアド
レス全てについてエラーが検出された場合、そのエラー
は個々のメモリ単位の障害によるものではなく、主記憶
制御部19の障害によるものと判定する。

エラーアドレスにより生成される診断用メモリアドレ
スの数および値と、生成されたアドレスによりメモリア
クセスして得られる結果に従って障害のメモリ単位を判
定する制御は、主記憶装置11のメモリ単位の容量、数、
主記憶制御部19の制御方法などと密接な関連があり、シ
ステムにより異なる。

障害処理判定制御回路32は、判定した結果に従い、エ
ラーのメモリ単位を切り離すようメモリ再構成制御回路
36に指示し、その結果メモリ構成制御回路22において、
エラーのメモリが切り離される。

第２図は、要求元プロセッサー15の中のリクエスト制
御回路25とリプライ制御回路26及び、メモリアクセス制
御装置13の中のリクエスト制御回路21のさらに詳細な図
である。

要求元プロセッサー15中のリクエスト制御回路25は、
順次主記憶装置11から読み出された命令に従い動作をす
る演算制御回路41と、主記憶装置11に対して演算制御回
路41からのリクエスト、リクエストコード、アドレス、
データを各々格納するレジスタ42a,42b,42c,42dとそれ
をメモリアクセス制御装置13内のリクエスト制御回路21
へ送出するためのリクエスト、リクエストコード、アド
レス、データを各各格納するレジスタ43a,43b,43c,43d
とから構成されている。又、リクエストアドレスはレジ
スタ43cからデータパスを介してエラーアドレス格納回
路29にも通知される。

要求元プロセッサー15からのリクエストを受付け、主
記憶装置11へのリクエストの発行とリプライの受付制御
するメモリアクセス制御装置13内のリクエスト制御回路
21は、要求元プロセッサー15のリクエスト制御回路25か
らのリクエスト、リクエストコード、アドレス、データ
を各々受取って格納するレジスタ44a,44b,44c,44dと、
受付けたリクエストの持ちまわり用のリプライコードを
生成するリプライコード用レジスタ44eと、各々の内容
を中継するレジスタ45a,45b,45c,45d,45eとを備えてい
る。更に、リクエスト制御回路21は診断プロセッサー16
からのリクエスト100と、要求元プロセッサー15からの
リクエスト200との競合を制御するプライオリティ制御
回路46と、構成チェック回路48と、プライオリティ判定
の結果選択される要求元プロセッサー15又は診断プロセ
ッサー16からのリクエスト300により制御され、リクエ
ストコード、リクエストアドレス、リクエストデータ及
びリプライコードを各々選択する選択回路47a,47b,47c,
47dと、主記憶装置11内の主記憶制御部19にリクエスト
を送出するため、リクエストコード、リクエストアドレ
ス、リクエストデータ、リプライコード、及びリクエス
トを各々格納するレジスタ49a,49b,49c,49d,49eとを有
している。

また、主記憶装置11内の主記憶制御部19からもどされ
るリプライデータとリプライコードを各々格納するレジ
スタ51a,51bと、リプライデータとリプライコードを要
求元プロセッサへ中継するためのレジスタ部52a,52bも
リクエスト制御回路21には設けられている。

要求元プロセッサー15内部のリプライ制御回路26は、
メモリアクセス制御回路13のリクエスト制御回路21より
もどされるリプライデータ及びリプライコードを格納す
るリプライデータレジスタ53a,53b、リプライコードレ
ジスタ54a,54bを有している。

構成チェック回路48では、メモリ構成制御回路22（第
１図）から送出される各メモリ単位の有効／無効を指示
する構成制御信号FC1〜FC8を用いて、要求元プロセッサ
ー15からのアドレス情報をチェックする。すなわち、構
成チェック回路48は未構成のメモリ単位にリクエストが
出てくると、不正リクエストとしてリプライコードに反
映させる。

又、リクエスト制御回路21内で検出されるエラーは、
全てリプライコードに反映される。

第３図はリプライコードを示している。リプライコー
ドは、第３図（ａ）で示すように７ビットで構成され、
ビット０はリプライ時“1"になる。ビット2,3,4は、各
々主記憶装置11、メモリアクセス制御装置13、要求元プ
ロセッサ15内でエラーが検出された時、各々“1"にな
る。ビット１は、ビット2,3,4の論理和を示す。又、ビ
ット5,6は、要求元プロセッサー15又は診断プロセッサ
ー16など、主記憶アクセスを要求するプロセッサーが固
有に割り当てられたプロセッサー番号が与えられる。

第３図（ｂ），（ｃ），（ｄ），及び（ｅ）には、プ
ロセッサー番号00のプロセッサーからの主記憶アクセス
に対する正常リプライ、メモリ検出エラー異常リプラ
イ、メモリアクセス制御装置検出エラー異常リプライ、
及びプロセッサ検出の異常リプライの際のリプライコー
ドがそれぞれ示されている。

第４図は、本発明の一実施例に係る主記憶装置11の具
体的な構成を示すブロック図である。

主記憶装置11は、互いに独立にアクセス可能な８つの
メモリ単位（Mu）111〜118と、各メモリ単位毎に設けら
れたレジスタ部とを有している。各レジスタ部は同一の
構成を有しているので、図ではメモリ単位111に対する
レジスタ部のみについて番号を付して示している。レジ
スタ部はアドレスレジスタ76、ライトイネーブルレジス
タ77、及びライトインデータレジスタ78とを有し、各メ
モリ単位からの読出データはリードデータレジスタ75に
格納される。

メモリアクセス制御装置から送出されてくるリクエス
トSRQ、リクエストコードSQC、リクエストアドレスSA
D、リクエストデータSDS、リプライコードSRCを格納し
て制御するリクエスト受付制御回路61、リクエストコマ
ンド受付制御回路62とリクエスト受付アドレス制御回路
63と、リクエストデータ受付制御回路64とリプライコー
ドレジスタ65とを有している。

更に、リクエストコードをデコードするデコーダ71
と、リクエストアドレスの一部をみて、どのメモリ単位
にアクセスするかとデコードするデコーダ72と、各々の
メモリ単位に対するリクエスト制御信号RCSを発生する
リクエスト発生回路73も主記憶装置11の主記憶制御部19
には設けられている。読出データはセレクタ78を介して
メモリアクセス制御装置13のリクエスト制御回路21に与
えられると共に、リプライコードSRCはリプライコード
レジスタ65からレジスタ66及び67を介してリクエスト制
御回路21に送出される。

第５図は、本発明の一実施例における要求元プロセッ
サー15内のエラーアドレス格納回路29とエラー検出回路
27とエラー通知回路28及び診断プロセッサー16の診断用
メモリアドレス生成回路31を示している。

第５図において、要求元プロセッサー15のリクエスト
制御回路25内のレジスタ43cから、メモリリクエスト時
のアドレスがデータパスを介してエラーアドレス格納回
路29に常時とり込まれている。

リプライ制御回路26内のリプライコードレジスタ54b
は、要求元プロセッサー15内に対するリプライコードを
格納するレジスタで、エラー検出回路27を用いてリプラ
イ時のエラーがメモリで検出されたかどうかを判定し、
メモリ検出エラー時には、エラー通知回路28の制御信号
EDを出力する。

制御信号の生成の際、メモリアクセスエラー検出時の
メモリアクセスリクエストの際のアドレスがエラーアド
レス格納回路29に格納され、以後保持される。

エラーアドレス格納回路29の出力は、診断プロセッサ
16内の診断用メモリアドレス生成回路31へエラーアドレ
スとして送られる。

エラー検出回路27によりメモリが原因のメモリアクセ
スエラーが検出された場合、エラー通知回路28から制御
信号EDを用いて、メモリが原因のメモリアクセスエラー
を検出したことが障害処理判定制御回路32へ送られる。

一方、制御信号EDにより、メモリが原因のメモリアク
セスエラー検出時、選択制御レジスタ81の内容がクリア
されると、セレクタ82の選択制御信号C0,C1,C2により、
エラーアドレス格納回路29の出力が選択され、診断用メ
モリアドレスレジスタ91にセットされ、又、エラーアド
レス格納回路29にも、保持される。

即ち、メモリが原因のメモリアクセスエラーが検出さ
れた時点ではその時のメモリアドレスが診断用メモリア
ドレスレジスタ91に設定されることになる。

又、セレクタ82は、選択制御レジスタ81の出力により
制御される。選択制御レジスタ81は、要求元プロセッサ
ー15のメモリアクセスがメモリが原因でエラーになった
時、オール０にクリアされ、その後は、障害処理判定制
御回路32からの指示信号INDにより加算器83を用いて＋
１ずつ更新される。

この結果、セレクタ82の制御信号C0,C1,C2が変化し、
次に、診断すべきメモリアドレスが選択され、診断用メ
モリアドレスレジスタ91に設定され、このレジスタ91か
ら障害処理判定制御回路32へ出力される。

又、セレクタ82の制御信号C0,C1,C2の内容は障害処理
判定制御回路32にも送出され現状どの診断用メモリアド
レスでメモリアクセスしているかが通知される。

セレクタ82の入力は、エラーアドレス格納回路29に格
納されたメモリが原因のメモリアクセスエラー検出時の
エラーアドレス及びそのエラーアドレスに対して加算器
86,87、減算器88,89を用いて演算された＋1K,＋3K,−1
K,−3Kのアドレスの５種類が入力される。

従って、診断用メモリアドレスレジスタ91は、障害処
理判定制御回路32からの制御信号INDを用いて選択制御
レジスタ81が＋１ずつ更新されるごとに、エラーアドレ
ス＋1K、エラーアドレス−1K、エラーアドレス＋3K、エ
ラーアドレス−3Kの内容が順次格納されることになる。

又、選択制御レジスタ81の出力は、制御信号C0,C1,C2
として障害処理判定制御回路32にも送出され、メモリ再
構成の制御に用いられている。

第６図は、診断プロセッサ16内のリクエスト制御回路
33と、リプライ制御回路34と、エラー要因識別回路35
と、障害処理判定制御回路32のさらに詳細な説明図であ
る。

要求元プロセッサー15内のエラー通知回路28から、エ
ラーの検出をあらわす制御信号、即ち、エラー通知信号
EDによりメモリが原因のメモリアクセスエラー検出を通
知された診断プロセッサー16内の障害処理判定制御回路
32では、エラー通知信号EDを用いて、カウンタ96,97、
及び診断リザルトレジスタ98の内容をオール０にクリア
する。又、エラー通知信号EDはメモリ再構成制御回路36
へも制御信号として送出される。

比較器101は、リクエスト送出用のカウンタ96の出力
と数値“5"とを比較して、不一致なら診断リクエスト制
御信号INCを出力する。この信号は、診断のためのメモ
リアクセスが５回実行されたかどうかをチェックした結
果を示している。すなわち、診断のため、エラーを生じ
たアドレス、及びそのアドレスに±1K,±3Kした計５つ
のアドレスにアクセスが全て完了したかどうかをチェッ
クし、全て終了していない時は、制御信号INCは“1"と
なり有効になっている。

又、比較器102は、診断プロセッサ16から診断用に出
されるメモリアクセスに対するリプライがもどると＋１
ずつ加算器104を用いて更新されるカウンタ97の出力
と、メモリに診断用にリクエストを出すリクエスト指示
制御信号RIが有効になるたびに、＋１ずつ加算器103を
用いて更新されるカウンタ96の出力を比較している。

比較器102からは、カウンタ96の内容とカウンタ97の
内容が一致した時、リクエスト許可制御信号ACDが出力
される。

診断リクエスト制御信号INCが有効でかつリクエスト
許可制御信号ACDが有効の時、AND回路106の出力とし
て、リクエスト指示制御信号RIが有効になり、リクエス
ト送出制御レジスタ116に診断用のリクエスト送出指示
が出される。

リクエストコード制御レジスタ124にはメモリ診断用
のリクエストコードが格納されている。又、診断アドレ
スレジスタ122には、診断用メモリアドレス生成回路31
より送出される診断用メモリアドレスがデータパスを用
いて格納される。又、診断メモリアドレスのうち、メモ
リ単位を指定する部分は、データパスを用いて、メモリ
再構成制御回路36へ送出される。リクエストデータレジ
スタ125には、メモリ診断用のリクエストデータが格納
されている。

要求元プロセッサー15内のエラー通知回路28からエラ
ー通知信号EDによりメモリが原因のメモリアクセスエラ
ー検出を通知されると、カウンタ96,97は、オール０に
クリアされる。その結果、診断リクエスト制御信号INC
とリクエスト許可制御信号ACDが両方とも有効になり、A
ND回路106の出力としてリクエスト指示制御信号RIが有
効になる。その結果、カウンタ96が＋１更新され“1"に
なると共にリクエスト送出制御レジスタ116に、リクエ
スト送出指示が出されることになり、リクエスト信号に
より、メモリアクセス制御装置に対するリクエスト送出
制御レジスタ117に起動力がかかる。同時に、リクエス
トコード制御レジスタ121、診断用アドレスレジスア12
2、リクエストデータレジスタ123には、各々メモリ診断
用のリクエストコード、アドレス、データがとりこま
れ、メモリアクセス制御レジスタにリクエストが出され
る。その後、メモリアクセスのリプライがもどるまで、
リクエスト許可信号ACDが無効になり、次のリクエスト
送出は抑止される。メモリアクセスのリプライがもどる
と、リプライデータ及びリプライコードは各々リプライ
データレジスタ131及びリプライコードレジスタ132に格
納される。リプライコードは更に、エラー要因識別回路
35のリプライコードレジスタ133に移され、エラー要因
判定回路134により、メモリが原因のメモリアクセスエ
ラーかどうかの判定が実施される。

また、リプライの０ビットによってあらわされるリプ
ライ通知制御信号を受けて、カウンタ97が、加算器104
により＋１更新されると同時に、診断用メモリアドレス
生成回路31にも通知が出され、診断用メモリアドレスの
内容が更新される。

カウンタ97が＋１更新され“1"になると、カウンタ96
の出力“1"と一致し、再びリクエスト許可制御信号ACD
が有効になる。この時、診断リクエスト制御信号INCも
まだカウンタ96の内容が“5"になっていないので有効
で、再びリクエスト指示制御信号RIが有効になり、新た
に更新された診断用メモリアドレスを用いて、メモリに
診断リクエストが出される。このようにして順次メモリ
診断用アドレスを更新しながら計５回のメモリアクセス
が行なわれる。５回のメモリアクセスが完了するとメモ
リ再構成制御回路36に制御信号CMPで通知される。

デコーダ111には、診断用メモリアドレス生成回路31
から送出される現状どの診断用メモリアドレスでメモリ
アクセスしているかを示す制御信号C0,C1,C2が与えられ
ている。このデコーダ出力は、メモリが原因となるメモ
リアクセスエラー時有効になるメモリエラー制御信号ME
により有効になり、その結果が、３ビットのレジスタ診
断リザルトレジスタ98に反映される。診断リザルトレジ
スタ98の出力DGは、メモリ再構成制御回路36へ送出され
る。

診断リザルトレジスタ98のビット０は、エラーのあっ
たエラーアドレスで診断コマンドによるメモリアクセス
時再びエラー検出したことを示す。一方、診断リザルト
レジスタ98のビット１は、エラーアドレス±1Kのアドレ
スで診断コマンドを用いてメモリアクセスした時エラー
を検出したことを示す。同様に診断リザルトレジスタ98
のビット２は、エラーアドレス±3Kのアドレスで診断コ
マンドを用いてメモリアクセスした時、エラーを検出し
たことを示す。

第７図は、診断プロセッサ16内のメモリ再構成制御回
路36とメモリアセス制御装置13内のメモリ構成制御回路
22を更に詳細に説明する図である。

要求元プロセッサー15内のエラー検出回路27で、メモ
リが原因のメモリアクセスエラーを検出した時は、障害
処理判定制御回路32経由で、メモリエラー信号EDにより
用いて、メモリ再構成制御回路36に通知される。

その結果、診断リザルトレジスタ145はオール０にク
リアされ、メモリ単位番号回路147には、障害処理判定
制御回路32を経由して、診断用メモリアドレス生成回路
31から、メモリが原因のメモリアクセスエラーを検出し
た時のメモリアドレスのメモリ単位番号が与えられ、格
納される。メモリ単位番号回路147に格納されたエラー
のメモリアドレスのメモリ単位番号は以後保持され続け
られる。

タイミング調整回路146は、メモリ単位番号回路147の
セットタイミングを調整するための回路である。

障害処理判定制御回路32で、５回の診断用のメモリア
クセスが完了すると診断完了信号CMPにより、メモリ再
構成制御回路36に通知され診断リザルトレジスタ145
に、障害処理判定制御回路32から送られる診断の結果を
示す３ビットの制御信号DGがデータパス101を用いて設
定される。

診断リザルトレジスタ145の内容はデコーダ154でデコ
ードされ、その結果が３本の制御信号D₁,D₂,D₃に反映さ
れる。

制御信号D₁は、診断リザルトレジスタ154の内容が“1
00"の時、すなわちエラーアドレスで診断した時のみエ
ラー検出されたケースで出力され、デコーダ151を有効
にする。

デコーダ151は、メモリ単位番号レジスタ147の内容を
デコードする。この場合、エラーアドレスのメモリ単位
のみを有効にすればよい。制御信号D₂は診断リザルトレ
ジスタ145の内容が“110"の時、すなわちエラーアドレ
スそのものと、それに対して±1Kのアドレスで診断した
時にエラーを検出されたケースで出力されデコーダ150
及び151,152を有効にする。

デコーダ152及び153は、各々、メモリ単位番号レジス
タ147にプラス１、マイナス１した内容をデコードす
る。

この場合、エラーアドレスのメモリ単位とその両隣り
のメモリ単位を無効にすればよい。

制御信号D₃は診断リザルトレジスタ145の内容が“11
1"の時、すなわちエラーアドレスそのものと、それに対
して±1K及び±3Kのアドレスで診断した時にエラーを検
出した場合に出力され、この場合は、主記憶装置の共通
部19に障害の要因があるとみなして全メモリ単位を無効
化する。

各々のデコーダ151,152,153の出力及び制御信号D₃を
用いて、メモリ再構成回路36内のオアゲートによって構
成された構成制御レジスタリセット条件作成回路及びメ
モリ構成制御回路22内のオアゲートによって構成された
構成制御レジスタリセット回路の制御により、構成制御
レジスタ141のリセット条件を作成し、障害の原因とな
ったメモリ単位を無効化する。

このように、実施例では障害の原因となったメモリ単
位を複数個同時的に切り離すことができ、障害の発生し
たメモリ単位に対する無効なメモリアクセスを未然に防
ぐことができる。

〔発明の効果〕

以上説明したように、本発明には、主記憶装置の障害
発生時、エラーのアドレスをもとに、メモリ診断用の複
数のアドレスを生成し、それらのアドレスをもとに、メ
モリ診断を自動的に実施することにより、エラーの要因
が１つのメモリ単位にあるのか、複数のメモリ単位にま
たがるのか、メモリの共通の制御を行なうメモリ制御部
なのかを正しく切りわけることにより、確実に障害装置
を切りはなすことにより、障害の再発を防止できるとい
う効果がある。

尚、図示した例では、要求元プロセッサーを単一のも
のとして説明したが、複数の要求元プロセッサーが設け
られてもよく、且つ、診断プロセッサーの各要素は特定
の要求元プロセッサーに含まれてもよい。更に、メモリ
単位が複数のチップよりなる主記憶装置を使用する場合
には、チップ毎に診断を行ない、且つ、各チップ毎に切
り離しの有無を決定してもよい。

【図面の簡単な説明】 第１図は本発明の一実施例に係る情報処理装置を示すブ
ロック図、第２図は第１図に示された要求元プロセッサ
とメモリアクセス制御装置との間の接続関係を具体的に
示すブロック図、第３図（ａ）乃至（ｅ）は第１図に示
された情報処理装置で使用されるリプライコードを説明
するための図、第４図は主記憶装置の具体的構成を示す
ブロック図、第５図は第１図に示された診断用メモリア
ドレス生成回路の構成を説明するためのブロック図、第
６図は第１図の障害処理制御回路の具体的構成と、当該
回路の接続関係を説明するためのブロック図、及び第７
図は第１図に示されたメモリ再構成制御回路とメモリ構
成制御回路とをより具体的に説明するためのブロック図
である。 記号の説明 11……主記憶装置、111〜118……メモリ単位、19……主
記憶制御部、13……メモリアクセス制御回路、21……リ
クエスト制御回路、15……要求元プロセッサー、16……
診断プロセッサー、25……リクエスト制御回路、26……
リプライ制御回路、29……エラーアドレス格納回路、27
……エラー検出回路、28……エラー通知回路、33……リ
クエスト制御回路、34……リプライ制御回路、35……エ
ラー要因識別回路、22……メモリ構成制御回路、31……
診断用メモリアドレス生成回路、32……障害処理制御回
路、36……メモリ再構成制御回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭49−92953（ＪＰ，Ａ) 特開 昭61−195444（ＪＰ，Ａ) 特開 昭54−121623（ＪＰ，Ａ) 特開 昭61−131050（ＪＰ，Ａ) 特開 昭50−57342（ＪＰ，Ａ) 特開 昭55−28101（ＪＰ，Ａ) 特開 昭57−25052（ＪＰ，Ａ) 特開 昭59−214952（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】要求元プロセッサから互いに独立にアクセ
   ス可能な複数のメモリ領域および該メモリ領域を共通に
   制御する主記憶制御部を有する主記憶装置と前記要求元
   プロセッサとの間に設けられたメモリアクセス制御装置
   を備えた情報処理装置において、 前記要求元プロセッサからのメモリアクセス時に発生し
   た第１のエラーを検出し該第１のエラーの要因が前記メ
   モリアクセス制御装置または前記要求元プロセッサにな
   くて前記主記憶装置にある場合、このときのメモリアク
   セスアドレスを保持するメモリアドレス格納手段と、 前記メモリアドレス格納手段に格納されたメモリアクセ
   スアドレスと、このメモリアクセスアドレスを含むメモ
   リ領域と異なるメモリ領域に含まれ前記メモリアクセス
   アドレスに対して予め定めた値を加算および／または減
   算したメモリアクセスアドレスとからなる複数のメモリ
   診断用アドレスを生成するアドレス生成手段と、 このアドレス生成手段により生成された前記複数のメモ
   リ診断用アドレスを用いてメモリアクセスを行うメモリ
   アクセス手段と、 このメモリアクセス手段による前記複数のメモリ診断用
   アドレスを用いたメモリアクセス時に発生した第２のエ
   ラーを検出し該第２のエラーがメモリ領域にまたがる度
   合いに基づき該第２のエラーの原因が前記主記憶制御部
   または前記複数のメモリ領域のうちのいずれの領域にあ
   るのかを判定する判定手段とを含み、 この判定手段の判定結果から前記第２のエラーの原因が
   前記主記憶制御部にあるときには前記複数のメモリ領域
   全体を無効化し、前記第２のエラーの原因が前記複数の
   メモリ領域のいずれかにあるときには前記第２のエラー
   が検出された少なくとも１つのメモリ領域を切り離すと
   ともに残りのメモリ領域によりメモリの再構成を行うこ
   とを特徴とする情報処理装置。