JPS598852B2 - エラ−処理方式 - Google Patents

エラ−処理方式

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JPS598852B2
JPS598852B2 JP54097111A JP9711179A JPS598852B2 JP S598852 B2 JPS598852 B2 JP S598852B2 JP 54097111 A JP54097111 A JP 54097111A JP 9711179 A JP9711179 A JP 9711179A JP S598852 B2 JPS598852 B2 JP S598852B2
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修 新家
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Description

【発明の詳細な説明】 本発明はエラー処理方式に関し、特に、主たる情報記憶
部の他に代替記憶部を有し、情報記憶部の一部に障害が
生じたとき、該障害部分に代つて上記代替記憶部を交替
使用するようにした情報処理装置におけるエラー処理方
式に関する。
情報を記憶する記憶部と、該記憶部に格納された情報に
より処理を行なう情報処理部で主構成される電子計算機
等の情報処理装置においては、情報処理部は記憶部への
アクセスにより情報を読出し処理を続行するため、情報
処理部へ供給される情報は正確であることが前提になる
。
今般の記憶部の増大、高速性への要求に対し、記憶部を
構成する記憶媒体の高密度化、高速化が活発となる反面
、記憶媒体の誤動作要因が新たに追加されてきた。すな
わち突発的に起こる情報反転現象である。このような現
象は再び正しい情報を記憶媒体に書き込むことにより回
復するものであり、これにもとづくエラーはソフトエラ
ーと呼ばれている。したがつて、高密度化した記憶媒体
を使用する場合、記憶部と情報処理部との情報転送高信
頼化のために付加したエラー訂正回路の働きにもかかわ
らず訂正しきれないエラー発生の頻度が高くなる。一方
記憶部を情報処理部の占有と重合することなくアクセス
でき、情報の正確性を事前に確認し、さらには、情報の
エラー内容を解析するエラー処理部を具備し、該エラー
処理部でのエラー解析結果により、上記記憶部とは別に
もうけられた代替用記憶部に正しい情報を格納すること
により、以降の情報処理において該代替用記憶部に格納
された正しい情報を供するという情報処理装置が考えら
れる。しかしながら、上記のように、事前に確認するだ
けの方式では、情報記憶部の固定エラー救済は可能であ
つても、固定エラーに突発的エラーが追加された場合、
あるいは、バーストエラ一が生じた場合、処理の中断は
避けられない。
本発明は情報記憶部の固定エラー救済を可能にするとと
もに、さらに、情報記憶部のバーストエラ一救済および
固定エラーに追加される突発的エラーの救済をも可能と
し、処理の中断を回避することができるようにすること
を目的とし、そのため、本発明は、情報処理部、情報記
憶部、エラー処理部および代替記憶部から主構成される
情報処理装置において、情報処理部の情報記憶部占有と
重合することなく、エラー処理部で発生したアドレス情
報により上記情報記憶部をアクセスし情報確認を行ない
、該エラー処理部が情報確認時にエラーを検知した場合
、該エラー処理部の制御のもとで訂正された情報を上記
情報記憶部に再書込みするエラー処理方式において、情
報処理部の処理過程でエラーを検知したとき該情報処理
部からエラー処理部へエラー検知を通知する通知手段と
、該通知信号によりエラー処理部が上記情報処理過程で
のエラー状態を取込むエラー取込み手段と、該エラー状
態にもとづき上記情報記憶部をアクセスし上記情報記憶
部のエラーを解析するエラー解析手段と、エラー解析結
果により上記代替記憶部に訂正された情報を格納するか
否かの判定を行ない上記情報処理部のエラー情報を訂正
して代替記憶部に格納する代替記憶制御手段と、上記格
納動作後上記エラー処理部から情報処理部へ制御を移す
ことを通知する通知手段と、代替記憶部に格納された情
報を情報処理部に供給する情報切換手段とを具備するこ
とを特徴とする。
本発明による方式においては、（１）通常の情報処理過
程において、情報処理部が記憶部を占有しないときにエ
ラー処理部から該記憶部をアクセスし、情報を事前チエ
ツクを行なうとともに、（２）情報処理部から記憶部へ
の通常のアクセスにおいて、訂正可能なエラーが発生し
た場合、情報処理部からエラー処理部へ制御を移し、エ
ラー処理部によりエラー状態を判断するようにしている
。
上記（１）の場合の処理は以下の通りである。
エラー処理部の事前チエツクの結果、エラー無しの場合
は、次のアドレスについて情報チエツクを行う。エラー
検出され、このエラーがエラー訂正回路の訂正可能なエ
ラーである場合、（；）同一アドレスを再度アクセスし
エラー状態を調べ、（ａ）同一エラ一状態であれば、該
エラーは記憶部の固定エラーと判断する，（ｂ）同一エ
ラ一状態でない場合、該エラーは記憶部の固定エラーで
はないと判断する，（；：）エラーアドレスの隣接複数
アドレスをアクセスし、エラー状態を調べ、（ａ）同一
エラ一状態であれば、該エラーは記憶部のバーストエラ
一と判断する，（ｂ）同一エラ一状態でない場合、該エ
ラーは記憶部のバーストエラ一ではないと判断する，の
処理を行う。
一方、エラー検出結果がエラー訂正不可能なエラーであ
る場合、（１）該エラーを無視する。
（ｉ；）同一アドレスを再度アクセスしエラー状態を調
べ、（ａ）同一エラ一状態であれば、該エラーは訂正不
可能な記憶部の固定エラーと判断する。
（ｂ）同一エラ一状態でなければ、該エラーは無視する
。
の処理を行なう。
上記エラー訂正可能なエラーで、（１），（：Ｉ）項の
場合、訂正データを再書き込みしてから再度アクセスす
るとエラー解析の効果は増大する。
また、エラー訂正不可能なエラーが発生した場合は、も
ともとシステムダウンにつながるエラーであり情報処理
部がアクセスするまで該エラーを放置する。
上記（２）の場合の処理は以下の通りである。
制御権をもつたエラー処理部は情報処理部が検出したエ
ラー情報をもとに、下記の動作を行なう。（１）同一エ
ラーアドレスをエラー処理部がアクセスしエラー状態を
調べ、（ａ）同一エラ一状態であれば該エラーは記憶部
の固定エラーと判断する，（ｂ）同一エラ一状態でなけ
れば該エラーは記憶部の固定エラーではないと判断する
，（ｉｌ）エラーアドレスの隣接複数アドレスをエラー
処理部がアクセスしエラー状態を調べ、（ａ）同一エラ
一状態であれば該エラーは記憶部のバーストエラ一と判
断し、（ｂ）同一エラ一状態でなければ該エラーは記憶
部のバーストエラ一でないと判断する。
このような判断を行なうためのエラー訂正回路は、情報
処理部で具備しても、記憶部が具備しても、あるいはエ
ラー処理部が具備しても本発明の目的は達成され得る。
エラー処理部での以上の判断結果により、エラー処理部
は記憶部の代替用記憶部をコントロールする。
すなわち、（１）固定エラーと判断された場合にのみ代
替用記憶部に該固定エラービツト情報を訂正して格納せ
しめる。
（Ｉｉ）バーストエラ一と判断された場合にのみ代替記
憶部に該固定エラービツト情報を訂正して格納せしめる
。
（１１１）（１），（４）項の両者で代替用記憶部に格
納する。
などの動作が考えられ、上記いずれにおいても本発明の
エラー処理方式が適用できる。エラー処理部では、以上
の動作が完了してから、制御を情報処理部へ移し、これ
により情報処理部は記憶部を占有できる。
以降の情報処理においては、処理部のエラー情報に対し
、すでに代替用記憶部に格納されている訂正された情報
が供されるべくスイツチされている。
以下、本発明を図面により説明する。
第１図は本発明による実施例の情報処理装置のプロツク
であり、図中、１は情報処理部、２は情報記憶部、３は
エラー処理部、４は代替記憶部、５はチエツタビツト生
成機能部、６はシンドローム計算機能部、７はエラー訂
正機能部、８はアドレス切換機能部、９はデータ切換機
能部、１０と１１は代替記憶部への格納ビツトセレクト
部、ａ〜ｕは各種信号線である。
第２図は第１図図示のエラー処理部３のプロツク図であ
り、図中、３−１はエラー状態取込み部、３−２はアド
レス発生機能部、３−３はアドレス切換部、３−４は制
御部、３−５はエラー解析部である。
また、第１図のチエツクビツト生成機能部５と、シンド
ローム計算機能部６と、エラー訂正機能部７を合わせた
ものをエラー訂正回路を表現する。
実施例の動作は以下の通りである。図において、情報処
理部１が情報記憶部２を占有しないことを示す信号ａが
エラー処理部３に通知される。
該通知信号により、エラー処理部３で発生するアドレス
信号ｑで指定される情報記憶部２の情報が読み出され、
該読み出された情報がエラー訂正回路にてチエツクされ
る。チエツクの結果、エラーなしとなればアドレス信号
ｑが更新される。
信号ａによりエラー処理部の制御か、情報処理部の制御
かが決まる。チエツクの結果、エラーが発生していると
なれば、該エラー状態が信号ｂをもとに、情報処理部１
からエラー処理部３へ信号ｂで通知される。
ｂによりエラー訂正可能なエラーか、エラー訂正不可能
なエラーかが識別でき、エラー訂正不可能なエラーであ
れば、これを無視する。エラー訂正可能なエラーであれ
ば、訂正された情報を情報記憶部２へ再書き込みする動
作を行なう。この間情報処理部１は信号ｄにより制御さ
れる。次に、情報処理過程にエラーが発生した場合、エ
ラー状態が信号ｂにより情報処理部１からエラー処理部
３へ通知され、エラー情報が信号ｃによりエラー処理部
３のエラー状態取り込み部３−１に取り込まれる。
信号ｂによりエラー訂正可能なエラーか、エラー訂正不
可能なエラーかが識別され、エラー訂正不可能なエラー
であればシステムダウンにつながる。エラー訂正可能な
エラーであれば、該エラーがバーストエラ一であるか、
固定エラーであるかを解析するため、取り込んだエラー
状態の内エラーアドレスをもとにエラー処理部３のアド
レス発生部３−２で発生されるアドレスにより、情報記
憶部１をアクセスし、エラー状態をエラー解析部３−５
で解析する。
エラー解析部３−５は主として、エラー状態をチエツク
し、チエツクの内容によりバーストエラ一か、固定エラ
ーか、あるいはソフトエラーかを解析し、解析結果をエ
ラー処理部３の制御部３−４に通知する。制御部３−４
は代替記憶をコントロールするか、あるいはそのまま情
報処理部１へ制御を渡すかを制御する機能をもつ。エラ
ー解析部３−５による解析の結果、例えば、バーストエ
ラ一であるとわかれば、エラー処理部３は代替記憶部４
を制御する。シンドローム計算機能部６からの信号ｋを
もとに、シンドロームパターンが作成され、信号ｃによ
り情報処理部１からエラー処理部３へ通知され、エラー
処理部３ではシンドロームパターンをデコードすること
によりビツト位置を解明することができる。
エラー処理部３はエラービツト位置をビツトセレクト部
１０，１１で選択し、代替記憶部４にエラービツトの訂
正情報のみ格納する。格納が終るとエラー処理部３から
情報処理部１に信号ｄにより制御の移行を通知する。以
降の情報処理においては、データ切換部９により、情報
記憶部２のエラービツトに代り、代替記憶部４の訂正さ
れたビツト情報が選択されて情報処理部１へ送られる。
以上説明したように、本発明によれば情報記憶部の固定
エラー救済とともに、バーストエラ一および突発的エラ
ー（ソフトエラー）をも合わせて救済できるように、エ
ラー処理部および代替記憶部を動作させるようにしたの
で、情報処理装置の信頼度を向上させることができる。
なお、本発明におけるエラー処理部をダイレクトアクセ
スメモリ方式で構成しても、またマイクロプログラム内
蔵で構成しても、あるいはマイクロコンピユータで構成
しても、本発明のエラー処理方式でもたらされる効果は
変らない。
【図面の簡単な説明】
第１図は本発明による実施例の情報処理装置のプロツク
図、第２図は実施例のエラー処理部のプロツク図である
。 図中、１は情報処理部、２は情報記憶部、３はエラー処
理部、４は代替記憶部、５はチエツクビツト生成機能部
、６はシンドローム計算機能部、７はエラー訂正機能部
、８はアドレス切換機能部、９はデータ切換機能部、１
０と１１は代替記憶部への格納ビツトセレクト部である
。

Claims (1)

    【特許請求の範囲】
  1. １ 情報処理部、情報記憶部、エラー処理部および代替
    記憶部から主構成される情報処理装置において、情報処
    理部の情報記憶部占有と重合することなく、エラー処理
    部で発生したアドレス情報により上記情報記憶部をアク
    セスし情報確認を行ない該エラー処理部が情報確認時に
    エラーを検知した場合、該エラー処理部の制御のもとで
    訂正された情報を上記情報記憶部に再書込みするエラー
    処理方式において、情報処理部の処理過程でエラーを検
    知したとき、該情報処理部からエラー処理部へエラー検
    知を通知する通知手段と、該通知信号によりエラー処理
    部が上記情報処理過程でのエラー状態を取込むエラー取
    込み手段と、該エラー状態にもとずき上記情報記憶部を
    アクセスし、上記情報記憶部のエラーを解析するエラー
    解析手段と、エラー解析結果により上記代替記憶部に訂
    正された情報を格納するか否かの判定を行ない上記情報
    処理部のエラー情報を訂正して代替記憶部に格納する代
    替記憶制御手段と、上記格納動作後上記エラー処理部か
    ら情報処理部へ制御を移すことを通知する通知手段と、
    代替記憶部に格納された情報を情報処理部に供給する情
    報切換手段とを具備することを特徴とするエラー処理方
    式。
JP54097111A 1979-07-30 1979-07-30 エラ−処理方式 Expired JPS598852B2 (ja)

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EP (1) EP0032957B1 (ja)
JP (1) JPS598852B2 (ja)
CA (1) CA1165006A (ja)
DE (1) DE3071921D1 (ja)
ES (2) ES8200777A1 (ja)
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