JPS59165300A

JPS59165300A - メモリ障害訂正方式

Info

Publication number: JPS59165300A
Application number: JP58039674A
Authority: JP
Inventors: Yasuhiko Sakamoto; 泰彦坂本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-03-10
Filing date: 1983-03-10
Publication date: 1984-09-18
Also published as: DE3483434D1; EP0119075A2; US4617660A; CA1209269A; EP0119075A3; EP0119075B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はメモリ障害訂正方式、さらに詳しく言えは、デ
ータ処理装置の処理能力の低下を可及的に少くしたメモ
リ障害訂正方式に関する。

技術の背景データ処理システムは基本的には第１図に示すように、
共通処理装置ＣＰ、メモリ装置Ｍｕ、テークチャネル装
置ｊＪ　ＤＣＩＩを具備し、これ等は共通バスＣＢを以
て接続されておシ、さらに必要な入出力装置がデータチ
ャネル装置ＤＣＩＩ　１７ｊ接続されている。

共通処理装Ｈｃｐはメモリ装置ＭＡｆと共動してデータ
処理を行ない、データ・チャネル装置ＤＣＨもま行なう
に当ってメモリ装置Ｍｕからの読取シデータに工２−が
あっては不都合なので、メモリ装置ＡｉＭに対して、胱
喪きされるデータの誤シな検出する手段、さらに読書き
データの誤シを自動的に訂正する手段が用いられた。

従来技術と問題点従来、メモリ装置の取扱うデータにエラー・コレクティ
ング・コード（ＥＣＣ）を伺加してメモリ装置から説取
ったデータのエラー検出、訂正を行なっている。しかし
、エラー・コレクティング・コら読取ったデータ全べて
に対して上記のエラー検出、訂正を行なうとデータ処理
システムの処理能力の低下を免れない。この処理能力の
低下を防止するため、メモリが障害に遭遇する頻度は低
いことに着目し、データ処理システムの共通処理装置は
、メモリ読取シ時にデータを先取シして処理を行ない、
遅れて出力されるエラー検出信号によって処理にブレー
キをかけ、メモリ読取シを再試行し、新しく読取られた
訂正されたデータによシ処理を行なっていた。

一般にメモリ障害には、再書込みによって訂正可能な間
欠障害（例えは雑音による誤動作）と、修正不能な固定
障害（例えばメモリ・セルが破壊し１あるいは０にスタ
ックしてしまう障害）とがある。間欠障害に関しては、
前記再試行時に訂正する′ことによって、エラーは訂正
され、その後障害は検出されない。

しかし、固定障害については、アクセスする毎に障害を
検出するが、これに創始するため、下記のような６つの
手段が知られている。

（１）　　メモリ障害として修復作業を行なう。しかし
、この対策は折角設けたエラー・コレクテングコード（
ｐ：ｃｃ）によるエラー検出、訂正様能が十分生かされ
ない欠点がある。

（２）　　エラーが起ったときは、上記したエラー・コ
レクティング・コードによるエラー訂正を行う。

この場合アクセス・タイムが長くなるので、修復を行な
うまでの間データ処理システムの処理能力が低下するこ
ととなる。

（３）　　固定障害を検出したアドレスを記憶し、この
アドレスにアクセスがあったときたけ、エラー・コレク
ティング・コードによるエラー検出訂正を行ってデータ
を出力するようにする。この手段は固定障害の発生して
いるアドレスを記憶するレジスタ（複数）とアドレス一
致検出回路等のハードウェアを設ける必要がちシ、入力
する全べてのアドレスに対して、レジスタ中のアドレス
との一致検出を行なわなけれはならないのでアクセス・
タイムが長くなる要因となるといった欠点がああ。

上記のように、従来の技術によればエラー・コレクティ
ング・コードによるメモリのエラーの検出訂正を行なう
メモリ装置においてもメモリに障害が発生すれは、デー
タ処理能力の低下を来たす欠点があった。

発明の目的本発明は、従来技術の上記の欠点を除き、エラー・コレ
クティング・コードによるメモリ・エラーの検出、訂正
手段をもっているデータ処理システムにおけるメモリ装
置のメモリ・エラーの訂正に関して、該メモリ装置を含
むデータ処理システムにおいて発生するデータ処理能力
の低下を可及的に少くすることを目的とする。

発明の構成本発明は、共通処理装置とメそり装置とを含むデータ処
理システムにおいて、上記メモリ装置のメモリ部から読
出したデータのエラー検出訂正手段を具備し、上記デー
タ処理システムは、平常は、メモリ装置から読出したデ
ータを°上記エラー検出訂正手段の検出側止結果を待た
ずに直ちに利用する正常モードで動作する。これによシ
正常モードではメモリ・アクセス・タイムが短縮され、
上記データ処理システムの処理速度は向上する。

上記エラー検出訂正手段がエラーを検出したときは、検
出したエラーを含むデータの処理を中止させ、罹障アド
レスに対して上記エラー検出引止手段によってエラーの
訂正されたデータを再書込みチェックを行なってメモリ
間欠障害によるエラーを訂正する。

上記の再書込み、チェックによシ訂正されないときはメ
モリ固定障害と判定してメモリ交替モードに切替え、上
記エラー゛ビットを訂正して交替メモリに書込むととも
に固定障害を含むメモリ・サブ・ブロックの内容を訂正
しつつ該メモリ・サブ・プロ′ツクに対応させた交替メ
モリに複写し、複写終了後は固定障害を有するメモリ・
サブ・ブロック中のデータに代って交替メモリ中の対応
するデータを読取るようにし、かつ前記正常モードに切
替える。

交替メモリへの複写はメモリ・リフレッシュ時に行なう
。

発明の実施例以下、本発明の実施例を図面について説明する。

第２図は本発明を実施したメモリ装置の構成を示す図で
ある。

図において、第１図と同じく、ｃｐは共通処理装置、Ｍ
Ｍはメモリ装置、ＣＥは共通バスを示す。

なお、メモリ装ｒＨｙｐｒｔにおいて、１はライト・デ
ータ・レジスタ、２はライト・データ切替分配回路、１
６は、メモリ・ブロック、３−１．３−２．３−３．３
−４よシなる主メモリ６と交替メモリ４−１．４−２．
４−３゜４−４よシなる交替メモリ群４とから構成され
るメモリ部、５は、固定障害ビット位置記憶レジスタ５
−１．５−２．５−３．５−４を有する固定障害ビット
位置記憶レジスタ群、６はリード・データ・レジスタ、
７は交替メモリ４−１〜４−４用のリード・データ・レ
ジスタ、８は切替え選択回路、９はＺＣＣ（エラー・コ
レクティング・コード）作成・チェノ〉回路、１０は反
転選択回路、１１はアドレス・レジスタ、１２はリフレ
ッシュ・カウンタ、１６はメモリ制御回路、１４は保守
レジスタ、１５はメ早す交替ロウ・アドレス・カウンタ
、１７はメモリ制御回路１３から出ている制御線である
。

、　　　ｌ＼゛゛スＳ、は共１汽から入力するメモリ制御信号群、Ｓ、は共
通バスＣＢに出力するメモリ応答信号、Ｓ、は共通バス
ＣＢから入力するメモリ・アドレス信号、Ｓ、は同じく
共通バスＣＢから入力するライト・データ、Ｓ５は共通
バスＣＢに出力するリード・データ、ｓｂは同じく共通
バスＣＢに出力するメモリ・エラー信号を示し、なおＳ
６は固定障害ビット位置信号、Ｓヮはメモリ書込みデー
タ、Ｓ８は又替メモリ書込みデータ、Ｓ、はエラー・ビ
ット位ｔｔｉ報、Ｓａはエラー検出信号、Ｓｃはリフレ
ッシュ・カウンタ１２のオーバー・フロー信号、Ｓｄは
リフレッシュ・アドレス、Ｓｌはメモリ交替ロウ・アド
レス、Ｓｆはリフレッシュ起動信号を示す外、場合によ
っては同名の信号を運ぶ線をも示す。

上記において、メモリ制御回路１６から出る制御線１７
はメモリ装置ＭＭの各部分（各レジスタその他）に達し
ておシ、制？ａｌ］Ｉｂ号を送って制御するものである
が詳細は省略しである。

メモリ部１６の構成の一例を第３図に示す。第３図にお
いて、６は主メモリであって、４つのメモリ・ブロック
３−１．３−２．３−３．３−４　ｆ：有する。このメ
モリ装［ＭＭが６２ビツトのデータを取扱い、またＥＣ
Ｃとして７ピツトを使用するものとすれは、主メモリ３
は３９ピツトのワードを記憶するようにする。このため
にメモリ・ブロック６−１〜３−４は下記の構成とする
。例えばメモリ素子として２５６ＫＢのＲＡＡ４を使用
するときは、例えばメモリ・ブロック３−１について説
明すれは、メモリブロック６−１を３９個のサブ・ブロ
ック３−１−１．３−１−２〜３−１−３８．３−１−
３９に分割し、各サブ・ブロックをＮ個（Ｎは自然数）
の２５６ＫＢのＲＡＭのメモリ素子で構成する。他のメ
モリ・ブロック３−２．３−３．３−４　モ同様の構成
とする。この構成により各メモリ・ブロックに６９　ビ
ットのワードをＮｘ２５６に個記憶させることができ、
主メモリ３には４ｘＮｘ２５６に個のワードを記憶させ
ることができる。

なお主メモリ６に対して交替メモリ群４が設けられる。

交替メモリ群４ｉｉ主メモリ３のメモリ・ブロック３−
１．３−２．３−３．３−４に対応して交替メモリ４−
１．４−２．４−５．４−４を肩する。交替メモリ４−
１〜４−４の構成゛は、主メモリ３の各サブ・ブロック
（３−１−１〜３−４−３９　）と同一とし、上記にお
いてＮＸ２５６ＫＥのＲＡＭから成る。交替メモリ４−
１〜４−４は対応するメモリブロック６−１〜６−４中
の任意のサブ・ブロックに対応させることができる。

主メモリ３のサブ・ブロック（３−１−１〜３−４−３
９）において固定障害が発生したとき、該障害サブ・ブ
ロックの属しているメモリ・ブロック対応の交。

替メモリが該障害サブ・ブロックに対応づけられ、その
内容を複写する。

主メモリ３および交替メモリ群４を構成するメモリ素子
は２５６ＫＢのＲＡＭに限られず、他のもの例えば６４
ＫＢのＲＡＭを使用し得ることは言うまでもない。

第２図の実施例の正常モードにおけるメモリ読取多動作
について説明する。

正常モードｒ（おいては既に述べたように、データ処理
システムの共通処理装置ＣＰは、メモリ読取９時に、！
取シデータを先取シして処理を行々い、該データに読取
９時にエラーがあれは遅れてξ〕出力されるエラー検出信号Ｃ５＆）を受けて、処理ブレ
ーキをかけ、メモリ読取シを再試行する方式を採シ、ア
クセス・タイムを短縮して高速度の処理を行なっている
。

読取シに当っては、共通処理装置ｃｐから共通バスＣＢ
を経てメモリｆｔ１１３御伯号Ｓ＋　（リード信号）が
メモリ制御回路１３に入力し、一方共通処理装置ｃｐか
ら共通バスＣＢを経てメモリ・アドレス信号Ｓ、がアド
レス・レジスタ１１を介して同じくメモリ制御回路１３
に入力し、これによシ、メモリ制御回路１５の制御の下
に、上記メモリ・アドレス信号Ｓ、で指定されたメモリ
・アドレスＸの内容が主メモリ６からリード・レジスタ
乙に読出され、切替え選択回路８を通υ反転選択回路１
０に導かれる。上記の読出されたデータはまたＥＣＣ作
成・チェック回路９にも導かれここでエラー・チェック
を行ない、エラーが検出されたときはエラー・ピット位
置情報Ｓ、を送出する。反転選択回路１０はエラーピッ
ト位置情報Ｓ、によってエラーピットを反転して訂正す
る板部を有するが、現在の正常モードでは工２−・ビッ
ト位置情報Ｓ９の到着をまたす、上記の読出されたデー
タ、すなわち主メモリ３のアドレスＸの内容は反転選択
回路１０を素通シして、リード・データＳ８として共通
バスＣＢ　ｆ経て共通処理装置ｃｐに送られる。共通処
理装置ｃｐはこのようにして得たリード・データによシ
直ちに処理を行なう。

しかし、上記リード・データｔｌＬエラーがあるとモリ
制御装置１３はこれに基いてエラー検出信号Ｓｂを、共
通バスＣＢを経て共通処理装置ＣＰに送る。勿論上記エ
ラー検出信号Ｓｂはリード・データＳ、よシ遅れて共通
処理装置ＣＰに送られる。

本実施例において、６２ビツトのデータを扱い、７ビツ
トのＥＣＣを使用するものとして、メモリ３０１つのア
ドレスには３９ビツト（＝６２ビット＋７ビツト）を省
込むことができるよう構成され、また７ビツトのＥＣＣ
を使用することによシ、ＥＣＣ作成・チェック回路９お
よび反転選択回路１０と相俟って１ビツトのエラーであ
れば自動的に訂正し、また、２ビツトのエラーであれば
、訂正は不可能であるが検出することは可能な能力を有
する。いま、ＥＣＣ作成・チェック回路９において１ビ
ツトのエラーを検出したときは信号ＳｃＬによシ保守レ
ジスタ１４０１ビット・エラー表示位置１４−１−１の
内容をｇＯ”から１”に、゛また２ビツトのエラーを検
出したときは同じく保守レジスタ１４の２ビツト・エラ
ー表示位［１４−１−２の内容を１０″から′１”　に
設定する。

次にメモリ・エラー信号ｓｂを受信したときの共通処理
装置ｃｐの動作を第４図に示す動作フローに従って説明
する。以下の共通処理装置ｃｐの動作は上記メモリ装置
ＭＭＯ主メモリ６に格納されているプログラムによるこ
となく、共通処理装置ｃｐの備えているマイクロプログ
ラムの制御によってすを行される。

共通処理装ｇ（ｃｐがメモリ・エラー色チＳｂを受信す
ると、共通処理装置ＣＰ内のマイクロフログラムを起動
して、第４図の動作フローに従って動ｆ￥か行なわれる
。まずメモリ・エラー信号Ｓｂの受（Ｍｒ（よジスター
トすると、まず、ステップ゛（１）において、共通処ｍ
　装置　ＣＰ内の全べてのレジスタの内容の破壊防止お
よびソフト・ウェア処理（メモ１）装ｆｔ、ｘｔｐｔに
格納されでいるソフト・ウェアＶこよる処理を指す）の
停止を行なう。

次に、ステップ（２）において、メモリ・エラーのＰ３
容の読取シを行なう。すなわち、共通処刑１装置ｃｐか
ら、保守レジスタ１４の内容の読取９を行なうだめのメ
モリ制御信号Ｓ□をメモリ制御回路１３に送る。メモリ
制御回路１６（伏この信号Ｓ１を受けて、保守レジスタ
１４の内容を読取シ、反転選択回路１０を素通シさせ、
リード・データＳｌｉとして一１Ｌ（通処理装置ｃｐへ
送る。

ステップ（３）においてメモリ・エラー内容判定を行な
う。すなわち、保守レジスタ１４の内容について１ビツ
ト・エラー表示位置、　１４−１−１　および２ビツト
・エラー衣示位ｉ炭１４−１−２の内容をそれぞれ検出
し、位ｔＲ１，４−１−１の内容が′１”のとき１ビツ
ト・エラー（ＩＡ）　マた位置１４−１−２の内容が“
１”のとき２ビツト・エン−（２ｂ）と判定する。

１ビツト・エラー（１ｂ）と判定したとき、動作はステ
ップ（４）に移行し、メモリ装置ＭＭに対して再書込み
・チェック・モード設定指令全送出する。

すなわち、制御信号Ｓ、をメモリ制御回路１３に送シ、
信号Ｓ３にのせてθ「要の指示データを送シ、保守レジ
スタ１４の再書込み・チェック・モード表示位［／１４
−５を１１″にセットし、該モードであることをメモリ
制待；回路１３に表示する。これで再引込み・チェック
・モードの設定を終シ、次のステップ（５）に移行する
。

ステップ（５）において、共通処理装置ＣＰはメモリ装
置ＭＭに対して再書込み・チェック起動指令を出す。す
なわち、メモリ障害が検出されたメモリ・アドレスＸに
ついて再度読出し指令を出し、次のステップ（６）に移
行する。

ステップ（６）において、前ステップ（５）において発
さられた読出し指令に基いてメモリ装置Ａ１Ａ１が読出
しを完了し、その結果、メモリ装置ＡＨ／からのメモリ
応答信号Ｓ、を受信し、そして、再籠込み・チェック結
果の読取シを行なう４゜実際には、このときのメモリ装
置Ａ傭の保守レジスタ１４の内容の読取シを行なう。保
守レジスタ１４の内容は、反転選択回路１ｏを累通シし
てリード・テ〜り信号Ｓ６として共通処理装置ｃｐに転
送され、読取られる。

次のステップ（７）においてメモリ・エラー内容判定が
行なわれる。すなわち、前ステップ（６）において胱取
った保守レジスタ１４の１ビツト・エラー表示位置１４
−１＝１の内容が“１″か１ｏ”かを判定する。

ｉｌ＋であれは上記ステップ（４）〜（６）の動作によ
シ回後しない障害すなわち固定障害と判定してステップ
（８）の交替メモリを使用させる動作ｒ（分岐する。

ステップ（８）においては、既に先行のステップ（６）
において読取った保守レジスタ１４の交替メモリ空塞表
示位置１４−２−１〜１４〜２−４のうちア゛ドレス２
が含まれるメモリ・ブロックに対応するものの内容が′
１″か′０”かを杖出し、まずその空塞を判定する。交
替メモリ４−１〜４−４が空のときは、交替メモリ空塞
表示位置１４−２−１〜１４−２−４の内容はそれぞれ
０”であるが交替メモリ４−１〜４−４が使用中（塞の
とき）は対応する位置１４−２−１〜１４−２−４の内
容は′１”に設定される。この表示内容の書込み動作に
ついては後述する。

ここで前記アドレスＸが含まれるメモリ・ブロックに対
応する交替メモリの空塞に従って動作は分れる。空と判
定されると、次のステップ（９）に移行し、メモリ交替
モード設定指令をメモリ装置ＫＭに送る。これによシ先
行ステップ（６）において読取った保守レジスタ１４の
メモリ・エラー・ビット表示位置１４−４のエラー・ビ
ット位置情報（既にＥＣＣ作成・チェック回路９におい
て検出された固定障害ビット位置は信号Ｓ、によって該
位置１４−４に格納されている。）を固定障害ビット位
置記憶レジスタ群５の中のアドレス２が含まれるメモリ
・ブロック（６−１〜６−４）に対応するレジスタ（５
−１〜５−４）に書込み、さらにメモリ装置Ｍｕ内の保
守レジスタ１４の交替メモリ空塞表示位置１４−２−１
〜１４−２−４および同じくメモリ交替モード表示位置
１４−６−１〜１４−３−４のアドレズフ（含まれるメ
モリ・プロ゛ツクに対応する位ｆｋｒＣ’１”をセット
する。上記にてメモリ交替モード設定を終多、なお交替
メモリに対する複写を終了すれば、次のステップ（Ｉａ
ｌとしてメモリ障害罹障ポイントからソフトウェア処理
（メモリ装ｋＭＭに格納されているソウトウ三アによる
処理）を再開する。

ステップ（８）において交替メモリが塞である場合は固
定障害のメモリ・ビットを交替メモリに切替えられない
ため、また、ステップ（３）において２ビツト・エラー
を検出した場合は２ビツト・エラーでは検出のみで訂正
上きないため、いずれの場合もステップαυに分岐し、
メモリ障害割込原因をセットし、一連の処理を終る。

前にさかのほって、ステップ（７）において−′０″と
判定されれは動作はステップ（１＠に移行し、ソフトウ
ェア処理が再開される。

次に第２図、第３図および第４図を参照して、メモリ装
置Ｍｕ内における再書込み・チェック動作を説明する。

上記の動作は第４図に示した動作フロー図のステップ（
４）および（５）において、共通処理装置ｃｐがメモリ
装置ＨＡ（に与える再書込み・チェック・モード設定指
令において、メモリ装置ＭＭの保守レジスタ１４の再書
込み・チェックモード表示位置１４−５に′１”を設定
し、さらに再１込み・チェック起動指令（実際は正常モ
ードのメモリ・リード指令と同一）を与えることによシ
開始される。ここに上記再１込み・チェック起動指令は
、実際は上記のメモリ障害が検出されたアドレスＸのメ
モリ・リード指令である。

なお、メモリ装置ＭＭ内の制御は全べてメモリ制御回路
１６の制御下に実行される。

第５図は、メモリ装置Ｍｕ内における再書込み・チェッ
ク動作のフローを示す図である。

上記のようにして、再書込与・チェック動作が開始され
、そのステップ（１）において、メモリ・リード・指令
（制御信号ｓ＋）とともに送られてきたアドレスＸ（メ
モリ・アドレスＳ、ｌ）によｐ主メモリ６から読出され
たアドレスＸの内容はリード・データ・レジスタ６にセ
ットされ、切替選択回路８を素通シ（メモリ交替が終了
したメモリブロックからの睨取シのとき以外は素通シす
る。）して反転選択回路１０とＥＣＣ作成・チェック回
路９とに印加される。

ここで動作は次のステップ（２）に移行し、ＥＣＣによ
シェラ−・チェックが行なわれる。

そして、次のステップ（３）ニおいてメモリ・エラーを
判定する。ＥＣＣ作成・チェック回路９において、１ビ
ツト・エラー（ＩＡ）ｆ：１．：出すると、動作はステ
ップ（４）に分岐しエラービットの訂正が行なわれる。

すなわち、ＥＣＣ作凧チェック回路９の出力信号Ｓ、に
よってエラー・ビットの位置を指示し、反転選択回路１
０において、切替選択回路８を通って送られたメモリ・
エラーをもつリード・データのエラービットを反転して
訂正する。

次のステップ（５）において、上記の言］正されたデー
タは、反転選択回路１ｏよシライト・データ切替分配回
路２を素通りして（該当メモリ・ブロックに相当する交
替メモリが塞のとき以外は素通シする）主メモリ３のア
ドレスＸに再書込みを行ない次のステップ（６）に移行
する。

次のステップ（６）において主メモリ乙のアドレスＸの
再読出しを行ない、その読出したデータを前記と同様に
ＥｑＣ作成・チェック回路９に印加する。

次のステップ（７）において、ＥＣＣ作成・チェック回
路９はエラー・チェックを行なう。

そして、次のステップ（８）においてメモリ・ニジ−の
有無を判定する。先に検出されたメモリ・エラーが間欠
障害によるものであれは、ＥＣＣ作成・チェック回路９
および反転選択回路１０によって既に訂正されているの
で、今回ＥＣＣ作成・チェック回路９においてエラーは
検出されない。すなわち間欠障害は訂正されたのである
。

ステップ（８）においてエラーなしと判定されれはステ
ップαυに移行し、メモリ制御回路１６社共通処理装置
ｃｐにメモリ応答信号Ｓ、を送シ、ここにメモリ装置Ｍ
ｕはメモリ再書込み・チェック動作を終了（エンド）す
る。

上記の動作においては、保守レジスタ１４のメモリ再七
込みチェック・モード衆示位［１４−５−ｔ＝に′１″
を立てることよシメモリＦ［ｆ込み・チェック・モード
に設定されているので、正常モードと族カシ、上記動作
の進行中に主メモリ６から読取られたデータは共通処理
装置ＣＰに送られず、またメモリ応答信号Ｓ、も上記動
作の終了後送出される。

この場合、共通処理装置ＣＰは、上記メモリ応答ｂビ　
　− 伝号Ｓ、を受信した後、＠４図の動作スーのスアップ（
６）の動作に移行する。

第５図の動作フローな（おいて、ステップ（３）におい
て２ピツトのエラーと判定した場合は訂正不可能である
ので、ステップα〔に分岐し、このステップα〔におい
て保守レジスタ１４にエラー内容をセットする。すなわ
ち、ＥＣＣ作成・チェック回路９から出力するエラー検
出信号Ｓ、　ｌ＋ｊ−よ？て、保守レジスタ１４の２ビ
ツト・エラー懺示位［１４−１−２に・１”をセットす
る。

このステップ（３）において、メモリ・エラーなしと判
定されれば、ステップαυに分岐し、メモリ応答信号Ｓ
、を送出する。

また、ステップ（３）において検出された１ビツトのエ
ラーが固定障害によるものであれば、ステップ（８）の
メモリ・エラー廟無判定において、「あり」と判定され
る。そうすると、動作はステップＱｌに分岐シ、保守レ
ジスタ１４にエラー内容をセットすることとなるが、こ
の場合はエラーは１ビツトであるのでＥＣＣ作成・チェ
ック回路９から出力するエラー検出信号Ｓａによって保
守レジスタ１４の１ビツト・エラー表示位ｆｕ１４−１
−１に１′がセットされる。

次にメモリ装置Ｍｕにおけるメモリ交替動作を第２図、
第６図を参照して説明する。

第４図に示すように、共通処理装置ｃｐが、メモリ装置
ＭＭの制御の動作フローのステップ（９）において、メ
モリ交替モード設定指令を送出したときのメそり装置Ｋ
Ｍの動作を説明する。

メモリ装置ＭＭのメそりｓ１６の構成の一例を第６図に
示す。既に説明した通り第５図において、６は主メモリ
であって、４つのメモリ・ブロック３−Ｉ　、　３−２
．３−３　、６−４を有する。このメモリ族３’ｉ　Ａ
ＩＭか６２ビツトのデータを取扱い、またＥＣＣとして
７ビツトを使用するものとすれば、主メモリ６は３９ビ
ツトのワードを記憶するようにする。このためにメモリ
・ブロック６−１〜６−４は下記の、！′ｊ与成とする
。例えばメモリ素子として２５６ＫＥのＲＡＭを使用す
るときは、例えばメモリ・ブロック３−１について説明
すれば、メモリ・ブロック３−１を３９個のサブ・ブロ
ック３−１−１．３−１−２〜３−１．−３８．３−１
〜６９Ｖこ分割し、各ザブ・ブロックをＮ個（Ｎは自然
数）の２５６　、’（ＥのＲＡＭのメモリ素子で構成す
る。他のメモリ・ブロック３−２．３−３．３−４も同
様の構成とする。

この構成によシ各メモリ・ブロックに６９ピツトのワー
ドをＮｘ２５６に個記憶させることができ主メモリ３　
ｆＬは４ｘ＃ｘ２５６ｆｆ個のワードを記憶させること
ができる。

なお主メモリ６に対して交替メモリ群４が設けられる。

９．替メモリ群４は主メモリ６のメモリ・ブロック３−
１．３−２．３−３．３−４に対応して父蕾メモリ４−
１．４−２．４−３．４−４を有する。交替メモリ４−
１〜４−４の構成は主メモリ３の各サブ・ブロック（３
−１−１〜３−４−３９）と同一とし、上記においてＮ
ｘ２５６ＫＢ　　のＲＡＭから成る。交替メモリ４−１
〜４−４は対応するメモリ・ブロック６−１〜６−４中
の任意のサブ・ブロックに対応させることができる。

主メモリ乙のサブ・ブロック（３−１−１〜３−４−３
９）において固定障害が発生したとき、該障害サブ・ブ
ロックの褐しているメモリ・ブロック対応の交替メモリ
が該障害サブ・ブロックに交替する。さらにメモリ・ブ
ロックろ−１〜３−４に対応して固定障害ビットの位置
記憶レジスタ５−１　、５−２　、５−３．５−４よシ
なる記憶レジスタ群５を設け、保守レジスタ１４に対し
て、交替メモリ空塞表示位置１４−２−１〜１４−２−
４に交替メモリ空塞表示情報を設定し、またメモリ交替
モード表示位置１４−３−１〜１４−３−４にメモリ交
替モード表示情報を設定し得るようにしである。

例として、メモリ・エラーの検出されたアドレスＸはメ
モリ・ブロック６−２にあるものとする。

メモリ・ブロックのワード数は２５６にワードとする。

（Ｎ＝１）固定障害を含むサブ・ブロックが３−２−℃（λは１〜
６９のうちの１つを表わす。）のときメモリ交替仮交替
メモリ４−２がサブ・ブロック３−２−４の代役をはた
す為にはアドレスｇＣに限らずメモリ・ブロック６−２
の全アドレスについてサブ・ブロック６Ｌ２−ｐ、の正
しいあるべき情報を交替メモリ４−２に椴写する必要か
ある。

交替メモリの複写は次のようｅ（行なう。メモリ交替モ
ード表示位置１４−３−２か１〃のときメモリ・ブロッ
ク６−２のアドレスＶの内容はリード・データ・レジス
タ６を経て切替え選択回路８を通シＥＣＣ作成チェック
回路９と反転選択回路１ｏに印加される。９において１
ビツト・エラーを検出したときは９の出力エラー・ビッ
ト位置情報ｓｌｌ　　にもとづいて１０においてエラー
ビットを反転訂正して、アドレスＶのあるべき正しい情
報をライトデータ切替分配回路２に印加する。２におい
ては固定障害ビット位置記憶レジスタ５−２の内容βに
よって指定されたビット位置のデータを交替メモリ４−
２の同アドレスにも２ｔｍきすることによって交替メモ
リに複写を行なう。

次に６−２のアドレス！＋１に対しても同様に前記と同
様の動作で複写を行なう。かようにしてメモリ・ブロッ
ク３−２の第１ワードから２５６にワードの全面にわた
って順次複写を行なうとメモリ交替動作を終了する。メ
モリ交替動作中にメモリ装置を使用しているためデータ
処理シ１テムの本来の目的とするデータ処理を実行する
ことができなくなることを防止するために上記メモリ交
替動作を周期、１令されるメモリのリフレッシュ時期に
１ワードずつ実行する。

一般にメモリ・リフレッシュに際して２５６にビットＲ
ＡＭのメモリ素子については１５μｓ毎に１カラム全ビ
ツト（１０２４ビツト）をリフレッシュし、全カラム（
２５６カラム）を約４ｍ８でリフレッシュする。

メモリ・リフレッシュ時にはメモリのリードライトは行
なわないデッドタイムであるが、メモリ交替モード中に
ついては対象とするメモリ・ブロックについて前記メモ
リ交替動作を行なう。

次にメモリ・リフレッシュ周ルＪ毎ｔ（実行する交替動
作のメモリ・アドレスＶの作成方法についてカウントす
る）の内容Ｓｄと１２のオーバフロー信号５．　（カウ
ンタ値２５５）によってカウントアツプするメモリ交替
ロウ・アドレス・カウンター５（０〜１０２３をカウン
トする）の内容ｓｅをメモリ交替アドレスとする。

メモリ交替動作はメモリ交替モード懺示１４−３−２が
１″にセットされてから最初に１２が２５５　　をカウ
ントし、次にメモリ制ａｈ回路１６がらリフレッシュ起
動信号Ｓｌが発生したときから開始される。

メモリ・ブロック３−２の２５６にワード全面にわたっ
てメモリ交替動作を完了したときＳｄは２５５をＳｔは
１０２６を示しており、Ｓｄ、Ｓ、が次のリフレッシュ
起動信号Ｓでそれぞれ１ｏ”に戻るとき、メモす交替モ
ード表示位置１４−３−２の内容をクリアする。

上記の動作はメモリ制御回路１６の制扁卆二実行される
。

このようにして、メモリ・ブロック３−２の固定障害を
発生したメモリ・サブ・ブロック（Ｓ−２−β）の内容
は交替メモリ４−２に移され、障害サブ・ブロックの情
報（りは固定障害ビット位置記憶レジスタ５−２に格納
されている。

なお、メモリ・ブロック３−２に対してメモリ交替動作
を行なっている期間においても、他のメモリ・ブロック
３−１．３−３．３−４　ｆｎ対してリフレッシュ動作
を行なうことは勿論である。

一般にリフレッシュ時には、メモリ装置Ｍｕは共通処理
装置ｃｐ、データ・チャネル装置ＤＣＨ等からメモリ・
アクセスは許容されておらず、データ処理システム全体
から見れば、もともとソフト・ウェア処理に利用できな
いデッド・タイムであるが、本実施例のようにメモリ交
替動作をリフレッシュ時に行なうことによって、共通制
御装置ｃｐおよびデータ・チャネル装置の処理能力の低
下を最低限に抑えることができる。また、メモリ交替動
作をリフレッシュ時に行なうことによシ、既存のリフレ
ッシュ・カウンタを利用することができ、経済市相成が
可能である。

メモリ交替終了後はメモリ装置ＡＩＭは次の通りの動作
を行なう。

メモリ交替動作を終了すると、メモリ・ブロック３−２
に対する交替メモリ空塞狡示位置１４−２−２の内容を
′１″として基を表示し、メモリ交替モード表示位置１
’４−３−２の内容は交替モードでないことを示す０”
となっている。

メモ′り交替動作が終了したので、共通処理装置ｃｐ、
データ・チャネル装置ＤＣＩＩからの読取シ指令に対し
ては、リード・データをＥＣＣ作成・チェック回路９の
チェック結果を待たすに返送する正常モードに戻シ、ア
クセス・タイムの短縮による処理速度の高速性を回復す
る。

メモリ装置ＡＩＭのメモリ部１６への椙込みについては
、メモリ・ブロック６−２に対しては固定障害ビット位
置記憶レジスタ５−２が指示する位置のビットに関して
は、交替メモリ４−２の対応アドレスに書込む。またメ
モリ部１６からの読出しについては、メモリ・ブロック
６−２に対しては、固定障害ビット位置記憶レジスタ５
−２が指示する位置を無視し、交替メモリ４−２の対応
アドレスのビット情報を読み出す。この切替えは切替選
択回路８で実行される。

本発明は、上記実施例に限定されるものではなく、種々
の変形が可能である。

一方、ここに示した変形例においては、メモリ交替を行
なう間は、データ処理システムとしてはデータ処理は完
全に停止するが、その時間は百数十ｍ５であって、極め
て短時間である。本発明をリアルタイム処理システムに
適用する場合、適用システムによっては本変形例の方が
有利の場合がある。

この他、本発明は次のような変形が考えられる。

すなわち、主メモリ乙のブロック数は４個に限定されず、増減可能
である。

メモリ集子とメモリ・ブロックの大きさは、２５６ＫＢ
　ＲＡＭ、　２５６ＫＩＰ’に限らない。

メモリ装置で取扱うメモリ・データ幅は３９ビツト（デ
ータ６２ビツト、ＥＣＣ７ビツト）に限定されない。

ｚｃｃ％ｍのエラー検出・訂正能力は１ビツト訂正、２
ビツト検出に限定されない。ｎビット（ｎ＞１）訂正を
可能とするためには、固定障害ピット位置記憶レジスタ
５−１〜５−４を各メモリ・ブロック対応にｎ個用意す
るとともにＥＣＣ作成・チェック回路９、ライト・デー
タ切替分配回路２、切替選択回路８、反転選択回路１０
等をそれなシに構成すれはよい。

メモリ交替動作を同時に１個に限らず複数個のメモリ・
ブロックについて実行することができる。

複数個のメモリ・ブロックのメモリ交替動作を同時に実
行するにはメモリ交替ロウ・アドレス・カウンタ１５を
各メモリ・ブロック対応に設ける。

なお、第４図しおけるステップ＋１１〜ステツプ（８）
に示す処理は共通処理装置ｃｐで実行せず、その一部あ
るいは全部をメモリ装置ＫＭで受持っても良い。

本発明は、ストアード・プログラム処理を行なう共通処
理装置ＣＰ、メモリ製麹ＭＭに限定されず、ハード・ウ
ェア論理でのみ使用されるメモリ装置にも適用可能であ
る。

発明の効果本発明は上記のように構成されているので、エラー・コ
レクティング・コードによるメモリ・エラーの検出訂正
手段をもっているメモリ装置のメモリ・エラーの訂正に
関して、メモリ障害が発生していないときは、エラー・
コレクティング・コードによるエラーの検出訂正を行な
うことなく、高速でデータ処理を可能とし、換言すれば
アクセス時間を短くし、一方メモリ障害時にはメモリ・
アクセスを再試行して訂正されたデータによって処理を
再開するようにし、間欠障害については再書込みによっ
て障害源を除きエラーを訂正し、固定障害については交
替メモリに切替えることによって障害源を取除き、なお
障害源を取除く処理は、ソフト・ウェア（メモリ装置の
メモリに格納されているプログラム）と無関係に遂行す
るとともに、交替メモリへのメモリ複写処理はソフト・
ウェア処理の合間に実行するので長時間に亘ってソフト
・ウェア処理が停止することはない。

要約すれは、本発明は正常のときは、高速度で動作し、
障害に際してのエラー訂正時にも、低速となることおよ
びソフト・ウェアの処理が中断されることを極力抑え総
体として処理能力の低下が極小なメモリ障害訂正方式を
提供し得る効果がある。

本発明の効果を詳細に述べれば次の通シである。

正常時はエラー・コレクティング・コードによる検査時
間を無視して高速データ処理を行ない、障害発生に対す
る訂正動作の期間のみデータ処理速度を低下させること
によりｔｉ体として高速データ処理が可能となる。

間欠メモリ障害については再噛込みによシ、固定障害に
ついては交替メモリへの切替によシメモリ装置の信頼性
を向上し得られる。

交替メモリへのメモリ複写を正規のデータ処理の合間に
実行し、データ処理の中断を極小としリアル・タイム処
理を行なうデータ処理システムに対しても適用可能とな
る。

再書込みおよび交替メモリの切替え処理は共通処理装置
ＣＰのマイクロ・プログラム制御とメモリ装置Ｍｕの布
線論理によって実行し、メモリ障害の訂正にソフト・ウ
ェア（メモリ装置のメモリに格納されているプログラム
）は関知しないので、ソフト・ウェアの複雑化を避ける
ことができる。

またマイクロ・プログラムおよび布線論理によって上記
を実行することによシ障害訂正期間（データ処理をヌロ
ー・ダウンする期間）を短くすることができるため、全
体として高速度データ処理を可能とすることができると
ともにリアル・タイム処理に対する過負荷側力を強化で
きる。

交替メモリ切替期間中にデータ・チャネル装置からのメ
モリ・アクセスも可能である。

交替メモリへのメモリ複写処理は、メモリのリフレッシ
ュ動作時に行なうので、全体の時間は長くなるがデータ
処理能力を低下させることが少い効果がある。

【図面の簡単な説明】

第１図は本発明を適用し得るデータ処理システムの一例
の接続構成図、第２図は本発明を実施したメモリ装置の
構成を示す図、第３図は第２図におけるメモリ部１６の
構成の一例を示す図、第４図は共通処理装置の動作フロ
ー図、第５図はメモリ装置の動作フロー図である。ｃｐ・・・共通処理装置、Ｍｕ・・・メモリ装置、ＣＤ
・・・共通バス、ＤＣＨ・・・データ・チャネル装置、
１・・・ライト・データ・・レジスタ、２・・・ライト
・データ切替分配回路、６・・・主メモリ、６−１〜６
−４・・・メモリ・ブロック、４・・・交替メモリ群、
４−１〜４−４・・・交替メモリ、５・・・固定障害ビ
ット位置記憶レジスタ群、５−１〜５−４・・・固定障
害ビット位置記憶レジスタ、６・・・リード・データ・
レジスタ、７・・・交替メモリ用リード・データ・レジ
スタ、８・・・切替選択回路：９・・・ＥＣＣ作成・チ
ェック回路、　１０・・・反転選択回路、１１・・・ア
ドレス・レジスタ、１２・・・リフレッシュ・カウンタ
、１３・・・メモリ制御回路、１４・・・保守レジスタ
、１５・・・メモリ交替ロウ・アドレス・カウンタ、１
６・・・メモリ部、１７・・・制御線。特許出願人　富士通株式会社代理人　弁理士　玉蟲久五部　（外６名）第１図第３図６

Claims

【特許請求の範囲】

誤シ訂正符号を含む情報を記憶するメモリ部と該メモリ
部から読出したデータの誤シ検出訂正乎段を具備したメ
モリ装置および共通処理装置とを含むデータ処理システ
ムにおいて、該誤シ検出訂正手段によってデータの誤シ
を検出し訂正されたデータを再書込、再読出して検出し
た結果誤りとされたときに固定障害として、該固定障害
を含むメモリ部をメモリ変容モードに切替え、該固定障
害ビットを訂正して交替メモリに複写する処理を時分割
処理にてデータ処理を実行する合い間に実行することを
特徴とするメモリ障害訂正方式。