JPH02187856A - マルチ中央演算ユニットシステムのリセット方法 - Google Patents
マルチ中央演算ユニットシステムのリセット方法Info
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- JPH02187856A JPH02187856A JP896489A JP648989A JPH02187856A JP H02187856 A JPH02187856 A JP H02187856A JP 896489 A JP896489 A JP 896489A JP 648989 A JP648989 A JP 648989A JP H02187856 A JPH02187856 A JP H02187856A
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Landscapes
- Retry When Errors Occur (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は中央演算ユニッ） （ＣＰＬＩ）を複数使〔従
来の技術〕 自動車の制御システムにおいては、ＣＰＵからウォッチ
ドッグ回路に対してウォッチドッグ信号を送り、この信
号が来なくなり次第、ウォッチドッグ回路は、ＣＰＵへ
リセット信号を周期的に送る構成になっている。そして
、従来、ＣＰＵが２個以上のマルチＣＰＵシステム構成
になると、共通のウォッチドッグ回路へのウオッチドツ
ク信号をそれぞれのＣＰ ｔＪから送り、これに対して
共通のウォッチドッグ回路は、複数のＣＰＵのうちの１
つでもウォッチドッグ信号が送られて来なくなり次第全
てのＣＰＵに対してリセット信号を送る構成となる（例
えば、日本電装公開技報、整理番号４３−１０９．１９
８５年９月１５日発行）。
来の技術〕 自動車の制御システムにおいては、ＣＰＵからウォッチ
ドッグ回路に対してウォッチドッグ信号を送り、この信
号が来なくなり次第、ウォッチドッグ回路は、ＣＰＵへ
リセット信号を周期的に送る構成になっている。そして
、従来、ＣＰＵが２個以上のマルチＣＰＵシステム構成
になると、共通のウォッチドッグ回路へのウオッチドツ
ク信号をそれぞれのＣＰ ｔＪから送り、これに対して
共通のウォッチドッグ回路は、複数のＣＰＵのうちの１
つでもウォッチドッグ信号が送られて来なくなり次第全
てのＣＰＵに対してリセット信号を送る構成となる（例
えば、日本電装公開技報、整理番号４３−１０９．１９
８５年９月１５日発行）。
この場合、１個のＣＰＵが異常となれば、正常なＣＰＵ
に対してもリセット信号が送られるため、ＣＰＵ制御は
全て停止し、システムへ与える悪影響が大きいという問
題がある。
に対してもリセット信号が送られるため、ＣＰＵ制御は
全て停止し、システムへ与える悪影響が大きいという問
題がある。
そこで本発明は、正常なＣＰＵは処理を続けられ、シス
テムへの悪影響を少なくすることを目的とする。
テムへの悪影響を少なくすることを目的とする。
そのため本発明は、複数の中央演算ユニ・ントを有する
マルチ中央演算ユニットシステムにおいて、前記各中央
演算ユニットのうちメイン中央演算ユニットの異常の場
合を除き、その他の中央演算ユニットの異常発生時、そ
の異常を発生した中央演算ユニットに対してのみリセッ
ト信号を送ることにより、正常な中央演算ユニットは処
理を継続するようにしたマルチ中央演算ユニットシステ
ムのリセット方法を提供するものである。
マルチ中央演算ユニットシステムにおいて、前記各中央
演算ユニットのうちメイン中央演算ユニットの異常の場
合を除き、その他の中央演算ユニットの異常発生時、そ
の異常を発生した中央演算ユニットに対してのみリセッ
ト信号を送ることにより、正常な中央演算ユニットは処
理を継続するようにしたマルチ中央演算ユニットシステ
ムのリセット方法を提供するものである。
これにより、メイン中央演算ユニ・ント以外の中央演算
ユニットに異常が発生すると、その異常を発生した中央
演算ユニットに対してのみリセ・ント信号が送られてリ
セットされ、正常な中央演算ユニットは処理を継続する
。
ユニットに異常が発生すると、その異常を発生した中央
演算ユニットに対してのみリセ・ント信号が送られてリ
セットされ、正常な中央演算ユニットは処理を継続する
。
以下本発明を図に示す実施例について説明する。
第１図に示すマルチＣＰＵシステムにおいて、ＣＰＵＩ
はメインＣＰＵをなすものであって、エンジン制御にお
ける燃料噴射、及びバルブ制御Ｉを行っており、エンジ
ン制御に必要なパラメータ（回転位置、センサ値等）を
読み込む処理を行う一方、ウォッチドッグ回路１１への
ウオッチド・ング信号出力および他の各ＣＰＵ２〜ＣＰ
Ｕｎへの低レベルのリセット信号出力を行う。ＣＰＵ２
はトランスミッション制御用のプロセッサであり、トラ
ンスミッション制御に必要なデータをデュアルポー）Ｒ
ＡＭＩを介して、ＣＰＵ １と共有している。ＣＰＵ３
はタイヤすべり止め制御を行うプロセッサであり、ＣＰ
Ｕ２と同様にデュアルポートＲＡＭ２を介して必要なデ
ータをＣＰＵ １と共有している。ＣＰＵｎはエンジン
制御における点火制御を行っており、点火制御に必要な
データはＣＰＵＩとのシリアル通信ライン１２を介して
のシリアル通信にてデータを受は取り処理を行うプロセ
ッサである。
はメインＣＰＵをなすものであって、エンジン制御にお
ける燃料噴射、及びバルブ制御Ｉを行っており、エンジ
ン制御に必要なパラメータ（回転位置、センサ値等）を
読み込む処理を行う一方、ウォッチドッグ回路１１への
ウオッチド・ング信号出力および他の各ＣＰＵ２〜ＣＰ
Ｕｎへの低レベルのリセット信号出力を行う。ＣＰＵ２
はトランスミッション制御用のプロセッサであり、トラ
ンスミッション制御に必要なデータをデュアルポー）Ｒ
ＡＭＩを介して、ＣＰＵ １と共有している。ＣＰＵ３
はタイヤすべり止め制御を行うプロセッサであり、ＣＰ
Ｕ２と同様にデュアルポートＲＡＭ２を介して必要なデ
ータをＣＰＵ １と共有している。ＣＰＵｎはエンジン
制御における点火制御を行っており、点火制御に必要な
データはＣＰＵＩとのシリアル通信ライン１２を介して
のシリアル通信にてデータを受は取り処理を行うプロセ
ッサである。
本システムにおいては、異常のＣＰＵが発生してもその
ＣＰＵに対してのみメインＣＰＵＩより周期的にリセッ
ト信号を送ることにより、正常なＣＰＵは処理を続けら
れる構成としたものである。
ＣＰＵに対してのみメインＣＰＵＩより周期的にリセッ
ト信号を送ることにより、正常なＣＰＵは処理を続けら
れる構成としたものである。
また、すべてのＣＰＵＩ〜ＣＰＵｎはその各リセット端
子に低レベルのリセット信号が印加されることにより、
それぞれリセット状態になるものであり、ウォッチドッ
グ回路１１はＣＰＵＩからのウォッチドッグ信号が送ら
れて来ない場合、すべてのＣＰＵＩ〜ＣＰＵｎの各リセ
ット端子に対して、低レベルのリセット信号をある一定
周期で送るものであり、また、ウォッチドッグ回路１１
は電源が立ち上がる際にも、すべてのＣＰＵＩ〜ＣＰＵ
ｎに対して、低レベルのパワーオンリセット信号を送る
。１３〜１５はＡＮＤ回路、１６はＣＰＵＩ〜ＣＰＵｎ
の一部またはすべてが異常となった場合、必要最小限の
処理を行うための信号を出力するバックアップ回路、１
７はアドレスデコード回路である。
子に低レベルのリセット信号が印加されることにより、
それぞれリセット状態になるものであり、ウォッチドッ
グ回路１１はＣＰＵＩからのウォッチドッグ信号が送ら
れて来ない場合、すべてのＣＰＵＩ〜ＣＰＵｎの各リセ
ット端子に対して、低レベルのリセット信号をある一定
周期で送るものであり、また、ウォッチドッグ回路１１
は電源が立ち上がる際にも、すべてのＣＰＵＩ〜ＣＰＵ
ｎに対して、低レベルのパワーオンリセット信号を送る
。１３〜１５はＡＮＤ回路、１６はＣＰＵＩ〜ＣＰＵｎ
の一部またはすべてが異常となった場合、必要最小限の
処理を行うための信号を出力するバックアップ回路、１
７はアドレスデコード回路である。
第１図に記すマルチＣＰＵシステムにおいて、ウォッチ
ドッグ回路１１に対してＣＰＵＩからのみ第２図（ａ）
で示す一定周期のウォッチドッグ信号が送られており、
ＣＰＵＩが異常時、全てのＣＰｏｌ、２，３．ｎに対し
て第２図（ｂ）に示す低レベルのリセット信号が送られ
る。ＣＰＵＩはＣＰＵ２及びＣＰＵ３とそれぞれデュア
ルポートＲＡＭ１．２を介して、データの受は渡しを行
っており、デュアルポートＲＡＭＩ、２の特定の番地に
はＣＰＵ２及びＣＰＵ３が正常時、一定のコードを一定
周期で書き込むようになっており、ＣＰＵ １はアドレ
スデコード回路１７を介しである一定の周期１でその番
地のコードを読み、読み終わり次第その番地の格納デー
タをクリアする。ＣＰＵＩは正常か異常かを表わすコー
ドに相当するデータを一定回数モニタし、ＣＰＵ２及び
ＣＰＵ３の異常の有無を検出し、異常のＣＰＵ２，３に
対してＣＰＵ１よりＡＮＤ回路１３．１４を介して一定
周期で低レベルのリセット信号を送る。一方、異常のＣ
ＰＵ２，３は途中で正常に復帰した場合、ＲＡＭ１，２
に正常を表わすコードを書き込むことにより、ＣＰＵＩ
は正常に復帰したことを知り、低レベルのリセット信号
を送ることを停止する。
ドッグ回路１１に対してＣＰＵＩからのみ第２図（ａ）
で示す一定周期のウォッチドッグ信号が送られており、
ＣＰＵＩが異常時、全てのＣＰｏｌ、２，３．ｎに対し
て第２図（ｂ）に示す低レベルのリセット信号が送られ
る。ＣＰＵＩはＣＰＵ２及びＣＰＵ３とそれぞれデュア
ルポートＲＡＭ１．２を介して、データの受は渡しを行
っており、デュアルポートＲＡＭＩ、２の特定の番地に
はＣＰＵ２及びＣＰＵ３が正常時、一定のコードを一定
周期で書き込むようになっており、ＣＰＵ １はアドレ
スデコード回路１７を介しである一定の周期１でその番
地のコードを読み、読み終わり次第その番地の格納デー
タをクリアする。ＣＰＵＩは正常か異常かを表わすコー
ドに相当するデータを一定回数モニタし、ＣＰＵ２及び
ＣＰＵ３の異常の有無を検出し、異常のＣＰＵ２，３に
対してＣＰＵ１よりＡＮＤ回路１３．１４を介して一定
周期で低レベルのリセット信号を送る。一方、異常のＣ
ＰＵ２，３は途中で正常に復帰した場合、ＲＡＭ１，２
に正常を表わすコードを書き込むことにより、ＣＰＵＩ
は正常に復帰したことを知り、低レベルのリセット信号
を送ることを停止する。
また、ＣＰＵＩはＣＰＵｎとシリアル通信にてデータの
受は渡しを行っており、第３図にＣＰＵ１がＣＰＵｎの
異常の有無を検出するフローチャートを記す。ＣＰＵｎ
は、正常時、一定周期で正常を表わすコードを送信する
。そこで、ＣＰＵＩはＣＰＵｎから送信されたコードを
受信すると、ハードウェアにより割り込みが発生しくス
テ、ンブ２３）、その受信したコードをＲＡＭあるいは
レジスタに格納する（ステップ２４）。ＣＰＵＩは割り
込みとは無関係に一定周期でコードが格納されているＲ
ＡＭあるいはレジスタを読み、読み終わり次第、そのＲ
ＡＭあるいはレジスタの値をクリアする（ステップ２１
）。ＣＰＵＩは、コードが格納されているＲＡＭあるい
はレジスタを一定回数読み（ステップ２５．２６）、Ｃ
ＰＵｎの異常の有無を検出しくステップ２７．２８Ｌ異
常の際はＡＮＤ回路１５を介して一定周期で低レベルの
リセット信号を送る（ステップ３０）。
受は渡しを行っており、第３図にＣＰＵ１がＣＰＵｎの
異常の有無を検出するフローチャートを記す。ＣＰＵｎ
は、正常時、一定周期で正常を表わすコードを送信する
。そこで、ＣＰＵＩはＣＰＵｎから送信されたコードを
受信すると、ハードウェアにより割り込みが発生しくス
テ、ンブ２３）、その受信したコードをＲＡＭあるいは
レジスタに格納する（ステップ２４）。ＣＰＵＩは割り
込みとは無関係に一定周期でコードが格納されているＲ
ＡＭあるいはレジスタを読み、読み終わり次第、そのＲ
ＡＭあるいはレジスタの値をクリアする（ステップ２１
）。ＣＰＵＩは、コードが格納されているＲＡＭあるい
はレジスタを一定回数読み（ステップ２５．２６）、Ｃ
ＰＵｎの異常の有無を検出しくステップ２７．２８Ｌ異
常の際はＡＮＤ回路１５を介して一定周期で低レベルの
リセット信号を送る（ステップ３０）。
以上述べたように本発明においては、メインＣＰＵ以外
のＣＰＵに異常が発生すると、その異常を発生したＣＰ
Ｕに対してのみリセット信号が送られて正常な中央演算
ユニットは処理を継続するから、異常が発生したＣＰＵ
以外のシステムへの悪影響を少なくすることができると
いう優れた効果がある。
のＣＰＵに異常が発生すると、その異常を発生したＣＰ
Ｕに対してのみリセット信号が送られて正常な中央演算
ユニットは処理を継続するから、異常が発生したＣＰＵ
以外のシステムへの悪影響を少なくすることができると
いう優れた効果がある。
第１図は本発明装置の一実施例を示すブロック図、第２
図は第１図図示装置の作動説明に供する波形図、第３図
は第１図図示装置の作動説明に供するフローチャートで
ある。 ＣＰ ｔＪ １・・・メインＣＰＵ、ＣＰＵ２．ＣＰＵ
３゜ＣＰ Ｕ ｎ ＝−・その他のＣＰＵ。
図は第１図図示装置の作動説明に供する波形図、第３図
は第１図図示装置の作動説明に供するフローチャートで
ある。 ＣＰ ｔＪ １・・・メインＣＰＵ、ＣＰＵ２．ＣＰＵ
３゜ＣＰ Ｕ ｎ ＝−・その他のＣＰＵ。
Claims (1)
- 複数の中央演算ユニットを有するマルチ中央演算ユニッ
トシステムにおいて、前記各中央演算ユニットのうちメ
イン中央演算ユニットの異常の場合を除き、その他の中
央演算ユニットの異常発生時、その異常を発生した中央
演算ユニットに対してのみリセット信号を送ることによ
り、正常な中央演算ユニットは処理を継続するようにし
たマルチ中央演算ユニットシステムのリセット方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP896489A JPH02187856A (ja) | 1989-01-14 | 1989-01-14 | マルチ中央演算ユニットシステムのリセット方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP896489A JPH02187856A (ja) | 1989-01-14 | 1989-01-14 | マルチ中央演算ユニットシステムのリセット方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02187856A true JPH02187856A (ja) | 1990-07-24 |
Family
ID=11639889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP896489A Pending JPH02187856A (ja) | 1989-01-14 | 1989-01-14 | マルチ中央演算ユニットシステムのリセット方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02187856A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224778A (ja) * | 1991-11-21 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 複数の機能カードの一つのリセット方法及びそのシステムならびにコンピュータプログラム |
| JP2006259935A (ja) * | 2005-03-15 | 2006-09-28 | Denso Corp | 演算異常判断機能付き演算装置 |
| JP2008100576A (ja) * | 2006-10-18 | 2008-05-01 | Denso Corp | 車載機器制御装置 |
| JP2008142394A (ja) * | 2006-12-12 | 2008-06-26 | Shimadzu Corp | 医用診断装置 |
| JP2016013789A (ja) * | 2014-07-03 | 2016-01-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
-
1989
- 1989-01-14 JP JP896489A patent/JPH02187856A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05224778A (ja) * | 1991-11-21 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 複数の機能カードの一つのリセット方法及びそのシステムならびにコンピュータプログラム |
| JP2006259935A (ja) * | 2005-03-15 | 2006-09-28 | Denso Corp | 演算異常判断機能付き演算装置 |
| JP2008100576A (ja) * | 2006-10-18 | 2008-05-01 | Denso Corp | 車載機器制御装置 |
| JP2008142394A (ja) * | 2006-12-12 | 2008-06-26 | Shimadzu Corp | 医用診断装置 |
| JP2016013789A (ja) * | 2014-07-03 | 2016-01-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
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