JPS6353575B2 - - Google Patents
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- Publication number
- JPS6353575B2 JPS6353575B2 JP57121212A JP12121282A JPS6353575B2 JP S6353575 B2 JPS6353575 B2 JP S6353575B2 JP 57121212 A JP57121212 A JP 57121212A JP 12121282 A JP12121282 A JP 12121282A JP S6353575 B2 JPS6353575 B2 JP S6353575B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- section
- data
- identification number
- memory
- Prior art date
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- Expired
Links
- 230000005856 abnormality Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のプロセツサで構成されるマ
ルチプロセツサシステム、特にかかるシステムに
おいて複数のプロセツサにより共用される共通メ
モリの制御方式に関する。
ルチプロセツサシステム、特にかかるシステムに
おいて複数のプロセツサにより共用される共通メ
モリの制御方式に関する。
かかるシステムにおいて使用される共通メモリ
は、通常のメモリにプロセツサ（CPU）間のメ
モリアクセスの排他的制御機能（テストアンドセ
ツト機能）、他のCPUへの通知機能（割込み等）
等を付加し、さらにはデータの信頼性を確保する
ためにパリテイチエツク、CRC（サイクリツクリ
ダンダンシーチエツク）等のチエツク機能を付加
して構成されるのが普通である。
は、通常のメモリにプロセツサ（CPU）間のメ
モリアクセスの排他的制御機能（テストアンドセ
ツト機能）、他のCPUへの通知機能（割込み等）
等を付加し、さらにはデータの信頼性を確保する
ためにパリテイチエツク、CRC（サイクリツクリ
ダンダンシーチエツク）等のチエツク機能を付加
して構成されるのが普通である。
しかしながら、このようなメモリにおいて障害
が発生すると、CPUに異常割込みが発生し、そ
の結果共通メモリの使用が禁止されたり、または
システムそのものがダウンする原因ともなる。
が発生すると、CPUに異常割込みが発生し、そ
の結果共通メモリの使用が禁止されたり、または
システムそのものがダウンする原因ともなる。
この発明はこの点に鑑みてなされたもので、メ
モリ障害が発生しても直ちにはシステムダウンと
ならないようにして、システムの信頼性を向上さ
せることを目的とする。
モリ障害が発生しても直ちにはシステムダウンと
ならないようにして、システムの信頼性を向上さ
せることを目的とする。
複数のプロセツサ（CPU）と、これらCPUに
共用されるメモリとを共通バス上に並設してなる
マルチプロセツサシステムにおいて、前記メモリ
をビジーフラグ部、送信CPU識別番号部、受信
CPU識別番号部および無効フラグ部からなるフ
ラグ部とデータ部とからなる複数のブロツクに分
割するとともに、該メモリからブロツク毎に読出
されるデータのチエツクを行なうチエツク回路を
CPU対応に設け、或るCPUから他のCPUへデー
タを送出するときは前記ビジーフラグ部をセツト
する一方、前記送信CPU識別番号部には送信側
CPUの識別番号、前記受信CPU識別番号部には
受信側CPUの識別番号をそれぞれセツトし、送
信すべきデータを前記データ部にセツトした後割
込み信号を発してデータの送出を通知し、受信側
チエツク回路で読出しデータに誤りを検出したと
きは、受信側CPUにて該当メモリブロツクに無
効フラグをセツトし割込み信号を発してその旨を
送信側CPUに通知し、送信側CPUにて無効フラ
グがセツトされていることを検出したときは、別
のメモリブロツクを使用してデータを再送する。
共用されるメモリとを共通バス上に並設してなる
マルチプロセツサシステムにおいて、前記メモリ
をビジーフラグ部、送信CPU識別番号部、受信
CPU識別番号部および無効フラグ部からなるフ
ラグ部とデータ部とからなる複数のブロツクに分
割するとともに、該メモリからブロツク毎に読出
されるデータのチエツクを行なうチエツク回路を
CPU対応に設け、或るCPUから他のCPUへデー
タを送出するときは前記ビジーフラグ部をセツト
する一方、前記送信CPU識別番号部には送信側
CPUの識別番号、前記受信CPU識別番号部には
受信側CPUの識別番号をそれぞれセツトし、送
信すべきデータを前記データ部にセツトした後割
込み信号を発してデータの送出を通知し、受信側
チエツク回路で読出しデータに誤りを検出したと
きは、受信側CPUにて該当メモリブロツクに無
効フラグをセツトし割込み信号を発してその旨を
送信側CPUに通知し、送信側CPUにて無効フラ
グがセツトされていることを検出したときは、別
のメモリブロツクを使用してデータを再送する。
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の実施例を示す構成図、第２
図は共通メモリの構成を示す構成図である。第１
図において、１，２はプロセツサ（CPU）、３は
共通メモリ、４，５はパリテイチエツク等を行な
うチエツク回路、BUSは共通バスである。
図は共通メモリの構成を示す構成図である。第１
図において、１，２はプロセツサ（CPU）、３は
共通メモリ、４，５はパリテイチエツク等を行な
うチエツク回路、BUSは共通バスである。
すなわち、共通バスBUSに並設される複数の
プロセツサCPU１，CPU２（第１図では、２つ
だけが示されている。）は、互いに共通メモリ３
をアクセスする、つまり共通メモリ３は両方の
CPUから同時にアクセスすることができるとと
もに、競合によつてメモリが破壊されない様に構
成されている。CPU１およびCPU２には、共通
メモリ３の障害を検出するためにチエツク回路
４，５がそれぞれ設けられており、メモリ障害が
発生した場合は異常検出信号Sfを発して各CPU
に通知する。また、CPU１およびCPU２は共通
メモリ３の制御のために相互に割込み信号Siを発
し、これにより相手側CPUに対して共通メモリ
の使用中または空きを通知することができる。共
通メモリ３は、B1〜Boのｎ個のブロツクに分割
され、共通メモリの使用は該ブロツク単位で行な
われる。すなわち、各ブロツクは第２図に示され
るように、フラグ部FGとデータ部DAとに分か
れており、フラグ部FGはBUSYフラグ部３１、
送信CPU識別番号部３２、受信CPU識別番号部
３３および無効フラグ部３４を備えている。
BUSYフラグ部３１は、このブロツクが使用中
か否かを表示するフラグであり、各CPUによつ
て互いに排他的にテストされる。各CPUは共通
メモリ３を使用するに当たり、各ブロツクの
BUSYフラグ部３１を調べ、空きであれば、そ
のブロツクのBUSYフラグ部３１をセツトする
ことによりメモリ３の使用権を確立する。ここ
で、例えばCPU１がCPU２に対してデータを送
信する場合には、CPU１はメモリブロツクの
BUSYフラグ部３１をセツトすることにより使
用権を確立し、データ部DAに所定のデータをセ
ツトした後、送信CPU識別番号部３２に自己の
識別番号を付す一方、受信CPU識別番号部３３
には相手CPUの識別番号を付し、割込み信号Siを
利用して相手CPU（ここでは、CPU２）に通知す
る。CPU２は割込み信号Siにより共通メモリ３の
各ブロツクを調べ、受信CPU識別番号部３３の
識別番号が自己のそれと一致するブロツクのデー
タDAを受信データとして処理し、BUSYフラグ
部３１をリセツトする。なお、CPU２からCPU
１へのデータ転送も上記と全く同様に行なわれ
る。
プロセツサCPU１，CPU２（第１図では、２つ
だけが示されている。）は、互いに共通メモリ３
をアクセスする、つまり共通メモリ３は両方の
CPUから同時にアクセスすることができるとと
もに、競合によつてメモリが破壊されない様に構
成されている。CPU１およびCPU２には、共通
メモリ３の障害を検出するためにチエツク回路
４，５がそれぞれ設けられており、メモリ障害が
発生した場合は異常検出信号Sfを発して各CPU
に通知する。また、CPU１およびCPU２は共通
メモリ３の制御のために相互に割込み信号Siを発
し、これにより相手側CPUに対して共通メモリ
の使用中または空きを通知することができる。共
通メモリ３は、B1〜Boのｎ個のブロツクに分割
され、共通メモリの使用は該ブロツク単位で行な
われる。すなわち、各ブロツクは第２図に示され
るように、フラグ部FGとデータ部DAとに分か
れており、フラグ部FGはBUSYフラグ部３１、
送信CPU識別番号部３２、受信CPU識別番号部
３３および無効フラグ部３４を備えている。
BUSYフラグ部３１は、このブロツクが使用中
か否かを表示するフラグであり、各CPUによつ
て互いに排他的にテストされる。各CPUは共通
メモリ３を使用するに当たり、各ブロツクの
BUSYフラグ部３１を調べ、空きであれば、そ
のブロツクのBUSYフラグ部３１をセツトする
ことによりメモリ３の使用権を確立する。ここ
で、例えばCPU１がCPU２に対してデータを送
信する場合には、CPU１はメモリブロツクの
BUSYフラグ部３１をセツトすることにより使
用権を確立し、データ部DAに所定のデータをセ
ツトした後、送信CPU識別番号部３２に自己の
識別番号を付す一方、受信CPU識別番号部３３
には相手CPUの識別番号を付し、割込み信号Siを
利用して相手CPU（ここでは、CPU２）に通知す
る。CPU２は割込み信号Siにより共通メモリ３の
各ブロツクを調べ、受信CPU識別番号部３３の
識別番号が自己のそれと一致するブロツクのデー
タDAを受信データとして処理し、BUSYフラグ
部３１をリセツトする。なお、CPU２からCPU
１へのデータ転送も上記と全く同様に行なわれ
る。
このようなデータ転送時において、メモリ障害
が発生すると、チエツク回路４または５により直
ちに検出され、異常検出信号Sfが各CPUへ通知
される。通常、メモリ障害はメモリリード時に検
出されるので、受信処理中のCPUがメモリ異常
を検知することになる。したがつて、受信処理中
にCPUがメモリ異常を検知した場合はその受信
処理を中断し、処理中のメモリブロツクの無効フ
ラグ部３４をセツトするとともに、送信CPUに
対して割込み信号Siを発する。送信側CPUは該割
込み信号を受けてメモリブロツクを調べ、無効フ
ラグ部３４に無効フラグが立つていることを検出
した場合は、別のブロツクによりデータを再送す
る。なお、無効フラグが立つたメモリブロツク
は、以後の処理においては使用されない。また、
メモリ異常が発生したことは、コンソール等によ
りオペレータに通知される。
が発生すると、チエツク回路４または５により直
ちに検出され、異常検出信号Sfが各CPUへ通知
される。通常、メモリ障害はメモリリード時に検
出されるので、受信処理中のCPUがメモリ異常
を検知することになる。したがつて、受信処理中
にCPUがメモリ異常を検知した場合はその受信
処理を中断し、処理中のメモリブロツクの無効フ
ラグ部３４をセツトするとともに、送信CPUに
対して割込み信号Siを発する。送信側CPUは該割
込み信号を受けてメモリブロツクを調べ、無効フ
ラグ部３４に無効フラグが立つていることを検出
した場合は、別のブロツクによりデータを再送す
る。なお、無効フラグが立つたメモリブロツク
は、以後の処理においては使用されない。また、
メモリ異常が発生したことは、コンソール等によ
りオペレータに通知される。
以上のように、この発明によれば、共通メモリ
を複数のブロツクに分割し、異常発生時には該当
ブロツクのみを無効とすることにより、信頼性の
高いデータ転送を実現することができる利点を有
するものである。
を複数のブロツクに分割し、異常発生時には該当
ブロツクのみを無効とすることにより、信頼性の
高いデータ転送を実現することができる利点を有
するものである。
第１図はこの発明の実施例を示す構成図、第２
図は共通メモリの構成を示す構成図である。 符号説明、１，２……プロセツサ（CPU）、３
……共通メモリ、４，５……チエツク回路、
BUS……バス、３１……BUSYフラグ部、３２
……送信CPU識別番号部、３３……受信CPU識
別番号部、３４……無効フラグ部、FG……フラ
グ部、DA……データ部、B1〜Bo……メモリブロ
ツク。
図は共通メモリの構成を示す構成図である。 符号説明、１，２……プロセツサ（CPU）、３
……共通メモリ、４，５……チエツク回路、
BUS……バス、３１……BUSYフラグ部、３２
……送信CPU識別番号部、３３……受信CPU識
別番号部、３４……無効フラグ部、FG……フラ
グ部、DA……データ部、B1〜Bo……メモリブロ
ツク。
Claims (1)
- １ 複数のプロセツサ（CPU）と、これらCPU
に共用されるメモリとを共通バス上に並設してな
るマルチプロセツサシステムにおいて、前記メモ
リをビジーフラグ部、送信CPU識別番号部、受
信CPU識別番号部および無効フラグ部からなる
フラグ部とデータ部とからなる複数のブロツクに
分割するとともに、該メモリからブロツク毎に読
出されるデータのチエツクを行なうチエツク回路
をCPU対応に設け、或るCPUから他のCPUへデ
ータを送出するときは前記ビジーフラグ部をセツ
トする一方、前記送信CPU識別番号部には送信
側CPUの識別番号、前記受信CPU識別番号部に
は受信側CPUの識別番号をそれぞれセツトし、
送信すべきデータを前記データ部にセツトした後
割込み信号を発してデータの送出を通知し、受信
側チエツク回路で読出しデータに誤りを検出した
ときは、受信側CPUにて該当メモリブロツクに
無効フラグをセツトし割込み信号を発してその旨
を送信側CPUに通知し、送信側CPUにて無効フ
ラグがセツトされていることを検出したときは、
別のメモリブロツクを使用してデータを再送する
ことを特徴とするマルチプロセツサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121212A JPS5914197A (ja) | 1982-07-14 | 1982-07-14 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121212A JPS5914197A (ja) | 1982-07-14 | 1982-07-14 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914197A JPS5914197A (ja) | 1984-01-25 |
| JPS6353575B2 true JPS6353575B2 (ja) | 1988-10-24 |
Family
ID=14805647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121212A Granted JPS5914197A (ja) | 1982-07-14 | 1982-07-14 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914197A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432357A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Fault processing system |
| JPH083810B2 (ja) * | 1987-10-21 | 1996-01-17 | 株式会社日立製作所 | 資源の共用排他制御方法 |
| EP0376003A3 (en) * | 1988-12-29 | 1991-12-18 | International Business Machines Corporation | Multiprocessing system with interprocessor communications facility |
| JP3866426B2 (ja) | 1998-11-05 | 2007-01-10 | 日本電気株式会社 | クラスタ計算機におけるメモリ障害処理方法及びクラスタ計算機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537635A (en) * | 1978-09-06 | 1980-03-15 | Nec Corp | Message transmitter |
| JPS5693198A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Main memory control system |
-
1982
- 1982-07-14 JP JP57121212A patent/JPS5914197A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537635A (en) * | 1978-09-06 | 1980-03-15 | Nec Corp | Message transmitter |
| JPS5693198A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Main memory control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5914197A (ja) | 1984-01-25 |
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