JPS5914197A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS5914197A JPS5914197A JP57121212A JP12121282A JPS5914197A JP S5914197 A JPS5914197 A JP S5914197A JP 57121212 A JP57121212 A JP 57121212A JP 12121282 A JP12121282 A JP 12121282A JP S5914197 A JPS5914197 A JP S5914197A
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- Japan
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- memory
- cpu
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- section
- processor system
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
- G06F11/0724—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、複数のプロセッサで構成されるマルチプロ
セッサシステム、特にかかるシステムにおいて複数のプ
ロセッサにより共用される共通メモリの制御方式に関す
る。
セッサシステム、特にかかるシステムにおいて複数のプ
ロセッサにより共用される共通メモリの制御方式に関す
る。
かかるシステムにおいて使用される共通メモリは、通常
のメモリにプロセッサ（ＣＰ Ｕ ） ｊｌＪのメモリ
アクセスの排他的制御機能（テストアンドセット機能）
、他のＣＰＵへの通知機能（割込み等）等を付加し、さ
らにはデータの信頼性を確保するためにパリティチェッ
ク、ＣＲＣ（サイクリックリダングンシーチェック）等
のチェック機能を付加して構成されるが、このようなメ
モリにおいて障害が発生すると、ＣＰＵに異常割込みが
発生し、その結果共通メモリの使用が禁止されたり、ま
たはシステムそのものがダウンする原因ともなる。
のメモリにプロセッサ（ＣＰ Ｕ ） ｊｌＪのメモリ
アクセスの排他的制御機能（テストアンドセット機能）
、他のＣＰＵへの通知機能（割込み等）等を付加し、さ
らにはデータの信頼性を確保するためにパリティチェッ
ク、ＣＲＣ（サイクリックリダングンシーチェック）等
のチェック機能を付加して構成されるが、このようなメ
モリにおいて障害が発生すると、ＣＰＵに異常割込みが
発生し、その結果共通メモリの使用が禁止されたり、ま
たはシステムそのものがダウンする原因ともなる。
この発明はこの点に鑑みてなされたもので、メモリ障害
が発生しても直ちにはシステムダウンとならないように
して、システムの信頼性を向上させることを目的とする
。
が発生しても直ちにはシステムダウンとならないように
して、システムの信頼性を向上させることを目的とする
。
その特徴は、マルチプロセッサシステムを構成する共通
メモリを複数のブロックに分割して効率のよいデータ転
送を可能にするとともに、データに異常が発生した場合
は該当するブロックのみを使用禁止とすることにより、
システム全体がダウンすることがないようにしてシステ
ムの信頼性を向上させる点にある。
メモリを複数のブロックに分割して効率のよいデータ転
送を可能にするとともに、データに異常が発生した場合
は該当するブロックのみを使用禁止とすることにより、
システム全体がダウンすることがないようにしてシステ
ムの信頼性を向上させる点にある。
以下、図面を参照してこの発明の詳細な説明する、。
第１図はこの発明の実施例を示す構成図、第２図は共通
メモリの構成を示す構成図である。第１図において、１
，２はプロセッサ（ＣＰＵ）、３は共通メモリ、４，５
はパリティチェック等を行なうチェック回路、ＢＵＳは
共通バスである。
メモリの構成を示す構成図である。第１図において、１
，２はプロセッサ（ＣＰＵ）、３は共通メモリ、４，５
はパリティチェック等を行なうチェック回路、ＢＵＳは
共通バスである。
すなわち、共通バスＢＵＳに並設される複数のプロセッ
サＣＰＵＩ 、ＣＰＵ２ （第１図では、２つだけが示
されている。）は、豆いに共通メモリ３をアクセスする
、つまり共通メモリ３は両方のＣＰＵから同時にアクセ
スすることができるとともに、競合によってメモリが破
壊されない様に構成されている。ＣＰＵ 工およびＣＰ
Ｕ２には、共通メモリ３の障害を検出するためにチェッ
ク回路４．５がそれぞれ設けられており、メモリ障害が
発生した場合は異常検出信号Ｓｆを発して各ＣＰＵに通
知する。また、ＣＰ Ｕ ｉおよびＣＰＵ２は共通メモ
リ３の制御のために相反に割込み信号Ｓｉを発し、これ
により相手側ＣＰ ＴＪに対して共通メモリの使用中ま
たは空きを通知することができる。
サＣＰＵＩ 、ＣＰＵ２ （第１図では、２つだけが示
されている。）は、豆いに共通メモリ３をアクセスする
、つまり共通メモリ３は両方のＣＰＵから同時にアクセ
スすることができるとともに、競合によってメモリが破
壊されない様に構成されている。ＣＰＵ 工およびＣＰ
Ｕ２には、共通メモリ３の障害を検出するためにチェッ
ク回路４．５がそれぞれ設けられており、メモリ障害が
発生した場合は異常検出信号Ｓｆを発して各ＣＰＵに通
知する。また、ＣＰ Ｕ ｉおよびＣＰＵ２は共通メモ
リ３の制御のために相反に割込み信号Ｓｉを発し、これ
により相手側ＣＰ ＴＪに対して共通メモリの使用中ま
たは空きを通知することができる。
共通メモリ３は、Ｂｌ〜Ｂｌｌのｎ個のブロックに分割
され、共通メモリの使用は該ブロック単位で行なわれる
。すなわち、〜各ブロックは第２図に示されるように、
フラグ部ＦＱとデータ部ＤＡとに分かれており、フラグ
部ＦＧはＢＵＳＹフラグ部３１全３１ｔ ＣＰ Ｔ１ｍ
ＭＩＪ番号部３２、受信ＣＰＵ識別番号部３３および無
効フラグ部３４を備えている。ＢＵＳＹ７ラグ部３１は
、このブロックが使用中か否かを表示するフラグであり
、各ＣＰＵによって互いに排他的にテストされる。各Ｃ
ＰＵは共通メモリ３を使用するに当たり、各ブロックの
ＢＵＳＹ７ラグ部３１を調べ、空きであれば、そのブロ
ックのＢＵＳＹ７ラグ部３１をセットすることによりメ
モリ３の使用権を確立する。ここで、例えばＣＰＵＩが
ＣＰＵ２に対してデータを送信する場合には、ＣＰＵ１
はメモリブロックのＢＵＳＹフラグ部３１全３１トする
ことにより使用権を確立し、データ部ＤＡに所定のデー
タをセットした後、送信ＣＰＵ識別番号部３２に自己の
識別番号を付す一方、受信ＣＰＵ識別番号部３３には相
手ＣＰＵの識別番号を付し、割込み信号Ｓｉを利用して
相手ＣＰＵ（、二こでは、ＣＰＵ２）に通知する。ＣＰ
Ｕ２は割込み信号Ｓｉにより共通メモリ３の各ブロック
を調べ、受信ＣＰＵ識別番号部３３の識別番号が自己の
それと一致するブロックのデータＤＡを受信データとし
て処理し、ＢＵＳＹフラグ部３１全３１ットする０なお
、ＣＰＵ２からＣＰＵＩへのデータ転送も上記と全く同
様に行なわれる。
され、共通メモリの使用は該ブロック単位で行なわれる
。すなわち、〜各ブロックは第２図に示されるように、
フラグ部ＦＱとデータ部ＤＡとに分かれており、フラグ
部ＦＧはＢＵＳＹフラグ部３１全３１ｔ ＣＰ Ｔ１ｍ
ＭＩＪ番号部３２、受信ＣＰＵ識別番号部３３および無
効フラグ部３４を備えている。ＢＵＳＹ７ラグ部３１は
、このブロックが使用中か否かを表示するフラグであり
、各ＣＰＵによって互いに排他的にテストされる。各Ｃ
ＰＵは共通メモリ３を使用するに当たり、各ブロックの
ＢＵＳＹ７ラグ部３１を調べ、空きであれば、そのブロ
ックのＢＵＳＹ７ラグ部３１をセットすることによりメ
モリ３の使用権を確立する。ここで、例えばＣＰＵＩが
ＣＰＵ２に対してデータを送信する場合には、ＣＰＵ１
はメモリブロックのＢＵＳＹフラグ部３１全３１トする
ことにより使用権を確立し、データ部ＤＡに所定のデー
タをセットした後、送信ＣＰＵ識別番号部３２に自己の
識別番号を付す一方、受信ＣＰＵ識別番号部３３には相
手ＣＰＵの識別番号を付し、割込み信号Ｓｉを利用して
相手ＣＰＵ（、二こでは、ＣＰＵ２）に通知する。ＣＰ
Ｕ２は割込み信号Ｓｉにより共通メモリ３の各ブロック
を調べ、受信ＣＰＵ識別番号部３３の識別番号が自己の
それと一致するブロックのデータＤＡを受信データとし
て処理し、ＢＵＳＹフラグ部３１全３１ットする０なお
、ＣＰＵ２からＣＰＵＩへのデータ転送も上記と全く同
様に行なわれる。
このようなデータ転送時において、メモリ障害が発生す
ると、チェック回路４または５により直ちに検出され、
異常検出信号８ｆが各ＣＰＵへ通知される。通常、メモ
リ障害はメモリリード時に検出されるので、受信処理中
のＣＰＵがメモリ異常を検知することになる。したがっ
て、受信処理中にＣＰＵがメモリ異常を検知した場合は
その受信処理を中断し、処理中のメモリブロックの無効
フラグ部３４をセットするとともに、送信ＣＰＵに対し
て割込み信号Ｓｉを発する。送信側ＣＰＵは該割込み信
号を受けてメモリブロックを調べ、無効７ラグ９３４に
無効フラグが立っていることを検出した場合は、別のブ
ロックによりデータを再送する。なお、無効フラグが立
ったメモリブロックは、以後の処理においては使用され
ない。また、メモリ異常が発生したことは、コンソール
等によりオペレータに通知される。
ると、チェック回路４または５により直ちに検出され、
異常検出信号８ｆが各ＣＰＵへ通知される。通常、メモ
リ障害はメモリリード時に検出されるので、受信処理中
のＣＰＵがメモリ異常を検知することになる。したがっ
て、受信処理中にＣＰＵがメモリ異常を検知した場合は
その受信処理を中断し、処理中のメモリブロックの無効
フラグ部３４をセットするとともに、送信ＣＰＵに対し
て割込み信号Ｓｉを発する。送信側ＣＰＵは該割込み信
号を受けてメモリブロックを調べ、無効７ラグ９３４に
無効フラグが立っていることを検出した場合は、別のブ
ロックによりデータを再送する。なお、無効フラグが立
ったメモリブロックは、以後の処理においては使用され
ない。また、メモリ異常が発生したことは、コンソール
等によりオペレータに通知される。
以上のように、この発明によれば、共通メモリを複数の
ブロックに分割し、異常発生時には該当ブロックのみを
無効とすることにより、信頼性の高いデータ転送な実現
することができる利点を有するものである。
ブロックに分割し、異常発生時には該当ブロックのみを
無効とすることにより、信頼性の高いデータ転送な実現
することができる利点を有するものである。
【図面の簡単な説明】
第１図はこの発明の実施例を示す構成図、第２図は共通
メモリの構成を示す構成図である。 符号説明 １．２・・・・・・プロセッサ（ＣＰＵ）、３・・・・
・・共通メモリ、４，５・・・・・・チェック回路、
Ｂ Ｕ ５−−−−−−バス、３１・・・・・・ＢＵ８
Ｙフラグ部、３２・・・・・・送信ＣＰＵ識別番号部、
３３・・・・・・受信ＣＰＵ識別番号部）３４・・・・
・・無効フラグ部、ＦＧ・・・・・・フラグ部、ＤＡ・
・・・・・データ部、Ｂ１〜Ｂｎ・・・・・・メモリブ
ロック代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
メモリの構成を示す構成図である。 符号説明 １．２・・・・・・プロセッサ（ＣＰＵ）、３・・・・
・・共通メモリ、４，５・・・・・・チェック回路、
Ｂ Ｕ ５−−−−−−バス、３１・・・・・・ＢＵ８
Ｙフラグ部、３２・・・・・・送信ＣＰＵ識別番号部、
３３・・・・・・受信ＣＰＵ識別番号部）３４・・・・
・・無効フラグ部、ＦＧ・・・・・・フラグ部、ＤＡ・
・・・・・データ部、Ｂ１〜Ｂｎ・・・・・・メモリブ
ロック代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- 複数のプロセッサと、これらプロセッサに共用されるメ
モリとを共通バス上に並設してなるマルチプロセッサシ
ステムにおいて、前記メモリを所定数のブロックに分割
するとともに、該メモリからブロック毎に読出されるデ
ータのチェックを行なうチェック回路を設け、該チェッ
ク回路にてデータの映りが検出されたときは該誤りが検
出されたメモリブロックのみを使用禁止とすることによ
りシステムの保護を図るようにしたことを特徴とするマ
ルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121212A JPS5914197A (ja) | 1982-07-14 | 1982-07-14 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57121212A JPS5914197A (ja) | 1982-07-14 | 1982-07-14 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5914197A true JPS5914197A (ja) | 1984-01-25 |
| JPS6353575B2 JPS6353575B2 (ja) | 1988-10-24 |
Family
ID=14805647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57121212A Granted JPS5914197A (ja) | 1982-07-14 | 1982-07-14 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914197A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432357A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Fault processing system |
| JPH01108667A (ja) * | 1987-10-21 | 1989-04-25 | Hitachi Ltd | 資源の共用排他制御方法 |
| JPH02213976A (ja) * | 1988-12-29 | 1990-08-27 | Internatl Business Mach Corp <Ibm> | 多重処理コンピユータ及びプロセツサ間通信方法 |
| US6782492B1 (en) | 1998-05-11 | 2004-08-24 | Nec Corporation | Memory error recovery method in a cluster computer and a cluster computer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537635A (en) * | 1978-09-06 | 1980-03-15 | Nec Corp | Message transmitter |
| JPS5693198A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Main memory control system |
-
1982
- 1982-07-14 JP JP57121212A patent/JPS5914197A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537635A (en) * | 1978-09-06 | 1980-03-15 | Nec Corp | Message transmitter |
| JPS5693198A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Main memory control system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432357A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Fault processing system |
| JPH01108667A (ja) * | 1987-10-21 | 1989-04-25 | Hitachi Ltd | 資源の共用排他制御方法 |
| JPH02213976A (ja) * | 1988-12-29 | 1990-08-27 | Internatl Business Mach Corp <Ibm> | 多重処理コンピユータ及びプロセツサ間通信方法 |
| US6782492B1 (en) | 1998-05-11 | 2004-08-24 | Nec Corporation | Memory error recovery method in a cluster computer and a cluster computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6353575B2 (ja) | 1988-10-24 |
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