JPS5914197A - マルチプロセツサシステム - Google Patents

マルチプロセツサシステム

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Publication number
JPS5914197A
JPS5914197A JP57121212A JP12121282A JPS5914197A JP S5914197 A JPS5914197 A JP S5914197A JP 57121212 A JP57121212 A JP 57121212A JP 12121282 A JP12121282 A JP 12121282A JP S5914197 A JPS5914197 A JP S5914197A
Authority
JP
Japan
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memory
cpu
block
section
processor system
Prior art date
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Granted
Application number
JP57121212A
Other languages
English (en)
Other versions
JPS6353575B2 (ja
Inventor
Sumio Uchiyama
内山 純夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Fuji Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, Fuji Electric Manufacturing Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP57121212A priority Critical patent/JPS5914197A/ja
Publication of JPS5914197A publication Critical patent/JPS5914197A/ja
Publication of JPS6353575B2 publication Critical patent/JPS6353575B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/0721Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
    • G06F11/0724Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU] in a multiprocessor or a multi-core unit
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
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    • G06F11/0703Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation

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  • Engineering & Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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  • Debugging And Monitoring (AREA)
  • Multi Processors (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、複数のプロセッサで構成されるマルチプロ
セッサシステム、特にかかるシステムにおいて複数のプ
ロセッサにより共用される共通メモリの制御方式に関す
る。
かかるシステムにおいて使用される共通メモリは、通常
のメモリにプロセッサ(CP U ) jlJのメモリ
アクセスの排他的制御機能(テストアンドセット機能)
、他のCPUへの通知機能(割込み等)等を付加し、さ
らにはデータの信頼性を確保するためにパリティチェッ
ク、CRC(サイクリックリダングンシーチェック)等
のチェック機能を付加して構成されるが、このようなメ
モリにおいて障害が発生すると、CPUに異常割込みが
発生し、その結果共通メモリの使用が禁止されたり、ま
たはシステムそのものがダウンする原因ともなる。
この発明はこの点に鑑みてなされたもので、メモリ障害
が発生しても直ちにはシステムダウンとならないように
して、システムの信頼性を向上させることを目的とする
その特徴は、マルチプロセッサシステムを構成する共通
メモリを複数のブロックに分割して効率のよいデータ転
送を可能にするとともに、データに異常が発生した場合
は該当するブロックのみを使用禁止とすることにより、
システム全体がダウンすることがないようにしてシステ
ムの信頼性を向上させる点にある。
以下、図面を参照してこの発明の詳細な説明する、。
第1図はこの発明の実施例を示す構成図、第2図は共通
メモリの構成を示す構成図である。第1図において、1
,2はプロセッサ(CPU)、3は共通メモリ、4,5
はパリティチェック等を行なうチェック回路、BUSは
共通バスである。
すなわち、共通バスBUSに並設される複数のプロセッ
サCPUI 、CPU2 (第1図では、2つだけが示
されている。)は、豆いに共通メモリ3をアクセスする
、つまり共通メモリ3は両方のCPUから同時にアクセ
スすることができるとともに、競合によってメモリが破
壊されない様に構成されている。CPU 工およびCP
U2には、共通メモリ3の障害を検出するためにチェッ
ク回路4.5がそれぞれ設けられており、メモリ障害が
発生した場合は異常検出信号Sfを発して各CPUに通
知する。また、CP U iおよびCPU2は共通メモ
リ3の制御のために相反に割込み信号Siを発し、これ
により相手側CP TJに対して共通メモリの使用中ま
たは空きを通知することができる。
共通メモリ3は、Bl〜Bllのn個のブロックに分割
され、共通メモリの使用は該ブロック単位で行なわれる
。すなわち、〜各ブロックは第2図に示されるように、
フラグ部FQとデータ部DAとに分かれており、フラグ
部FGはBUSYフラグ部31全31t CP T1m
MIJ番号部32、受信CPU識別番号部33および無
効フラグ部34を備えている。BUSY7ラグ部31は
、このブロックが使用中か否かを表示するフラグであり
、各CPUによって互いに排他的にテストされる。各C
PUは共通メモリ3を使用するに当たり、各ブロックの
BUSY7ラグ部31を調べ、空きであれば、そのブロ
ックのBUSY7ラグ部31をセットすることによりメ
モリ3の使用権を確立する。ここで、例えばCPUIが
CPU2に対してデータを送信する場合には、CPU1
はメモリブロックのBUSYフラグ部31全31トする
ことにより使用権を確立し、データ部DAに所定のデー
タをセットした後、送信CPU識別番号部32に自己の
識別番号を付す一方、受信CPU識別番号部33には相
手CPUの識別番号を付し、割込み信号Siを利用して
相手CPU(、二こでは、CPU2)に通知する。CP
U2は割込み信号Siにより共通メモリ3の各ブロック
を調べ、受信CPU識別番号部33の識別番号が自己の
それと一致するブロックのデータDAを受信データとし
て処理し、BUSYフラグ部31全31ットする0なお
、CPU2からCPUIへのデータ転送も上記と全く同
様に行なわれる。
このようなデータ転送時において、メモリ障害が発生す
ると、チェック回路4または5により直ちに検出され、
異常検出信号8fが各CPUへ通知される。通常、メモ
リ障害はメモリリード時に検出されるので、受信処理中
のCPUがメモリ異常を検知することになる。したがっ
て、受信処理中にCPUがメモリ異常を検知した場合は
その受信処理を中断し、処理中のメモリブロックの無効
フラグ部34をセットするとともに、送信CPUに対し
て割込み信号Siを発する。送信側CPUは該割込み信
号を受けてメモリブロックを調べ、無効7ラグ934に
無効フラグが立っていることを検出した場合は、別のブ
ロックによりデータを再送する。なお、無効フラグが立
ったメモリブロックは、以後の処理においては使用され
ない。また、メモリ異常が発生したことは、コンソール
等によりオペレータに通知される。
以上のように、この発明によれば、共通メモリを複数の
ブロックに分割し、異常発生時には該当ブロックのみを
無効とすることにより、信頼性の高いデータ転送な実現
することができる利点を有するものである。
【図面の簡単な説明】 第1図はこの発明の実施例を示す構成図、第2図は共通
メモリの構成を示す構成図である。 符号説明 1.2・・・・・・プロセッサ(CPU)、3・・・・
・・共通メモリ、4,5・・・・・・チェック回路、 
B U 5−−−−−−バス、31・・・・・・BU8
Yフラグ部、32・・・・・・送信CPU識別番号部、
33・・・・・・受信CPU識別番号部)34・・・・
・・無効フラグ部、FG・・・・・・フラグ部、DA・
・・・・・データ部、B1〜Bn・・・・・・メモリブ
ロック代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎    清

Claims (1)

    【特許請求の範囲】
  1. 複数のプロセッサと、これらプロセッサに共用されるメ
    モリとを共通バス上に並設してなるマルチプロセッサシ
    ステムにおいて、前記メモリを所定数のブロックに分割
    するとともに、該メモリからブロック毎に読出されるデ
    ータのチェックを行なうチェック回路を設け、該チェッ
    ク回路にてデータの映りが検出されたときは該誤りが検
    出されたメモリブロックのみを使用禁止とすることによ
    りシステムの保護を図るようにしたことを特徴とするマ
    ルチプロセッサシステム。
JP57121212A 1982-07-14 1982-07-14 マルチプロセツサシステム Granted JPS5914197A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57121212A JPS5914197A (ja) 1982-07-14 1982-07-14 マルチプロセツサシステム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57121212A JPS5914197A (ja) 1982-07-14 1982-07-14 マルチプロセツサシステム

Publications (2)

Publication Number Publication Date
JPS5914197A true JPS5914197A (ja) 1984-01-25
JPS6353575B2 JPS6353575B2 (ja) 1988-10-24

Family

ID=14805647

Family Applications (1)

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JP57121212A Granted JPS5914197A (ja) 1982-07-14 1982-07-14 マルチプロセツサシステム

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JP (1) JPS5914197A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6432357A (en) * 1987-07-29 1989-02-02 Nec Corp Fault processing system
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JPH02213976A (ja) * 1988-12-29 1990-08-27 Internatl Business Mach Corp <Ibm> 多重処理コンピユータ及びプロセツサ間通信方法
US6782492B1 (en) 1998-05-11 2004-08-24 Nec Corporation Memory error recovery method in a cluster computer and a cluster computer

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* Cited by examiner, † Cited by third party
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JPS5693198A (en) * 1979-12-26 1981-07-28 Fujitsu Ltd Main memory control system

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US6782492B1 (en) 1998-05-11 2004-08-24 Nec Corporation Memory error recovery method in a cluster computer and a cluster computer

Also Published As

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JPS6353575B2 (ja) 1988-10-24

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