JPS63251841A - マルチプロセツサの異常検出制御方法 - Google Patents
マルチプロセツサの異常検出制御方法Info
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- JPS63251841A JPS63251841A JP62086332A JP8633287A JPS63251841A JP S63251841 A JPS63251841 A JP S63251841A JP 62086332 A JP62086332 A JP 62086332A JP 8633287 A JP8633287 A JP 8633287A JP S63251841 A JPS63251841 A JP S63251841A
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- 230000005856 abnormality Effects 0.000 title claims abstract description 28
- 238000001514 detection method Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 title claims description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 3
- 238000004260 weight control Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000102542 Kara Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は共有メモリを有するマルチプロセフサシステム
において発生した障害を検出し制御する方式、および主
処理装置と従処理装置で構成されるマルチプロセッサシ
ステムにおいて従処理装置に発生した障害を検出し制御
する方法に関する。
において発生した障害を検出し制御する方式、および主
処理装置と従処理装置で構成されるマルチプロセッサシ
ステムにおいて従処理装置に発生した障害を検出し制御
する方法に関する。
従来共有メモリを仔するマルチプロセッサシステムにお
いては障害の発生をメモリの内容に反映しそれを各々の
プロセッサがセマフォを用いて読むことにより異１゛検
出していた（特開昭０Ｏ−２５４３０３）、又主処理装
置と従処理装置で構成されるマルチプロセッサシステム
においては主処理装置内に応答待ちタイマを設け、従弟
理装はのｖ、態を監視することにより障害発生を検出し
ていた。また最近では障害検出時間の短縮化を計るため
ファームウェアレベルで前記従処理装置のための状態通
知要求コマンドを設は従処理装置からのレスポンスが予
め決められた時間内に得られるかどうかで判断する方式
（特Ｃ＋＋昭６Ｏ−２５４３３８）であった。
いては障害の発生をメモリの内容に反映しそれを各々の
プロセッサがセマフォを用いて読むことにより異１゛検
出していた（特開昭０Ｏ−２５４３０３）、又主処理装
置と従処理装置で構成されるマルチプロセッサシステム
においては主処理装置内に応答待ちタイマを設け、従弟
理装はのｖ、態を監視することにより障害発生を検出し
ていた。また最近では障害検出時間の短縮化を計るため
ファームウェアレベルで前記従処理装置のための状態通
知要求コマンドを設は従処理装置からのレスポンスが予
め決められた時間内に得られるかどうかで判断する方式
（特Ｃ＋＋昭６Ｏ−２５４３３８）であった。
従来の技術では共有メモリををするマルチプロセッサシ
ステムにおいても、主処理装置と従処理１４ ｉ＆で構
成されるマルチプロセッサシステムにおいても発生ずる
障害を瞬時に検出し得ない。即ち戸害が発生してから何
らかの方法で障゛、１Ｆに対処するまでにプロセッサは
異常状態のままで動作を続行するので事態の悪化を招く
ことになる。最悪の場合は障害の検出前にシステムダウ
ンに致ることもイｒる。
ステムにおいても、主処理装置と従処理１４ ｉ＆で構
成されるマルチプロセッサシステムにおいても発生ずる
障害を瞬時に検出し得ない。即ち戸害が発生してから何
らかの方法で障゛、１Ｆに対処するまでにプロセッサは
異常状態のままで動作を続行するので事態の悪化を招く
ことになる。最悪の場合は障害の検出前にシステムダウ
ンに致ることもイｒる。
本発明は、上記の欠点を除去し、障害があった場合にそ
のエラー状態を進行させない信頼性の高いマルチプロセ
ッサの制御方法を提供することを目的とする。
のエラー状態を進行させない信頼性の高いマルチプロセ
ッサの制御方法を提供することを目的とする。
本発明は少な（とも２つ以上のＣＩ） Ｕが共有のメモ
リを有するマルチプロセッサにおいて、前記プロセッサ
のうちの少なくとも１つが前記共有メモリをアクセスし
た際、該ＣＩ） Ｕにウェイトがかけられ、前記共有メ
モリのエラーをチ、ツクするメモリ異邦゛検出回路がエ
ラーを検出した場合には、他のＣＩ） Ｕに該エラーを
通知することを特徴とする。
リを有するマルチプロセッサにおいて、前記プロセッサ
のうちの少なくとも１つが前記共有メモリをアクセスし
た際、該ＣＩ） Ｕにウェイトがかけられ、前記共有メ
モリのエラーをチ、ツクするメモリ異邦゛検出回路がエ
ラーを検出した場合には、他のＣＩ） Ｕに該エラーを
通知することを特徴とする。
この方式においては障害発生の時点でプロセッサのサイ
クルをウェイト伏因とする。そのため共イｒメモリを有
するマルチプロセッサシステｌ、の各々のプロセッサ、
及び主処理装置と従処理装置で（構成されるマルチプロ
セッサシステムの各々の処理装置内のプロセッサに対し
サイクルの開始にまずウェイトをかける。障害の発生が
ない場合にはすぐさまウェイトを解除するので無用のウ
ェイトが入ることはない。障害発生時にはウェイトは解
除されず上記プロセッサ又は処理装置はウェイト状態の
ままであるので次の処理に移ることはない。また障害発
生の検出はハードウェアの信号により割り込み発生回路
から他のプロセッサ又は他の処理装置への割り込みによ
り行なう。
クルをウェイト伏因とする。そのため共イｒメモリを有
するマルチプロセッサシステｌ、の各々のプロセッサ、
及び主処理装置と従処理装置で（構成されるマルチプロ
セッサシステムの各々の処理装置内のプロセッサに対し
サイクルの開始にまずウェイトをかける。障害の発生が
ない場合にはすぐさまウェイトを解除するので無用のウ
ェイトが入ることはない。障害発生時にはウェイトは解
除されず上記プロセッサ又は処理装置はウェイト状態の
ままであるので次の処理に移ることはない。また障害発
生の検出はハードウェアの信号により割り込み発生回路
から他のプロセッサ又は他の処理装置への割り込みによ
り行なう。
以下に＞ム（４°図面を参照しながら本発明の詳細な説
明する。
明する。
共イｒメモリを有するマルチプロセッサシステムにおい
て本発明を実施するシステム構成を第１図に示す。第１
図においてｌはメインプロセッサでＣＩ） Ｕ −１で
あり、２はサブプロセッサＣＰ Ｕ −２である。各々
のプロセッサの共有メモリ５に対してのアクセス要求は
ｌのＣＰ Ｕ −１がＩＤ１２のＣＩ） Ｕ −２が２
０であり、競合回路回路４で調停されｌＤの許可信号が
ＩＧ、２Ｃの許可信号が２Ｄとなりそれぞれ排他的に出
力される。このｌＧと２Ｄのメモリアクセス許可信号に
より７のメモリアクセス制御回路からメモリに対する制
御信号３Ｄが生成される。この３Ｄの信号とアドレスＯ
Ａ、データ３Ｂにより共有メモリ５はデータの入出力を
行なう。またこのタイミングに同期してメモリ異常検出
回路６により共有メモリ５に対するアクセスが正常であ
るかを判断する。異常が検出された場合は異常発生検出
信号３Ｃを出力する。通常の異常検出はパリティチェッ
クあるいはＣｔセ０４−ニックにより行なう。
て本発明を実施するシステム構成を第１図に示す。第１
図においてｌはメインプロセッサでＣＩ） Ｕ −１で
あり、２はサブプロセッサＣＰ Ｕ −２である。各々
のプロセッサの共有メモリ５に対してのアクセス要求は
ｌのＣＰ Ｕ −１がＩＤ１２のＣＩ） Ｕ −２が２
０であり、競合回路回路４で調停されｌＤの許可信号が
ＩＧ、２Ｃの許可信号が２Ｄとなりそれぞれ排他的に出
力される。このｌＧと２Ｄのメモリアクセス許可信号に
より７のメモリアクセス制御回路からメモリに対する制
御信号３Ｄが生成される。この３Ｄの信号とアドレスＯ
Ａ、データ３Ｂにより共有メモリ５はデータの入出力を
行なう。またこのタイミングに同期してメモリ異常検出
回路６により共有メモリ５に対するアクセスが正常であ
るかを判断する。異常が検出された場合は異常発生検出
信号３Ｃを出力する。通常の異常検出はパリティチェッ
クあるいはＣｔセ０４−ニックにより行なう。
１のＣＰＵ−１と２のＣＰＵ−２が共有メモリ５に対し
アクセスする際のタイミングチャートを第２図に示す、
１のＣＩ） Ｕ −１からの共イｆメモリ５に対するア
クセス要求ＩＤが出力され、競合回避回路４で調停され
１のＣＩ） Ｕ −１のアクセス許可信号ＩＧが出力さ
れる。その時２のＣＩ） Ｕ −２からの共イｒメモリ
５に対するアクセス要求２ｃはＩＤの要求が解除される
まで競合回避回路４に許可されないのでそのままの伏儂
となる。ｌのＣＰＵ−１の側ではアクセス許可信号ＩＧ
によりアドレスバッフ１８、データバブファ９を開き共
有メモリ５に対しアクセスを開始する。メモリアクセス
制御回路７から共有メモリ５にアクセス制御信号３Ｄが
出力されデータの人出力が行なわれ１のＣＩ） Ｕ −
１側のアクセスが終了する。この時アクセスデータを用
いてメモリ異常検出回路６により異常検出が行なわれる
。異フＳが検出された場合は検出信号３ＣによりｌのＣ
ＰＵ−１に人力される。ｌのＣＩ） Ｕ −１のアクセ
ス時の障害は割り込みとしてＩＣより入力され一種の例
外処理が行なわれる。
アクセスする際のタイミングチャートを第２図に示す、
１のＣＩ） Ｕ −１からの共イｆメモリ５に対するア
クセス要求ＩＤが出力され、競合回避回路４で調停され
１のＣＩ） Ｕ −１のアクセス許可信号ＩＧが出力さ
れる。その時２のＣＩ） Ｕ −２からの共イｒメモリ
５に対するアクセス要求２ｃはＩＤの要求が解除される
まで競合回避回路４に許可されないのでそのままの伏儂
となる。ｌのＣＰＵ−１の側ではアクセス許可信号ＩＧ
によりアドレスバッフ１８、データバブファ９を開き共
有メモリ５に対しアクセスを開始する。メモリアクセス
制御回路７から共有メモリ５にアクセス制御信号３Ｄが
出力されデータの人出力が行なわれ１のＣＩ） Ｕ −
１側のアクセスが終了する。この時アクセスデータを用
いてメモリ異常検出回路６により異常検出が行なわれる
。異フＳが検出された場合は検出信号３ＣによりｌのＣ
ＰＵ−１に人力される。ｌのＣＩ） Ｕ −１のアクセ
ス時の障害は割り込みとしてＩＣより入力され一種の例
外処理が行なわれる。
ｌのＣＰ Ｕ −１のサイクルが終了すると競合回避回
路４から２０ＣＰＵ−２のアクセス許可信号２Ｄが出力
される。この信号によりアドレスバブフ７１３、データ
バッファ１２を開き共イｒメモリ５に対してのアクセス
を開始する。メモリ制御回路７から共有メモリ５にアク
セス制御信号３Ｄが出力されデータの入出力が行なわれ
る。２のＣＰＵ−２はアクセス要求信号２Ｃを出力した
時点でウェイト制御回路３により自分自身にウェイト２
Ｅをかける。このウェイト２Ｅはアクセス許可信号２Ｄ
が出力された後に解除するが、異常検出回路６により２
のＣＰＵ−２のアクセスに異常が検出された場合は解除
されずウェイト２Ｉシは出力されたままとなるので、２
のＣＰＵ−２はその異常サイクルのままでウェイトを続
ける。また２のＣＩ） Ｕ −２のアクセス時の異常検
出信号はウェイト制御回路３より１のＣＰＵ−１に対し
割り込み信号ＩＦが出力されるのでｌのＣＩ’Ｕ−１は
シフ害に対する処理を行ない２のＣＰＵ−２に対する制
御信号ＩＥによりリセットをかけたり停止させたりする
ことができる。
路４から２０ＣＰＵ−２のアクセス許可信号２Ｄが出力
される。この信号によりアドレスバブフ７１３、データ
バッファ１２を開き共イｒメモリ５に対してのアクセス
を開始する。メモリ制御回路７から共有メモリ５にアク
セス制御信号３Ｄが出力されデータの入出力が行なわれ
る。２のＣＰＵ−２はアクセス要求信号２Ｃを出力した
時点でウェイト制御回路３により自分自身にウェイト２
Ｅをかける。このウェイト２Ｅはアクセス許可信号２Ｄ
が出力された後に解除するが、異常検出回路６により２
のＣＰＵ−２のアクセスに異常が検出された場合は解除
されずウェイト２Ｉシは出力されたままとなるので、２
のＣＰＵ−２はその異常サイクルのままでウェイトを続
ける。また２のＣＩ） Ｕ −２のアクセス時の異常検
出信号はウェイト制御回路３より１のＣＰＵ−１に対し
割り込み信号ＩＦが出力されるのでｌのＣＩ’Ｕ−１は
シフ害に対する処理を行ない２のＣＰＵ−２に対する制
御信号ＩＥによりリセットをかけたり停止させたりする
ことができる。
第３図にウェイト制御回路３の回路を示ず、２のＣＰＵ
−２がメモリアクセス要求信号２Ｃを出力すると６のＮ
ＡＮＤが反転してフリップフロップ１をクリアしＣＰＵ
−２に対しウェイト信号２Ｅが出力される。競合回避回
路よりＣＰＵ−２のアクセス許可信号２Ｄが出力される
と７リツプフロフプｌのクリアは解除される。さらにカ
ラ／り３のクリアも解除される。上記カウンタ３と発振
器４はメモリに対するアクセスレディのタイミングを作
るもので予め設定しておいた時間になるとフリップフロ
ップ１のクロックをたたきＣＰＵ−２に対するウェイト
２Ｅを解除する。しかしメモリに障害が発生した場合、
障害発生信号３ｃによりそのサイクルがＣＰＵ−２のサ
イクルの時ＮＡＮＤ８によりフリップフロップ２がセッ
トされその出力により（１’Ｕ−１に対する割り込み要
求ｌＦが入力される。またＡＮＤ７によりカウンタ３の
出力は禁止されるのでＣＩ’Ｕ−２のウェイト２Ｅは解
除されない、このウェイトはＣＰＵ−１からの制御信号
例えばリセットにより解除される。
−２がメモリアクセス要求信号２Ｃを出力すると６のＮ
ＡＮＤが反転してフリップフロップ１をクリアしＣＰＵ
−２に対しウェイト信号２Ｅが出力される。競合回避回
路よりＣＰＵ−２のアクセス許可信号２Ｄが出力される
と７リツプフロフプｌのクリアは解除される。さらにカ
ラ／り３のクリアも解除される。上記カウンタ３と発振
器４はメモリに対するアクセスレディのタイミングを作
るもので予め設定しておいた時間になるとフリップフロ
ップ１のクロックをたたきＣＰＵ−２に対するウェイト
２Ｅを解除する。しかしメモリに障害が発生した場合、
障害発生信号３ｃによりそのサイクルがＣＰＵ−２のサ
イクルの時ＮＡＮＤ８によりフリップフロップ２がセッ
トされその出力により（１’Ｕ−１に対する割り込み要
求ｌＦが入力される。またＡＮＤ７によりカウンタ３の
出力は禁止されるのでＣＩ’Ｕ−２のウェイト２Ｅは解
除されない、このウェイトはＣＰＵ−１からの制御信号
例えばリセットにより解除される。
ｍ４図に主処理装置と従処理装置で構成されるマルチプ
ロセッサシステムにおいて本発明を実施する他のシステ
ム構成を示す、１はメインプロセッサでＣＩ） Ｕ −
１で２は従処理装置のプロセッサでＣＩ’ Ｕ −２で
ある。４３は従処理装置のメモリ、４４は従処理装置の
Ｉｌｏである。２のＣＰＵ−２がメモリ４３ヘアクセス
する場合はメモリアクセス制御信号４２Ａによりメモリ
４３ヘアクセスし、同時にウェイト制御回路４７により
２のＣＩ） Ｕ −２へウェイト信号４２ ＩＩを出力
する。メモリアクセスに異常があるかどうかについては
メモリ異常検出回路４５により判定し異常がない場合に
はウェイト制御回路４７は２のＣＩ） Ｕ −２に対す
るウェイトを解除して２のＣＰＵ−２はそのサイクルを
終結するが異常が検出された場合はウェイト信号４２１
１は解除されず１のＣＩ’Ｕ−１に対し異常を知らせる
割り込み信号４１１１が入力される。２のＣＩ） Ｕ
−２がＩｌｏへアクセスする場合は１１０アクセス制御
信号４２Ｄにより１．／ ０ヘアクセスし同時にウェイ
ト制御回路４７により２のＣＩ） Ｕ −２へウェイト
信号４２ ＩＩを出力する。Ｉ１０アクセスに異常があ
るかどうかについてはＩ１０異常検出回路４８により判
定し異常がない場合にはウェイト制御回路４７は２のＣ
ＰＵ−２に対するウェイトを解除して２のＣＰＵ−２は
そのＩ１０アクセスサイクルは終結するが、異常が検出
された場合はウェイト信号４２Ｈは解除されずｌのＣＰ
Ｕ−１に対し異常を知らせる割り込み信号４１１３が入
力される。このウェイト制御回路４７についてはｍ３図
と同ｒフものである。
ロセッサシステムにおいて本発明を実施する他のシステ
ム構成を示す、１はメインプロセッサでＣＩ） Ｕ −
１で２は従処理装置のプロセッサでＣＩ’ Ｕ −２で
ある。４３は従処理装置のメモリ、４４は従処理装置の
Ｉｌｏである。２のＣＰＵ−２がメモリ４３ヘアクセス
する場合はメモリアクセス制御信号４２Ａによりメモリ
４３ヘアクセスし、同時にウェイト制御回路４７により
２のＣＩ） Ｕ −２へウェイト信号４２ ＩＩを出力
する。メモリアクセスに異常があるかどうかについては
メモリ異常検出回路４５により判定し異常がない場合に
はウェイト制御回路４７は２のＣＩ） Ｕ −２に対す
るウェイトを解除して２のＣＰＵ−２はそのサイクルを
終結するが異常が検出された場合はウェイト信号４２１
１は解除されず１のＣＩ’Ｕ−１に対し異常を知らせる
割り込み信号４１１１が入力される。２のＣＩ） Ｕ
−２がＩｌｏへアクセスする場合は１１０アクセス制御
信号４２Ｄにより１．／ ０ヘアクセスし同時にウェイ
ト制御回路４７により２のＣＩ） Ｕ −２へウェイト
信号４２ ＩＩを出力する。Ｉ１０アクセスに異常があ
るかどうかについてはＩ１０異常検出回路４８により判
定し異常がない場合にはウェイト制御回路４７は２のＣ
ＰＵ−２に対するウェイトを解除して２のＣＰＵ−２は
そのＩ１０アクセスサイクルは終結するが、異常が検出
された場合はウェイト信号４２Ｈは解除されずｌのＣＰ
Ｕ−１に対し異常を知らせる割り込み信号４１１３が入
力される。このウェイト制御回路４７についてはｍ３図
と同ｒフものである。
（発明の効果〕
以上詳記したように本発明の異常検出制御方法によれば
、共有メモリを存するマルチプロセッサシステムや主処
理装置と従処理装置で構成するマルチプロセッサシステ
ムにおいて障害が発生した場合にその異常サイクルをウ
ェイト吠態とし、割り込み信号によりハードウェアで他
のプロセッサに異常検出したことを知らせるので、異常
内容に応じた処理を最適に行なうことができる。
、共有メモリを存するマルチプロセッサシステムや主処
理装置と従処理装置で構成するマルチプロセッサシステ
ムにおいて障害が発生した場合にその異常サイクルをウ
ェイト吠態とし、割り込み信号によりハードウェアで他
のプロセッサに異常検出したことを知らせるので、異常
内容に応じた処理を最適に行なうことができる。
第１図は本発明の一実施例を示すブロック図。
第２図は、上記実施例の共有メモリへのアクセス動作を
説明するタイミングチャート。第３図は、本発明のウェ
イト制御回路の一例を示す図。ｉ４図は、本発明の他の
実施例を示すブロック図。 １・・・ＣＰＵ ２・・・ＣＰＵ ３・・・ウェイト制御回路 以 上 出願人 セイコーエブンン株式会社 第３図
説明するタイミングチャート。第３図は、本発明のウェ
イト制御回路の一例を示す図。ｉ４図は、本発明の他の
実施例を示すブロック図。 １・・・ＣＰＵ ２・・・ＣＰＵ ３・・・ウェイト制御回路 以 上 出願人 セイコーエブンン株式会社 第３図
Claims (1)
- 少なくとも２つ以上のＣＰＵが共有のメモリを有する
マルチプロセッサにおいて、前記プロセッサのうちの少
なくとも１つが前記共有メモリをアクセスした際、該Ｃ
ＰＵにウエイトがかけられ、前記共有メモリのエラーを
チェックするメモリ異常検出回路がエラーを検出した場
合には、他のＣＰＵに該エラーを通知することを特徴と
するマルチプロセッサの異常検出制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086332A JPS63251841A (ja) | 1987-04-08 | 1987-04-08 | マルチプロセツサの異常検出制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086332A JPS63251841A (ja) | 1987-04-08 | 1987-04-08 | マルチプロセツサの異常検出制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63251841A true JPS63251841A (ja) | 1988-10-19 |
Family
ID=13883882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62086332A Pending JPS63251841A (ja) | 1987-04-08 | 1987-04-08 | マルチプロセツサの異常検出制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63251841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4039013A1 (de) * | 1989-12-08 | 1991-06-13 | Hitachi Ltd | Vorrichtung zur erfassung von informationen ueber fehlfunktionen in einem multiprozessor |
| JP2004141524A (ja) * | 2002-10-28 | 2004-05-20 | Sophia Co Ltd | 遊技設備装置及び遊技媒体データの処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576956A (en) * | 1980-06-16 | 1982-01-13 | Hitachi Ltd | Information processor |
| JPS61267861A (ja) * | 1985-05-20 | 1986-11-27 | Fujitsu Ltd | マルチプロセツサ装置 |
-
1987
- 1987-04-08 JP JP62086332A patent/JPS63251841A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576956A (en) * | 1980-06-16 | 1982-01-13 | Hitachi Ltd | Information processor |
| JPS61267861A (ja) * | 1985-05-20 | 1986-11-27 | Fujitsu Ltd | マルチプロセツサ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4039013A1 (de) * | 1989-12-08 | 1991-06-13 | Hitachi Ltd | Vorrichtung zur erfassung von informationen ueber fehlfunktionen in einem multiprozessor |
| JP2004141524A (ja) * | 2002-10-28 | 2004-05-20 | Sophia Co Ltd | 遊技設備装置及び遊技媒体データの処理方法 |
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