JPS63251842A - マルチプロセツサの異常検出制御方法 - Google Patents
マルチプロセツサの異常検出制御方法Info
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- JPS63251842A JPS63251842A JP62086333A JP8633387A JPS63251842A JP S63251842 A JPS63251842 A JP S63251842A JP 62086333 A JP62086333 A JP 62086333A JP 8633387 A JP8633387 A JP 8633387A JP S63251842 A JPS63251842 A JP S63251842A
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- 230000005856 abnormality Effects 0.000 title claims abstract description 27
- 238000001514 detection method Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 title claims description 10
- 238000004260 weight control Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000288673 Chiroptera Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＣＰＭ業上の利用分野〕
本発明は共有メモリをイ「するマルチプロセッサ。
システムにおいて発生した障害を検出し制御する方式、
および主処理装置と従処理装置で構成されるマルチプロ
セッサシステムにおいて従処理装置に発生した障害を検
出し制御する方法に閃する。
および主処理装置と従処理装置で構成されるマルチプロ
セッサシステムにおいて従処理装置に発生した障害を検
出し制御する方法に閃する。
従来共有メモリを千ｆするマルチプロセッサシステムに
おいては障害の発生をメモリの内容に反映しそれを各々
のプロセッサがセマフォを用いて読むことにより異常検
出していた（特開昭６Ｏ−２５４３０３）。又主処理装
置と従処理装置で構成されるマルチプロセッサシステム
においては主処理装置内に応答待ちタイマを設け、従処
理装置の伏態を監視することにより障害発生を検出して
いた。また最近では障害検出時間の短縮化を計るための
ファームウェアレベルで前記従処理装置のための伏ｆｌ
ｌ！！通知要求コマンドを設は従処理装置からのレスポ
ンスが予め決められた時間内に得られるかどうかで判断
する方式（特開昭６０−２５４３３８）であった。
おいては障害の発生をメモリの内容に反映しそれを各々
のプロセッサがセマフォを用いて読むことにより異常検
出していた（特開昭６Ｏ−２５４３０３）。又主処理装
置と従処理装置で構成されるマルチプロセッサシステム
においては主処理装置内に応答待ちタイマを設け、従処
理装置の伏態を監視することにより障害発生を検出して
いた。また最近では障害検出時間の短縮化を計るための
ファームウェアレベルで前記従処理装置のための伏ｆｌ
ｌ！！通知要求コマンドを設は従処理装置からのレスポ
ンスが予め決められた時間内に得られるかどうかで判断
する方式（特開昭６０−２５４３３８）であった。
従来の技術では共有メモリを有するマルチプロセッサシ
ステムにおいても、主処理装置と従処理装置で構成され
るマルチプロセッサシステムにおいても発生する障害を
瞬時に検出し得ない。即ち障害が発生してから何らかの
方法で障害に対処するまでにプロセッサは異常状態のま
まで動作を続行するので事態の悪化を招くことになる。
ステムにおいても、主処理装置と従処理装置で構成され
るマルチプロセッサシステムにおいても発生する障害を
瞬時に検出し得ない。即ち障害が発生してから何らかの
方法で障害に対処するまでにプロセッサは異常状態のま
まで動作を続行するので事態の悪化を招くことになる。
最悪の場合は障害の検出前にシステムダウンに致ること
もイｒる。
もイｒる。
本発明は、上記の欠点を除去し、障害があった場合にそ
のエラー状態を進行させない信頼性の高いマルチプロセ
ッサの制御方法を提供することを目的とする。
のエラー状態を進行させない信頼性の高いマルチプロセ
ッサの制御方法を提供することを目的とする。
本発明は少なくとも２つ以上のＣＰＵが共をのメモリを
イｒするマルチプロセッサにおいて、前記プロセッサの
うち少なくとも１つがｎｉｆ記共有メモリをアクセスし
た際、該ＣＰＵにウェイトがかけられ、前記共有メモリ
のエラーをチェックするメモリ異常検出回路がエラーを
検出しない場合には前記ウェイトを解除することを特徴
とする。
イｒするマルチプロセッサにおいて、前記プロセッサの
うち少なくとも１つがｎｉｆ記共有メモリをアクセスし
た際、該ＣＰＵにウェイトがかけられ、前記共有メモリ
のエラーをチェックするメモリ異常検出回路がエラーを
検出しない場合には前記ウェイトを解除することを特徴
とする。
この方式においては障害発生の時点でプロセッサのサイ
クルをウェイトｖ、ｆｉ！１とする。そのため共イ［メ
モリを有するマルチプロセッサシステムの各々のプロセ
ッサ、及び主処理装置と従処理装置で？１１１ｉ成され
るマルチプロセッサシステムの各々の処理’Ａ ｋＹ内
のプロセッサに対しサイクルの開始にまずウェイトをか
ける。障害の発生がない場合にはすぐさまウェイトを解
除するので無用のウェイトが入ることはない。障害発生
時にはウェイトは解除されず上記プロセッサ又は処理装
置はウェイ）ｖ、態のままであるので次の処理に移るこ
とはない。また障害の発生の検出はハードウェアの信号
により割り込み発生回路から他のプロセッサ又は他の処
理装置への割り込みにより行なう。
クルをウェイトｖ、ｆｉ！１とする。そのため共イ［メ
モリを有するマルチプロセッサシステムの各々のプロセ
ッサ、及び主処理装置と従処理装置で？１１１ｉ成され
るマルチプロセッサシステムの各々の処理’Ａ ｋＹ内
のプロセッサに対しサイクルの開始にまずウェイトをか
ける。障害の発生がない場合にはすぐさまウェイトを解
除するので無用のウェイトが入ることはない。障害発生
時にはウェイトは解除されず上記プロセッサ又は処理装
置はウェイ）ｖ、態のままであるので次の処理に移るこ
とはない。また障害の発生の検出はハードウェアの信号
により割り込み発生回路から他のプロセッサ又は他の処
理装置への割り込みにより行なう。
（実施例〕
以下に添付図面を参照しながら本発明の詳細な説明する
。
。
共イｒメモリを有するマルチプロセッサシステムにおい
て本発明を実施するシステム構成を第１図に示す、第１
図において１はメインプロセッサでＣＩ’Ｕ−１であり
、２はサブプロセッサＣＩ） Ｕ −２である。各々の
プロセッサの共有メモリ５に対してのアクセス要求は１
０ＣＰ Ｕ −１がＩＤ１２のＣＩ） Ｕ −２が２０
であり、競合回路回路４で調停され１１）の許可信号が
ｌＧ１２Ｃの許可信号が２Ｄとなりそれぞれ排他的に出
力される。このＩＧと２Ｄのメモリアクセス許可信号に
より７のメモリアクセス制御回路からメモリに対する制
御信号３Ｄが生成される。この３Ｄの信号とアドレス３
Ａ１データ３Ｂにより共有メモリ５はデータの入出力を
行なう。またこのタイミングに同期してメモリ異常検出
回路６により共有メモリ５に対するアクセスが正常であ
るかを判断する。異常が検出された場合は、異常発生検
出信号３Ｃを出力する。通常の異常検出はパリティチェ
ックあるいはＣＲＣチェックにより行なう。
て本発明を実施するシステム構成を第１図に示す、第１
図において１はメインプロセッサでＣＩ’Ｕ−１であり
、２はサブプロセッサＣＩ） Ｕ −２である。各々の
プロセッサの共有メモリ５に対してのアクセス要求は１
０ＣＰ Ｕ −１がＩＤ１２のＣＩ） Ｕ −２が２０
であり、競合回路回路４で調停され１１）の許可信号が
ｌＧ１２Ｃの許可信号が２Ｄとなりそれぞれ排他的に出
力される。このＩＧと２Ｄのメモリアクセス許可信号に
より７のメモリアクセス制御回路からメモリに対する制
御信号３Ｄが生成される。この３Ｄの信号とアドレス３
Ａ１データ３Ｂにより共有メモリ５はデータの入出力を
行なう。またこのタイミングに同期してメモリ異常検出
回路６により共有メモリ５に対するアクセスが正常であ
るかを判断する。異常が検出された場合は、異常発生検
出信号３Ｃを出力する。通常の異常検出はパリティチェ
ックあるいはＣＲＣチェックにより行なう。
１のＣＰＵ−１と２のＣＩ’Ｕ−２が共有メモリ５に対
しアクセスする際のタイミングチャートを第２図に示す
。ｌのＣＰ Ｕ −１からの共イｒメモリ５に対するア
クセス要求ＩＤが出力され、競合回避回路４で調停され
ｌのＣＩ） Ｕ −１のアクセス許可信号ＩＧが出力さ
れる。その時２のＣＩ’Ｕ−２からの共有メモリ５に対
するアクセス要求２ＣはＩＤの要求が解除されるまで競
合回避回路４に許可されないのでそのままのＶ、通とな
る。１のＣＩ）Ｕ−１側ではアクセス許可信号ＩＧによ
りアドレスバッツ１８、データバッフ７９を開き共有メ
モリ５に対しアクセスを開始する。メモリアクセス制御
回路７から共有メモリ５にアクセス制御信号３Ｄが出力
されデータの入出力が行なわれ１のＣＰＵ−１側のアク
セスが終了する。この時アクセスデータを用いてメモリ
異常検出回路６により異常検出が行なわれる。異常が検
出された場合は検出信号３Ｃにより１のＣＰＵ−１に入
力される。
しアクセスする際のタイミングチャートを第２図に示す
。ｌのＣＰ Ｕ −１からの共イｒメモリ５に対するア
クセス要求ＩＤが出力され、競合回避回路４で調停され
ｌのＣＩ） Ｕ −１のアクセス許可信号ＩＧが出力さ
れる。その時２のＣＩ’Ｕ−２からの共有メモリ５に対
するアクセス要求２ＣはＩＤの要求が解除されるまで競
合回避回路４に許可されないのでそのままのＶ、通とな
る。１のＣＩ）Ｕ−１側ではアクセス許可信号ＩＧによ
りアドレスバッツ１８、データバッフ７９を開き共有メ
モリ５に対しアクセスを開始する。メモリアクセス制御
回路７から共有メモリ５にアクセス制御信号３Ｄが出力
されデータの入出力が行なわれ１のＣＰＵ−１側のアク
セスが終了する。この時アクセスデータを用いてメモリ
異常検出回路６により異常検出が行なわれる。異常が検
出された場合は検出信号３Ｃにより１のＣＰＵ−１に入
力される。
ｌのＣＩ） Ｕ −１のアクセス時の障害は割り込ろと
してＩＣより入力され一種の例外処理が行なわれる。
してＩＣより入力され一種の例外処理が行なわれる。
１０） ＣＰ Ｕ −１のサイクルが終了すると競合回
避回路４から２のＣＩ） Ｕ −２のアクセス許可信号
２Ｄが出力される。この信号によりアドレスバブフ７１
３、データバッフ７１２を開き共ｎ°メモリ５に対して
のアクセスを開始する。メモリ制御回路７から共イｒメ
モリ５にアクセス制御信号３■）が出力されデータの入
出力が行なわれる。２のＣＩ）Ｌｌ−２はアクセス要求
信号２Ｃを出力した時点でウェイト制御回路３により自
分自身にウェイト２Ｅをかける。このウェイト２Ｅはア
クセス許可信号２Ｄが出力された後に解除するが、異常
検出回路６により２のＣＩ） Ｕ −２のアクセスに異
常が検出された場合は解除されずウェイト２Ｅは出力さ
れたままとなるので、２のＣＰＵ−２はその異常サイク
ルのままでウェイトを続ける。また２のＣＰＵ−２のア
クセス時の異常検出信号はウェイト制御回路３よりＩ
ＣＩ） Ｕ −１に対し割り込み信号！Ｆが出力される
ので１のｃｒ’Ｕ−ｔは障害に対する処理を行ない２の
ＣＩ） Ｕ −２に対する制御信号１１シによりリセッ
トをかけたり停止させたりすることができる。
避回路４から２のＣＩ） Ｕ −２のアクセス許可信号
２Ｄが出力される。この信号によりアドレスバブフ７１
３、データバッフ７１２を開き共ｎ°メモリ５に対して
のアクセスを開始する。メモリ制御回路７から共イｒメ
モリ５にアクセス制御信号３■）が出力されデータの入
出力が行なわれる。２のＣＩ）Ｌｌ−２はアクセス要求
信号２Ｃを出力した時点でウェイト制御回路３により自
分自身にウェイト２Ｅをかける。このウェイト２Ｅはア
クセス許可信号２Ｄが出力された後に解除するが、異常
検出回路６により２のＣＩ） Ｕ −２のアクセスに異
常が検出された場合は解除されずウェイト２Ｅは出力さ
れたままとなるので、２のＣＰＵ−２はその異常サイク
ルのままでウェイトを続ける。また２のＣＰＵ−２のア
クセス時の異常検出信号はウェイト制御回路３よりＩ
ＣＩ） Ｕ −１に対し割り込み信号！Ｆが出力される
ので１のｃｒ’Ｕ−ｔは障害に対する処理を行ない２の
ＣＩ） Ｕ −２に対する制御信号１１シによりリセッ
トをかけたり停止させたりすることができる。
第３図にウェイト制御回路３の回路を示す。２のＣＩ）
Ｕ −２がメモリアクセス要求信号２Ｃを出力すると
にのＮ Ａ Ｎ ＋）が反転してフリブブフ［Ｉフプｌ
をクリアしＣＩ） Ｕ−２に対しウェイト信号２Ｅが出
力される。競合回赴回路よりＣＩ） Ｕ −２のアクセ
ス許可信号２Ｄが出力されるとフリップフロップ１のク
リアは解除される。さらにカウンタ３のクリアも解除さ
れる。上記カウンタ３と発振器４はメモリに対するアク
セスレディのタイミングを作るもので予め設定しておい
た時間になるとフリップフロップｌのクロックをたたき
、ｃｐｕ−２に対するウェイト２Ｅを解除する。しかし
メモリに障害が発生した場合、障害発生信号３ｃにより
そのサイクルがＣＩ） Ｕ −２のサイクルの時ＮＡ
Ｎ Ｉ） ８によりフリップフロップ２がセブトされそ
の出力によりＣＩ’Ｕ−１に対する割り込み要求１１２
が入力される。またＡＮＤ７にょリカウンタ３の出力は
禁止されるのでＣＩ’ Ｕ −２０） ウェイト２Ｅは
解除されない。このウェイトはＣＰＵ−１からの制御信
号、例えばリセットにより解除される。
Ｕ −２がメモリアクセス要求信号２Ｃを出力すると
にのＮ Ａ Ｎ ＋）が反転してフリブブフ［Ｉフプｌ
をクリアしＣＩ） Ｕ−２に対しウェイト信号２Ｅが出
力される。競合回赴回路よりＣＩ） Ｕ −２のアクセ
ス許可信号２Ｄが出力されるとフリップフロップ１のク
リアは解除される。さらにカウンタ３のクリアも解除さ
れる。上記カウンタ３と発振器４はメモリに対するアク
セスレディのタイミングを作るもので予め設定しておい
た時間になるとフリップフロップｌのクロックをたたき
、ｃｐｕ−２に対するウェイト２Ｅを解除する。しかし
メモリに障害が発生した場合、障害発生信号３ｃにより
そのサイクルがＣＩ） Ｕ −２のサイクルの時ＮＡ
Ｎ Ｉ） ８によりフリップフロップ２がセブトされそ
の出力によりＣＩ’Ｕ−１に対する割り込み要求１１２
が入力される。またＡＮＤ７にょリカウンタ３の出力は
禁止されるのでＣＩ’ Ｕ −２０） ウェイト２Ｅは
解除されない。このウェイトはＣＰＵ−１からの制御信
号、例えばリセットにより解除される。
第４図に主処理装置と従処理装置で構成されるマルチプ
ロセッサシステムにおいて本発明を実施する他のシステ
ム構成を示す。■はメインプロセッザでＣＰ Ｕ −１
で２は従処理装置のプロセッサでＣＩ） Ｕ −２であ
る。４３は従処理’Ａ Ｎのメモリ、４４は従処理装置
のＩｌｏである。２のＣＰＵ−２がメモリ４３ヘアクセ
スする場合は、メモリアクセス制御信号４２Ａによりメ
モリ４３ヘアクセスし、同時にウェイト制御回路４７に
より２ヘウ工イト信号４２■１を出力する。メモリアク
セスに異常があるかどうかについては、メモリ異常検出
回路４５により判定し、異１３゛がない場合にはウェイ
ト制御回路４７は２のＣＩ’Ｕ−２に対するウェイトを
解除して、２のＣＰＵ−２はそのサイクルを終結する異
常が検出された場合はウェイト信号／１２１１は解除さ
れず、１のＣＩ’Ｕ−１に対し異常を知らせる割り込み
信号４１１３が入力される。２のＣＩ） Ｕ −２がＩ
ｌｏへアクセスする場合はＩ１０アクセス制御信号４２
ＤによりＩｌｏへアクセスし同時にウェイト制御回路４
７により２のＣＩ） Ｕ −２へウェイト信号４２ Ｉ
Ｉを出力する。
ロセッサシステムにおいて本発明を実施する他のシステ
ム構成を示す。■はメインプロセッザでＣＰ Ｕ −１
で２は従処理装置のプロセッサでＣＩ） Ｕ −２であ
る。４３は従処理’Ａ Ｎのメモリ、４４は従処理装置
のＩｌｏである。２のＣＰＵ−２がメモリ４３ヘアクセ
スする場合は、メモリアクセス制御信号４２Ａによりメ
モリ４３ヘアクセスし、同時にウェイト制御回路４７に
より２ヘウ工イト信号４２■１を出力する。メモリアク
セスに異常があるかどうかについては、メモリ異常検出
回路４５により判定し、異１３゛がない場合にはウェイ
ト制御回路４７は２のＣＩ’Ｕ−２に対するウェイトを
解除して、２のＣＰＵ−２はそのサイクルを終結する異
常が検出された場合はウェイト信号／１２１１は解除さ
れず、１のＣＩ’Ｕ−１に対し異常を知らせる割り込み
信号４１１３が入力される。２のＣＩ） Ｕ −２がＩ
ｌｏへアクセスする場合はＩ１０アクセス制御信号４２
ＤによりＩｌｏへアクセスし同時にウェイト制御回路４
７により２のＣＩ） Ｕ −２へウェイト信号４２ Ｉ
Ｉを出力する。
Ｉ１０アクセスに異常があるかどうかについてはＩ１０
異常検出回路４０により判定し、異常がない場合にはウ
ェイト制御回路４７は２０ＣＰＵ−２に対するウェイト
を解除して２のＣＩ’Ｕ−２はそのＩ１０アクセスサイ
クルは終結するが、異常が検出された場合はウェイト信
号４２１−１は解除されず１のｃｐｕ−ｔに対し異常を
知らせる割り込み信号、１１０が人力される。このウェ
イト制御回路４７については第３図と同じものである。
異常検出回路４０により判定し、異常がない場合にはウ
ェイト制御回路４７は２０ＣＰＵ−２に対するウェイト
を解除して２のＣＩ’Ｕ−２はそのＩ１０アクセスサイ
クルは終結するが、異常が検出された場合はウェイト信
号４２１−１は解除されず１のｃｐｕ−ｔに対し異常を
知らせる割り込み信号、１１０が人力される。このウェ
イト制御回路４７については第３図と同じものである。
以上詳細したように本発明の異常検出制御方法によれば
、共仔メそりを有するマルチプロセッサ。
、共仔メそりを有するマルチプロセッサ。
システムや主処理装置も従処理装置で構成するマルチプ
ロセッサシステムにおいて障害が検出されなければメモ
リアクセス時においてかけられたウェイトが解除される
ので余計なウェイトサイクルが入ることなくアクセスを
終結することができる。
ロセッサシステムにおいて障害が検出されなければメモ
リアクセス時においてかけられたウェイトが解除される
ので余計なウェイトサイクルが入ることなくアクセスを
終結することができる。
第１図は本発明の一実施例を示すブロック図。
第２図は、上記実施例の共有メモリへのアクセス動作を
説明するタイミングチャート。第３図は、本発明のウェ
イト制御回路の一例を示す図。第４図は、本発明の他の
実施例を示すブロック図。 １・・・ＣＰＵ ２・・・ＣＩ） Ｕ ３・・・ウェイト制御回路 以 上 第３図
説明するタイミングチャート。第３図は、本発明のウェ
イト制御回路の一例を示す図。第４図は、本発明の他の
実施例を示すブロック図。 １・・・ＣＰＵ ２・・・ＣＩ） Ｕ ３・・・ウェイト制御回路 以 上 第３図
Claims (1)
- 少なくとも２つ以上のＣＰＵが共有のメモリを有する
マルチプロセッサにおいて、前記プロセッサのうち少な
くとも１つが前記共有メモリをアクセスした際、該ＣＰ
Ｕにウエイトがかけられ、前記共有メモリのエラーをチ
ェックするメモリ異常検出回路がエラーを検出しない場
合には前記ウエイトを解除することを特徴とするマルチ
プロセッサの異常倹出制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086333A JPS63251842A (ja) | 1987-04-08 | 1987-04-08 | マルチプロセツサの異常検出制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62086333A JPS63251842A (ja) | 1987-04-08 | 1987-04-08 | マルチプロセツサの異常検出制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63251842A true JPS63251842A (ja) | 1988-10-19 |
Family
ID=13883912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62086333A Pending JPS63251842A (ja) | 1987-04-08 | 1987-04-08 | マルチプロセツサの異常検出制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63251842A (ja) |
-
1987
- 1987-04-08 JP JP62086333A patent/JPS63251842A/ja active Pending
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