JPS5932810B2 - 計算機システム - Google Patents
計算機システムInfo
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- JPS5932810B2 JPS5932810B2 JP55003780A JP378080A JPS5932810B2 JP S5932810 B2 JPS5932810 B2 JP S5932810B2 JP 55003780 A JP55003780 A JP 55003780A JP 378080 A JP378080 A JP 378080A JP S5932810 B2 JPS5932810 B2 JP S5932810B2
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- Japan
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- computer
- channel
- ccb
- bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は複数の計算機間で情報交換および負荷分担が行
なわれる複合系計算機システムに好適な計算機システム
に関する。
なわれる複合系計算機システムに好適な計算機システム
に関する。
一般に、複数の計算機間で情報交換および負担分担を行
ないながら運用される複合系計算機システムは、第１図
に示されるような構成となつている。
ないながら運用される複合系計算機システムは、第１図
に示されるような構成となつている。
第１図に示されるシステムにおいて、計算機Ｉｌａ、Ｉ
ｌｂとの間で情報交換（負荷分担）を行なう場合、その
開始および終了を相互に同期をとつて知らせる必要があ
る。そしてこの手段として、計算機間相互割込みが用い
られている。上記計算機間相互割込みを実現するために
、通常各入出力バス１２ａ、１２ｂに接点出力装置１３
ａ、１３ｂおよび割込みモジュール１４ａ、１４ｂなど
が接続されている。そして中央処理装置（以下ＣＰＵと
称する）１５ａ、１５ｂが接点出力装置１３ａ、１３ｂ
へ接点出力指令を送出し、その接点出力が割込みモジュ
ール１４ｂ、１４ａに入力されることによつて割込みが
発生される。また、各入出力バス１２ａ、１２ｂに通信
制御モジュール１６ａ、１６ｂを接続し、これら通信制
御モジュール１６ａ、１６ｂ同志を接続することによつ
て計算機Ｉｌａ、Ｉｌｂ間の結合を行ない、通信制御モ
ジュール１６ａ、１６ｂを通して割込みを発生する手段
もある。いずれの場合にも割込みがＣＰＵ１５ｂ、１５
ａに受付けられることにより、割込みモジュール１４ｂ
、１４ａまたは通信制御モジュール１６ｂ、１６ａは自
己の装置機番をＣＰＵ１５ｂ，１５ａに転送する。
ｌｂとの間で情報交換（負荷分担）を行なう場合、その
開始および終了を相互に同期をとつて知らせる必要があ
る。そしてこの手段として、計算機間相互割込みが用い
られている。上記計算機間相互割込みを実現するために
、通常各入出力バス１２ａ、１２ｂに接点出力装置１３
ａ、１３ｂおよび割込みモジュール１４ａ、１４ｂなど
が接続されている。そして中央処理装置（以下ＣＰＵと
称する）１５ａ、１５ｂが接点出力装置１３ａ、１３ｂ
へ接点出力指令を送出し、その接点出力が割込みモジュ
ール１４ｂ、１４ａに入力されることによつて割込みが
発生される。また、各入出力バス１２ａ、１２ｂに通信
制御モジュール１６ａ、１６ｂを接続し、これら通信制
御モジュール１６ａ、１６ｂ同志を接続することによつ
て計算機Ｉｌａ、Ｉｌｂ間の結合を行ない、通信制御モ
ジュール１６ａ、１６ｂを通して割込みを発生する手段
もある。いずれの場合にも割込みがＣＰＵ１５ｂ、１５
ａに受付けられることにより、割込みモジュール１４ｂ
、１４ａまたは通信制御モジュール１６ｂ、１６ａは自
己の装置機番をＣＰＵ１５ｂ，１５ａに転送する。
ＣＰＵ１５ｂ，１５ａは割込みのあつた装置機番に基づ
いて、その装置に対する入出力制御の内容が示されてい
るＣＣＢ（ＣｈａｎｎｅｌＣｏｎｔｒｅｌＢｌｏｃｋ；
チヤネル制御語）の格納先頭アドレスを主メモリ１７ｂ
，１７ａから読出す。そしてＣＰＵ１５ｂ，１５ａはＣ
ＣＢ格納先頭アドレスによつて主メモリ１７ｂ，１７ａ
から対応するＣＣＢを読出す。ＣＰＵ１５ｂ，１５ａは
ＣＣＢに従つて入出力制御を行ない、所定動作終了後に
ターミネーシヨン割込みをプログラムに通知する。この
ようなＣＰＵ１５ｂ，１５ａの処理は、通常ＣＰＵ１５
ｂ，１５ａに設けられたチヤネル入出力機構（マイクロ
プログラム）２０ｂ，２０ａによつて実行される。チヤ
ネル入出力機構２０ａ，２０ｂによる処理は、第２図の
フローチヤートに示されているように行なわれる。
いて、その装置に対する入出力制御の内容が示されてい
るＣＣＢ（ＣｈａｎｎｅｌＣｏｎｔｒｅｌＢｌｏｃｋ；
チヤネル制御語）の格納先頭アドレスを主メモリ１７ｂ
，１７ａから読出す。そしてＣＰＵ１５ｂ，１５ａはＣ
ＣＢ格納先頭アドレスによつて主メモリ１７ｂ，１７ａ
から対応するＣＣＢを読出す。ＣＰＵ１５ｂ，１５ａは
ＣＣＢに従つて入出力制御を行ない、所定動作終了後に
ターミネーシヨン割込みをプログラムに通知する。この
ようなＣＰＵ１５ｂ，１５ａの処理は、通常ＣＰＵ１５
ｂ，１５ａに設けられたチヤネル入出力機構（マイクロ
プログラム）２０ｂ，２０ａによつて実行される。チヤ
ネル入出力機構２０ａ，２０ｂによる処理は、第２図の
フローチヤートに示されているように行なわれる。
すなわち１命今の実行終了毎に割込みが調べられ、割込
みがあれば処理はチヤネル入出力機構２０ａ，２０ｂに
移る。まずステツプＳ１において入出力バス１２ａ，１
２ｂからの割込みであるかダイレクトメモリアクセスバ
ス（以下ＤＭＡバスと称する）１８ａ，１８ｂからの割
込みであるかが調べられる。そして入出力バス１２ａ，
１２ｂからの割込みであれば、ステツプＳ２へ進み、前
述した如く装置機番に基づいて対応するＣＣＢが取出さ
れる。ＣＣＢはたとえば第３図に示されるように構成さ
れている。
みがあれば処理はチヤネル入出力機構２０ａ，２０ｂに
移る。まずステツプＳ１において入出力バス１２ａ，１
２ｂからの割込みであるかダイレクトメモリアクセスバ
ス（以下ＤＭＡバスと称する）１８ａ，１８ｂからの割
込みであるかが調べられる。そして入出力バス１２ａ，
１２ｂからの割込みであれば、ステツプＳ２へ進み、前
述した如く装置機番に基づいて対応するＣＣＢが取出さ
れる。ＣＣＢはたとえば第３図に示されるように構成さ
れている。
このＣＣＢは主メモリ１７ａ，１７ｂ上に設定され、そ
の先頭アドレスは任意である。入出力バス１２ａ，１２
ｂに接続されている装置の入出力制御は、ＣＣＢが主メ
モリ１７ａ，１７ｂに設定された後、そのＣＣＢ格納先
頭アドレスを、ＣＰＵ１５ａ，１５ｂおよび主メモリ１
７ａ，１７ｂのハードウエアによつて前述した如くチヤ
ネル入出力機構２０ａ，２０ｂに知らせることにより起
動される。以後割込みが発生するごとに、ＣＣＢの内容
の解析、処理がチヤネル入出力機構２０ａ，２０ｂのマ
イクロプログラムによつて行なわれる（ステツプＳ３）
。次にステツプＳ４では、ＣＣＢで指定された処理が終
了したか否かの判断が行なわれる。そして、終了してい
ればステツプＳ５の処理に移る。ステツプＳ５では、タ
ーミネーシヨンキユーにＣＣＢ格納先頭アドレスが登録
される。
の先頭アドレスは任意である。入出力バス１２ａ，１２
ｂに接続されている装置の入出力制御は、ＣＣＢが主メ
モリ１７ａ，１７ｂに設定された後、そのＣＣＢ格納先
頭アドレスを、ＣＰＵ１５ａ，１５ｂおよび主メモリ１
７ａ，１７ｂのハードウエアによつて前述した如くチヤ
ネル入出力機構２０ａ，２０ｂに知らせることにより起
動される。以後割込みが発生するごとに、ＣＣＢの内容
の解析、処理がチヤネル入出力機構２０ａ，２０ｂのマ
イクロプログラムによつて行なわれる（ステツプＳ３）
。次にステツプＳ４では、ＣＣＢで指定された処理が終
了したか否かの判断が行なわれる。そして、終了してい
ればステツプＳ５の処理に移る。ステツプＳ５では、タ
ーミネーシヨンキユーにＣＣＢ格納先頭アドレスが登録
される。
ここでターミネーシヨンキユーとは、入出力動作の終了
したＣＣＢ格納先頭アドレスが登録されるキユーであり
、主メモリ１７ａ，１７ｂ上に設定され、そのアドレス
は主メモリ１７ａ，１７ｂの所定アドレスに格納される
。第４図はターミネーシヨンキユーの構造を模式的に示
すもので、リスト構造になつている。図中、Ｓｏはリス
トの大きさ、Ｓ１は登録数、Ｓ２，Ｓ３は次に登録を行
なうスロツトを示す。ターミネーシヨンキユーへの登録
が終了すると、次にステツプＳ６に進み第５図に示され
るＰＳＷ（ＰｒｏｇｒａｍＳｔａｔｕｓＷｏｒｄ；プロ
グラムステータスワード）のチヤネルターミネーシヨン
許可ビツトが調べられる。そして指定があつた場合、チ
ヤネルターミネーシヨン割込みがプログラムに知らされ
ＰＳＷの交換が行なわれる（ステツプＳ７）。一方、指
定がなければ次の命今実行に移る。なおチヤネルターミ
ネーシヨン割込みにより、割込み発生時の旧ＰＳＷは主
メモリ１７ａ，１７ｂの所定アドレスに格納され、別の
所定アドレスに格納されている新ＰＳＷに制御が移る。
一方、ステツプＳ１において、ＤＭＡバス１８ａ，１８
ｂからの割込みであると判断された場合、ステツプＳ８
に進む。
したＣＣＢ格納先頭アドレスが登録されるキユーであり
、主メモリ１７ａ，１７ｂ上に設定され、そのアドレス
は主メモリ１７ａ，１７ｂの所定アドレスに格納される
。第４図はターミネーシヨンキユーの構造を模式的に示
すもので、リスト構造になつている。図中、Ｓｏはリス
トの大きさ、Ｓ１は登録数、Ｓ２，Ｓ３は次に登録を行
なうスロツトを示す。ターミネーシヨンキユーへの登録
が終了すると、次にステツプＳ６に進み第５図に示され
るＰＳＷ（ＰｒｏｇｒａｍＳｔａｔｕｓＷｏｒｄ；プロ
グラムステータスワード）のチヤネルターミネーシヨン
許可ビツトが調べられる。そして指定があつた場合、チ
ヤネルターミネーシヨン割込みがプログラムに知らされ
ＰＳＷの交換が行なわれる（ステツプＳ７）。一方、指
定がなければ次の命今実行に移る。なおチヤネルターミ
ネーシヨン割込みにより、割込み発生時の旧ＰＳＷは主
メモリ１７ａ，１７ｂの所定アドレスに格納され、別の
所定アドレスに格納されている新ＰＳＷに制御が移る。
一方、ステツプＳ１において、ＤＭＡバス１８ａ，１８
ｂからの割込みであると判断された場合、ステツプＳ８
に進む。
ステツプＳ８では、ＣＰＵ１５ａ，１５ｂにより割込み
が受付けられることによつて、チヤネル装置１９ａ，１
９ｂから転送声れたＣＣＢ格納先頭アドレスがＤＭＡバ
ス１８ａ，１８ｂを通してチヤネル入出力機構２０ａ，
２０ｂに取込まれる。これによりステツプＳ５に示され
るターミネーシヨンキユーへの登録が行なわれる。この
場合、ＤＭＡバス１８ａ，１８ｂを通しての入出力制御
が、ＣＣＢに基づいて行なわれることは入出力バス１２
ａ，１２ｂの場合と同様であるが、次の点で大きく異な
つている。すなわち、ＤＭＡバス１８ａ，１８ｂを通し
ての入出力制御は、ＣＰＵ１５ａ，１５ｂによつて行な
われるのではなく、チヤネル装置１９ａ，１９ｂにより
ＣＰＵ１５ａ，１５ｂと併せて行なわれる。このため、
ＤＭＡバス１８ａ，１８ｂからのＣＰＵ１５ａ，１５ｂ
に対する割込みはＣＣＢの動作終了に対する割込みとな
つている。このように従来の複合系計算機システムでは
、入出力バスを通して計算機間割込みを行なうために、
プログラムは割込みモジユールおよび通信制御モジユー
ルなどの割込み受信装置のＣＣＢを主メモリ上に設定し
なければならず、ソフトウエアの負担が大きくなる欠点
があつた。
が受付けられることによつて、チヤネル装置１９ａ，１
９ｂから転送声れたＣＣＢ格納先頭アドレスがＤＭＡバ
ス１８ａ，１８ｂを通してチヤネル入出力機構２０ａ，
２０ｂに取込まれる。これによりステツプＳ５に示され
るターミネーシヨンキユーへの登録が行なわれる。この
場合、ＤＭＡバス１８ａ，１８ｂを通しての入出力制御
が、ＣＣＢに基づいて行なわれることは入出力バス１２
ａ，１２ｂの場合と同様であるが、次の点で大きく異な
つている。すなわち、ＤＭＡバス１８ａ，１８ｂを通し
ての入出力制御は、ＣＰＵ１５ａ，１５ｂによつて行な
われるのではなく、チヤネル装置１９ａ，１９ｂにより
ＣＰＵ１５ａ，１５ｂと併せて行なわれる。このため、
ＤＭＡバス１８ａ，１８ｂからのＣＰＵ１５ａ，１５ｂ
に対する割込みはＣＣＢの動作終了に対する割込みとな
つている。このように従来の複合系計算機システムでは
、入出力バスを通して計算機間割込みを行なうために、
プログラムは割込みモジユールおよび通信制御モジユー
ルなどの割込み受信装置のＣＣＢを主メモリ上に設定し
なければならず、ソフトウエアの負担が大きくなる欠点
があつた。
またＣＰＵが割込みを受付けた後、ＣＣＢを設定し、こ
のＣＣＢの解析、処理を行なうことによつて割込みをプ
ログラムに通知しなければならず、その処理時間が無視
できない欠点があつた。本発明は上記事情に鑑みてなさ
れたものでその目的は、他系からの割込み要求が受信さ
れた場合、どの系からの割込みであるかをプログラムが
ＣＣＢの設定を行なうことなく判断でき、もつて応答性
の著しく高い計算機間割込み処理が可能で、かつソフト
ウエア負担を著しく軽減できるシステム効率の高い計算
機システムを提供することにある。
のＣＣＢの解析、処理を行なうことによつて割込みをプ
ログラムに通知しなければならず、その処理時間が無視
できない欠点があつた。本発明は上記事情に鑑みてなさ
れたものでその目的は、他系からの割込み要求が受信さ
れた場合、どの系からの割込みであるかをプログラムが
ＣＣＢの設定を行なうことなく判断でき、もつて応答性
の著しく高い計算機間割込み処理が可能で、かつソフト
ウエア負担を著しく軽減できるシステム効率の高い計算
機システムを提供することにある。
以下、本発明の一実施例を図面を参照して説明する。第
６図は本発明の計算機システムの構成を示すプロツク図
であり、２１はＣＰＵである。ＣＰＵ２ｌは第１図に示
されるＣＰＵｌ５ａ，ｌ５ｂ同様チヤネル入出力機構２
２を有している。このチヤネル入出力機構２２により、
前述したようにＣＣＢに基づく入出力制御が行なわれる
。２３は主メモリ、２４は入出力バス、２５はＤＭＡバ
スである。
６図は本発明の計算機システムの構成を示すプロツク図
であり、２１はＣＰＵである。ＣＰＵ２ｌは第１図に示
されるＣＰＵｌ５ａ，ｌ５ｂ同様チヤネル入出力機構２
２を有している。このチヤネル入出力機構２２により、
前述したようにＣＣＢに基づく入出力制御が行なわれる
。２３は主メモリ、２４は入出力バス、２５はＤＭＡバ
スである。
２６は計算機間割込み受信装置である。
この割込み受信装置２６は、ＤＭＡバス２５に接続され
、他系計算機（図示せず）からの割込み要求に応じてＤ
ＭＡバス２５を通してＣＰＵ２ｌに割込みをかけるよう
になつている。次に第７図を用いて計算機間割込み受信
装置２６の構成を説明する。
、他系計算機（図示せず）からの割込み要求に応じてＤ
ＭＡバス２５を通してＣＰＵ２ｌに割込みをかけるよう
になつている。次に第７図を用いて計算機間割込み受信
装置２６の構成を説明する。
図中、３１は割込み要求検知回路である。割込み要求検
知回路３１は他系計算機からの割込み要求を各系毎に検
知するようになつている。３２は割込み要求検知回路３
１の検知結果が保持される割込みレジスタである。
知回路３１は他系計算機からの割込み要求を各系毎に検
知するようになつている。３２は割込み要求検知回路３
１の検知結果が保持される割込みレジスタである。
割込みレジスタ３２は、各系に対応して設けられた割込
みレジスタ３２１〜３２ｎで構成され、各系毎の割込み
要求を保持する。３３は優先度制御回路である。
みレジスタ３２１〜３２ｎで構成され、各系毎の割込み
要求を保持する。３３は優先度制御回路である。
優先度制御回路３３は割込みレジスタ３２１〜３２ｎの
いずれかがセツトすることにより、あらかじめ定められ
ている優先度に従つて、最も優先度の高いレジスタを選
択する。そして優先度制御回路３３は該レジスタの番号
をエンコードし、割込み要求元（発信側）の計算機が識
別できるデータを出力する。また優先度制御回路３３は
上記エンコード動作に応じて、起動信号を出力する。３
４は上記エンコードされたデータが保持されるデータレ
ジスタ、３５は割込みインタフエイス回路である。
いずれかがセツトすることにより、あらかじめ定められ
ている優先度に従つて、最も優先度の高いレジスタを選
択する。そして優先度制御回路３３は該レジスタの番号
をエンコードし、割込み要求元（発信側）の計算機が識
別できるデータを出力する。また優先度制御回路３３は
上記エンコード動作に応じて、起動信号を出力する。３
４は上記エンコードされたデータが保持されるデータレ
ジスタ、３５は割込みインタフエイス回路である。
割込みインタフエイス回路３５はＣＰＵ２ｌ（第６図）
との割込みシーケンスのインタフエイスであり、以下に
示される各種信号が入出力される。（１）割込み信号Ｃ
ＡＴＮＯ ＣＰＵ２ｌに対する割込み要求を示す信号。
との割込みシーケンスのインタフエイスであり、以下に
示される各種信号が入出力される。（１）割込み信号Ｃ
ＡＴＮＯ ＣＰＵ２ｌに対する割込み要求を示す信号。
（２）割込み承認信号ＣＡＣＫＯＣＰＵ２ｌが割込みを
受付けたことを示す信号。
受付けたことを示す信号。
（３）データコントロール信号ＣＤＡＴＡＯデータがＤ
ＭＡバス２５上に送出されていることを示す信号。
ＭＡバス２５上に送出されていることを示す信号。
（４）シンクロナス信号ＣＳＹＮＯ
ＤＭＡバス２５上のデータが取込まれたことを示す信号
。
。
３６１〜３６ｎは他系の各計算機（図示せず）毎に設け
られている割込み要求発信装置である。
られている割込み要求発信装置である。
割込み要求発信装置３６１〜３６ｎはそれぞれ対応する
計算機からの指令に応じて割込み要求を発生する。次に
第６図および第７図の構成の動作を説明する。
計算機からの指令に応じて割込み要求を発生する。次に
第６図および第７図の構成の動作を説明する。
たとえばいま、割込み要求発信装置３６１に対応する計
算機から、割込み起動の指令が出されたものとする。こ
れにより割込み要求発信装置３６１は計算機間割込み受
信装置２６に対し割込み要求を送出する。この割込み要
求は割込み要求検知回路３１によつて検知され、これに
より割込み要求発信装置３６１からの割込み要求が保持
される割込みレジスタ３２１がセツトする。優先度制御
回路３３は割込みレジスタ３２１のセツトに応じて動作
し、対応する（割込み発信側の）計算機が識別できるデ
ータを出力する。このデータはデータレジスタ３４に保
持される。また、優先度制御回路３３は割込みインタフ
エイス回路３５へ起動信号を出力する。割込みインタフ
エイス回路３５は、上記起動信号に応答して割込み信号
ＣＡＴＮＯをＤＭＡバス２５上へ送出する。
算機から、割込み起動の指令が出されたものとする。こ
れにより割込み要求発信装置３６１は計算機間割込み受
信装置２６に対し割込み要求を送出する。この割込み要
求は割込み要求検知回路３１によつて検知され、これに
より割込み要求発信装置３６１からの割込み要求が保持
される割込みレジスタ３２１がセツトする。優先度制御
回路３３は割込みレジスタ３２１のセツトに応じて動作
し、対応する（割込み発信側の）計算機が識別できるデ
ータを出力する。このデータはデータレジスタ３４に保
持される。また、優先度制御回路３３は割込みインタフ
エイス回路３５へ起動信号を出力する。割込みインタフ
エイス回路３５は、上記起動信号に応答して割込み信号
ＣＡＴＮＯをＤＭＡバス２５上へ送出する。
ＣＰＵ２ｌは、上記割込み信号ＣＡＴＮＯを取込んで割
込みを受付けると、割込み承認信号ＣＡＣＫＯをアクテ
イブにし、割込みを受付けた旨を知らせる。割込みイン
タフエイス回路３５は割込み承認信号ＣＡＣＫＯに応答
してデータレジスタ３４の保持内容をＤＭＡバス２５上
に送出せしめる。また割込みインタフエイス回路３５は
、ＤＭＡバス２５上にデータが送出されていることを示
すデータコントロール信号ＣＤＡＴＡ０をアクテイブに
する。更に割込みインタフエイス回路３５は上記割込み
承認信号ＣＡＣＫ０に応答して、割込み信号ＣＡＴＮ０
をリセツトする。またＣＰＵ２１は、データレジスタ３
４よりＤＭＡバス２５を通して転送された（割込み発信
側の計算機が識別できる）データを取込むことにより、
その旨を示すシンクロナス信号ＣＳＹＮ０をアクテイブ
にする。割込みインタフエイス回路３５はシンクロナス
信号ＣＳＹＮ０に応答して、データコントロール信号Ｃ
ＤＡＴＡ０をリセツトするとともに、データレジスタ３
４からのデータの送出を停止する。そして割込みインタ
フエイス回路３５は優先度制御回路３３に対し、ＣＰＵ
２１へのデータ転送が終了した旨を知らせる。一方、Ｃ
ＰＵ２１は、チヤネル入出力機構２２によつて上述した
ＤＭＡバス２５からの割込みを、チヤネル装置（図示せ
ず）の制御下におけるＣＣＢの動作終了に対する割込み
と同じレベルで処理する。
込みを受付けると、割込み承認信号ＣＡＣＫＯをアクテ
イブにし、割込みを受付けた旨を知らせる。割込みイン
タフエイス回路３５は割込み承認信号ＣＡＣＫＯに応答
してデータレジスタ３４の保持内容をＤＭＡバス２５上
に送出せしめる。また割込みインタフエイス回路３５は
、ＤＭＡバス２５上にデータが送出されていることを示
すデータコントロール信号ＣＤＡＴＡ０をアクテイブに
する。更に割込みインタフエイス回路３５は上記割込み
承認信号ＣＡＣＫ０に応答して、割込み信号ＣＡＴＮ０
をリセツトする。またＣＰＵ２１は、データレジスタ３
４よりＤＭＡバス２５を通して転送された（割込み発信
側の計算機が識別できる）データを取込むことにより、
その旨を示すシンクロナス信号ＣＳＹＮ０をアクテイブ
にする。割込みインタフエイス回路３５はシンクロナス
信号ＣＳＹＮ０に応答して、データコントロール信号Ｃ
ＤＡＴＡ０をリセツトするとともに、データレジスタ３
４からのデータの送出を停止する。そして割込みインタ
フエイス回路３５は優先度制御回路３３に対し、ＣＰＵ
２１へのデータ転送が終了した旨を知らせる。一方、Ｃ
ＰＵ２１は、チヤネル入出力機構２２によつて上述した
ＤＭＡバス２５からの割込みを、チヤネル装置（図示せ
ず）の制御下におけるＣＣＢの動作終了に対する割込み
と同じレベルで処理する。
すなわちチヤネル入出力機構２２は、ＤＭＡバス２５か
らの割込みがＣＣＢの動作終了に対する割込みであるの
か、あるいは上述したように他系計算機からの割込みで
あるのかを認識する機能を有しておらず、したがつて従
来例で説明したようにＤＭＡバス２５からの割込みに対
してはすべてターミネーシヨンキユーへの登録、更にタ
ーミネーシヨン割込み発生の処理が行なわれる。この結
果、ＤＭＡバス２５を通してＣＰＵ２１に取込まれたデ
ータすなわち割込み発信側の計算機が識別できるデータ
（ＣＣＢの動作終了に対する割込みの場合には、チヤネ
ル装置から転送されるＣＣＢ格納先頭アドレス）が第４
図に示されるターミネーシヨンキユーに登録される。こ
のように本実施例によれば、他系からの割込み要求に応
じて割込み信号を発生する計算機間割込み受信装置２６
をＤＭＡバス２５に接続し、ＤＭＡバス２５を通してＣ
ＰＵ２１に割込みをかけることにより、ＣＰＵ２１側に
おいて割込み処理のためのＣＣＢを設定することが不要
となる。
らの割込みがＣＣＢの動作終了に対する割込みであるの
か、あるいは上述したように他系計算機からの割込みで
あるのかを認識する機能を有しておらず、したがつて従
来例で説明したようにＤＭＡバス２５からの割込みに対
してはすべてターミネーシヨンキユーへの登録、更にタ
ーミネーシヨン割込み発生の処理が行なわれる。この結
果、ＤＭＡバス２５を通してＣＰＵ２１に取込まれたデ
ータすなわち割込み発信側の計算機が識別できるデータ
（ＣＣＢの動作終了に対する割込みの場合には、チヤネ
ル装置から転送されるＣＣＢ格納先頭アドレス）が第４
図に示されるターミネーシヨンキユーに登録される。こ
のように本実施例によれば、他系からの割込み要求に応
じて割込み信号を発生する計算機間割込み受信装置２６
をＤＭＡバス２５に接続し、ＤＭＡバス２５を通してＣ
ＰＵ２１に割込みをかけることにより、ＣＰＵ２１側に
おいて割込み処理のためのＣＣＢを設定することが不要
となる。
このため本実施例によれば、プログラム作成が容易とな
るばかりでなく、割込みがある毎にＣＣＢの再設定を行
なわなくてもＣＰＵ２１は次の処理に移ることができ、
高速処理が可能となる。また本実施例によれば、チヤネ
ルターミネーシヨン割込みとして直接プログラムに割込
むことができるため処理速度が著しく速くなる。しかも
プログラムはターミネーシヨンキユーのデータから、ど
の計算機からの割込みであるかを知ることができる。な
お、前記実施例では、割込みインタフエイス回路３５が
データコントロール信号ＣＤＡＴＡ０をリセツトすると
ともに、データレジスタ３４からのデータ送出を停止し
た時点で、割込みレジスタ３２１がリセツトされる。
るばかりでなく、割込みがある毎にＣＣＢの再設定を行
なわなくてもＣＰＵ２１は次の処理に移ることができ、
高速処理が可能となる。また本実施例によれば、チヤネ
ルターミネーシヨン割込みとして直接プログラムに割込
むことができるため処理速度が著しく速くなる。しかも
プログラムはターミネーシヨンキユーのデータから、ど
の計算機からの割込みであるかを知ることができる。な
お、前記実施例では、割込みインタフエイス回路３５が
データコントロール信号ＣＤＡＴＡ０をリセツトすると
ともに、データレジスタ３４からのデータ送出を停止し
た時点で、割込みレジスタ３２１がリセツトされる。
そして、他の割込みレジスタ３２２〜３２ｎのいずれか
がセツトしていれば、前述した場合と同様の動作があら
かじめ定められた優先順位に従つて行なわれる。以上詳
述したように本発明によれば、他系からの割込み要求が
受信された場合、どの系からの割込みであるかをプログ
ラムがＣＣＢの設定を行なうことなく判断でき、もつて
応答性の著しく高い計算機間割込み処理が可能で、かつ
ソフトウエア負担を著しく軽減できるシステム効率の高
い計算機システムを提供できる。
がセツトしていれば、前述した場合と同様の動作があら
かじめ定められた優先順位に従つて行なわれる。以上詳
述したように本発明によれば、他系からの割込み要求が
受信された場合、どの系からの割込みであるかをプログ
ラムがＣＣＢの設定を行なうことなく判断でき、もつて
応答性の著しく高い計算機間割込み処理が可能で、かつ
ソフトウエア負担を著しく軽減できるシステム効率の高
い計算機システムを提供できる。
第１図は従来の複合系計算機システムの構成図、第２図
はチヤネル入出力機構の動作を示すフローチヤート、第
３図はチヤネル制御語（ＣＣＢ）の構成例を示す図、第
４図はターミネーシヨンキユーの構造を模式的に示す図
、第５図はプログラムステータスワード（ＰＳＷ）を示
す図、第６図は本発明の計算機システムの一実施例を示
す構成図、第７図は上記実施例における計算機間割込み
受信装置の構成を示すブロツク図である。 １５ａ，１５ｂ，２１・・・・・・中央処理装置（ＣＰ
Ｕ）、１７ａ，１７ｂ，２３・・・・・・主メモリ、
１８ａ，１８ｂ，２５・・・・・・ダイレクトメモリア
クセスバス（ＤＭＡバス）、２０ａ，２０ｂ，２２・・
・・・・チヤネル入出力機構、２６・・・・・・計算機
間割込み受信装置、３２・・・・・・割込みレジスタ、
３３・・・・・・優先度制御回路、３４・・・・・・デ
ータレジスタ、３５・・・・・・割込みインタフエイス
回路。
はチヤネル入出力機構の動作を示すフローチヤート、第
３図はチヤネル制御語（ＣＣＢ）の構成例を示す図、第
４図はターミネーシヨンキユーの構造を模式的に示す図
、第５図はプログラムステータスワード（ＰＳＷ）を示
す図、第６図は本発明の計算機システムの一実施例を示
す構成図、第７図は上記実施例における計算機間割込み
受信装置の構成を示すブロツク図である。 １５ａ，１５ｂ，２１・・・・・・中央処理装置（ＣＰ
Ｕ）、１７ａ，１７ｂ，２３・・・・・・主メモリ、
１８ａ，１８ｂ，２５・・・・・・ダイレクトメモリア
クセスバス（ＤＭＡバス）、２０ａ，２０ｂ，２２・・
・・・・チヤネル入出力機構、２６・・・・・・計算機
間割込み受信装置、３２・・・・・・割込みレジスタ、
３３・・・・・・優先度制御回路、３４・・・・・・デ
ータレジスタ、３５・・・・・・割込みインタフエイス
回路。
Claims (1)
- １ チャネル制御語に従つて入出力制御を行なうチャネ
ル装置からのＤＭＡバス経由の動作終了割込みを受付け
た状態で、当該チャネル装置からＤＭＡバス経由で送信
されるチャネル制御語のメモリアドレスをターミネーシ
ヨンキユーに登録するチャネル入出力機構を中央処理装
置内に有する計算機間の情報交換を、割込み方式によつ
て行なう計算機システムにおいて、他系計算機毎の割込
み要求発生装置と、これら各割込み要求発生装置に接続
されると共に、上記中央処理装置と接続する上記ＤＭＡ
バスに接続される計算機間割込み受信装置であつて、上
記割込み要求発生装置からの割込み要求信号を受信する
と上記ＤＭＡバスを介し上記中央処理装置に割込み信号
を送信する手段、および上記中央処理装置からの上記割
込み信号に対する応答信号を受信すると割込み発信側計
算機の識別データを上記ＤＭＡバスを介し上記中央処理
装置に送信する手段を有する計算機間割込み受信装置と
を具備し、上記計算機間割込み受信装置からの割込みに
対し、上記チャネル入出力機構により、上記計算機関割
込み受信装置からの上記識別データが、上記チャネル装
置からの動作終了割込みと同じレベルで上記ターミネー
シヨンキユーに登録されることを特徴とする計算機シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003780A JPS5932810B2 (ja) | 1980-01-17 | 1980-01-17 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55003780A JPS5932810B2 (ja) | 1980-01-17 | 1980-01-17 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56101229A JPS56101229A (en) | 1981-08-13 |
| JPS5932810B2 true JPS5932810B2 (ja) | 1984-08-11 |
Family
ID=11566693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55003780A Expired JPS5932810B2 (ja) | 1980-01-17 | 1980-01-17 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932810B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517446B2 (ja) * | 1983-02-07 | 1993-03-09 | Babcock Hitachi Kk |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4850544B2 (ja) * | 2006-03-15 | 2012-01-11 | Ｎｔｎ株式会社 | 逆入力遮断クラッチ |
-
1980
- 1980-01-17 JP JP55003780A patent/JPS5932810B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517446B2 (ja) * | 1983-02-07 | 1993-03-09 | Babcock Hitachi Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56101229A (en) | 1981-08-13 |
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