JPS5932812B2 - 計算機システム - Google Patents

Description

【発明の詳細な説明】 本発明は複数の計算機間で情報交換および負荷分担が行
なわれる複合系計算機システムに好適な計算磯システム
に関する。

一般に複数の計算機間で情報交換および負荷分担を行な
う場合、情報交換（負荷分担）の開始および終了時期を
相互に同期をとつて他系計算磯に知らせる必要がある。

そして、この手段として計算磯間割込みが用いられてい
る。従来、計算磯間割込みを実現するために、入出カバ
スに割込み発信装置を接続し、中央処理装置に設けられ
たチヤネル入出力機構の制御によつて上記割込み発信装
置から所望の計算磯に割込みをかける手段か用いられて
いた。

第１図は従来の複合系計算隈システムのシステム構成を
示すもので、上述の如くたとえば各計算機１１ａ，１１
ｂにおける入出力バス１２ａ，１２ｂにはそれぞれ割込
み発信装置１３ａ，１３ｂが接続されている。

同じく入出力バス１２ａ，１２ｂにはそれぞれ割込み受
信装置１４ａ，１４ｂが接続され、各計算磯１１ａ，１
１ｂは図示の如く接続されている。そして計算磯間の割
込みは、ＣＰＵ１５ａ，１５ｂが割込み発信装置１３ａ
，１３ｂに対し、プログラムに基づく動作要求を入出力
バス１２ａ，１２ｂを通して出すことによつて実現され
ていた。当然、割込み発信装置１３ａ，１３ｂは、対応
する入出力バス１２ａ，１２ｂに接続される図示せぬ各
種入出力機器と同じレベルで取扱われる。すなわちプロ
グラム起動による割込み発信は、ＣＰＵ１５ａ，１５ｂ
のチヤネル入出力機構１６ａ，１６ｂの制御によつて行
なわれ、その入出力制御動作の指定は、プログラムによ
り主メモリ１７ａ，１７ｂ上にＣＣＢ（Ｃｈａｎｎｅｌ
ＣｏｎｔｒｏｌＢｌｏｃｋ；チヤネル制御語）が設定さ
れることにより行なわれていた。ＣＣＢはたとえば第２
図に示されるように構成されている。

図中、ＣＣＷ（ＣｈａｎｎｅｌＣｏｎｔｒｏｌＷｏｒｄ
）は動作の種別（リード，ライト，コマンド送出など）
を決定するものであり、スタートアドレスはデータ転送
の行なわれるべき主メモリ１７ａ（１７ｂ）のスタート
アドレスである。ま・た、コマンドはＣＣＷによりコマ
ンド送出が指定された場合に装置（入出力磯器等）に送
られるコマンド、転送バイト数は転送すべきデータ数で
ある。チヤネル番号、装置機番、チヤネルステータスお
よび装置ステータスは、動作終了時に書込まれるもので
、実際に動作した各アドレスおよび各ステータスを示す
。更にチエインアドレスは、ＣＣＷにチエイン指定があ
る場合に次のＣＣＢが格納されている先頭アドレスを示
す。入出力バス１２ａ，１２ｂに接続されている装置の
入出力制御は、ＣＣＢが主メモリ１７ａ，１７ｂに設定
された後、そのＣＣＢ格納先頭アドレスを、ＣＰＵ１５
ａ，１５ｂおよび主メモ１月７ａ，１７ｂのハードウエ
アによつて前述した如くチヤネル入出力磯構１６ａ，１
６ｂに知らせることにより起動される。プログラム起動
による割込みの場合、ＣＣＢのコマンドを示す領域には
、割込み要求先の計算磯番号が書込まれ、ＣＣＷの特定
のビツト位置にはコマンド送出を指定するビツトが設定
される。

そしてプログラムにより第３図に示されるスタート入出
力命＋ＳＩＯが発行される。図中、Ｂ５は命令コード、
Ｒ１はレジスタを設定する部分である。このＲ１により
、第４図に示されるようにチヤネル番号および装置機番
（入出力機器等のアドレス）を示すデータが保持される
レジスタが指定される。同じくＢ５およびＲ１に基づく
Ｒ１＋１により、第５図に示されるようにＣＣＢ格納先
頭アドレスが保持されるレジスタが指定される。チヤネ
ル入出力磯構１６ａ，１６ｂは、上記スタート入出力命
令ＳＩＯに基づいて主メモリより対応するＣＣＢを取出
す。

このＣＣＢはチヤネル入出力機構１６ａ，１６ｂにより
解析、処理され、まずたとえば割込み発信装置１３ａ，
１３ｂを選択するために、対応する装置機番を示すアド
レスデータがＣＰＵｌ５ａ，ｌ５ｂより入出力バス１２
ａ，１２ｂ上に送出される。続いてＣＰＵｌ５ａ，ｌ５
ｂは、割込み発信装置１３ａ，１３ｂからのアドレス一
致検出を示す信号に応答して、割込み要求先の計算磯番
号を示すコマンドデータを入出力バス１２ａ，１２ｂ上
に送出する。割込み発信装置１３ａ，１３ｂは、上記コ
マンドデータをデコードし、該コマンドデータで指定さ
れる他系計算磯たとえば計算磯１１ｂ，１１ａに割込み
要求信号を送出する。このようにして、所望の計算機に
対する割込み起動が行なわれる。このように従来の計算
磯では、入出力バスを通してプログラム起動による割込
み発信を行なうために、プログラムは割込み発信装置の
ＣＣＢを主メモリ上に設定しなければならず、ソフトウ
エアの負担が大きくなる欠点があつた。

更にスタート入出力命令ＳＩＯが出された後、上記ＣＣ
Ｂの解析、処理を行なうことによつて、割込み発信装置
から所望の計算機に対して割込み発信を行なわしめなけ
ればならず、その処理時間が無視できない欠点があつた
。本発明は上記事情に鑑みてなされたものでその目的は
、プログラム起動により他系計算磯に割込みをかける際
、ＣＣＢ（チヤネル制御語）を設定することなしに割込
み起動発信を行なうことができ、もつてソフトウエアの
負担を著しく軽減できるとともに、処理速度を向上する
ことができるシステム効率の高い計算磯システムを提供
することにある。

以下、本発明の一実施例を図面を参照して説明する。

第６図は本発明の計算機システムの構成を示すプロツク
図である。図中、２１はＣＰＵｌ２２はチヤネル入出力
機構である。このチヤネル入出力機構２２により、従来
例で説明したようにＣＣＢに基づく入出力制御が行なわ
れる。２３は主メモリ、２４は入出力バス、２５はＤＭ
Ａバスである。

２６は計算磯間相互割込み装置（以下、割込み装置と称
する）である。

割込み装置２６は他系計算機（図示せず）からの割込み
要求に応じてＤＭＡバス２５を通してＣＰＵ２ｌに割込
みをかけるようになつている。また割込み装置２６は他
系計算磯に対して割込み要求を行なうようになつている
。３１は他系計算機からの割込み要求を検出する割込み
要求検出回路である。

割込み要求検出回路３１は、他系計算機からのプログラ
ム起動による割込み要求が各系に対応して検出されるプ
ログラム起動割込み検出回路３１１１〜３１１ｎと、他
系計算磯からの緊急割込み起動による割込み要求が各系
に対応して検出される緊急起動割込み検出回路３１２１
〜３１２ｎとを有している。３２は割込み要求検出回路
３１の検出結果が保持される割込みレジスタである。

割込みレジスタは、各プログラム起動割込み検出回路３
１１１〜３１１ｎおよび各緊急起動割込み検出回路３１
２１〜３１２ｎの各検出結果がそれぞれ保持される割込
みレジスタ３２１１〜３２１ｎ１３２２１〜３２２ｎで
構成されている。３３は優先度制御回路である。

優先度制御回路３３は割込みレジスタ３２１１〜３２１
ｎ１３２２１〜３２２ｎのいずれかがセツトすることに
より、あらかじめ定められている優先度に従つて、最も
優先度の高いレジスタを選択する。そして優先度制御回
路３３は該レジスタの番号をエンコードし、割込み発信
側の計算機が識別でき、かつプログラム起動によるもの
かあるいは緊急割込み起動によるものかが識別できるデ
ータを出力する。第７図はこのデータのフオーマツト例
を示すもので、たとえば上位４ビツト（ビツトＯ〜ビツ
ト３）によつて割込み発信側の計算磯が識別できる番号
が示される。

また後続する１ビツト（ビツト４）すなわちモードビツ
トによつて、プログラム起動による割込みであるかある
いは緊急割込み起動による割込みであるかが示される。
なお本実施例では、割込み装置２６以外の装置たとえば
図示せぬ入出力機器、チヤネル装置などによるターミネ
ーシヨン割込みの場合、上位８ビツト（ビツト０〜ビツ
ト７）がセツトすることはないため、上位８ビツトによ
り割込み装置２６からの割込みであるか否かが識別でき
るようになつている。また優先度制御回路３３は上記エ
ンコード動作に応じて、起動信号を出力する。３４は上
記エンコードされたデータが保持されるデータレジスタ
、３５は双方向ゲート、３６は双方向ゲート３５とＤＭ
Ａバス２５とに接続されるバスである。

３７は割込みインタフエイス回路である。

割込みインタフエイス回路３７はＣＰＵ２ｌとの割込み
シーケンスのインタフエイスであり、以下に示される各
種信号が入出力される。（１）割込み信号ＣＡＴＮＯＣ
ＰＵ２ｌに対する割込みを示す信号。

（２）割込み承認信号ＣＡＣＫＯ ＣＰＵ２ｌが割込みを受付けたことを示す信号。

（３）データコントロール信号ＣＤＡＴＡＯデータがＤ
ＭＡバス２５上に送出されていることを示す信号。（４
）シンクロナス信号ＣＳＹＮＯ ＤＭＡバス２５上のデータが取込まれたことを示す信号
。

３８はチヤネルアドレスデコーダである。

チヤネルアドレスデコーダ３８は、双方向ゲート３５を
通してＤＭＡバス２５から取込まれたデータをデコード
する。すなわちチヤネルアドレスデコーダ３８は、チヤ
ネル起動命◆によるプログラム起動割込みに際し、ＣＰ
Ｕ２ｌからのスタート入出力命＋ＳＩＯによつてＣＰＵ
２ｌから送出されるチヤネル番号ｍおよび計算機番号ｎ
を示すデータ（第８図参照）から自身のチヤネル番号ｍ
を検出し、その旨をＤＭＡバスインタフエイス回路４２
へ伝える。上記データは、第３図に示されるスタート入
出力命＋ＳＩＯ中のＲ１で指定されるレジスタに保持さ
れているもので、第４図における装置機番に代え、割込
み要求先の計算磯が判別できる計算機番号ｎを含んでい
ることに注意されたい。また、チヤネル番号ｍは割込み
装置２６のアドレス（チヤネルアドレス）を示している
。３９は上記計算機番号ｎを示すデータが保持される計
算機番号レジスタ、４０は計算機番号デコーダである。

計算磯番号デコーダ４０は、計算磯番号レジスタ３９の
保持内容をデコードし、対応する他系計算磯に対する割
込み要求のための信号を出力する。４１は割込み要求ド
ライバである。

割込み要求ドライバ４１は、計算機番号デコーダ４０の
出力をプログラム起動による割込み要求信号として対応
する他系計算機に送出する。すなわち割込み要求ドライ
バ４１は、チヤネル起動命令に基づくプログラム起動に
よる割込み要求を対応する他系計算機に伝える。４２は
ＤＭＡバスインタフエイス回路である。

ＤＭＡバスインタフエイス回路４２は、チヤネル起動命
令に基づくプログラム起動による割込み要求時のＣＰＵ
２ｌとの割込み起動シーケンスのインタフエイスであり
、以下に示される各種信号が入出力される（１）チヤネ
ル信号ＣＨＡＮＮＥＬＯ チャネル番号ｍおよび計算磯番号ｎが示されるデータが
ＤＭＡバス２５上に送出されたことを示す信号。

（２）アクセプト信号ＡＣＣＥＰＴＯ 上記データに示されているチヤネル番号ｍが割込み装置
２６自身のアドレスと一致したことを示す信号。

（３）データコントロール信号ＣＤＡＴＡＯ（４）シン
クロナス信号ＣＳＹＮＯ４３は異常検出回路である。

異常検出回路４３は、図示せぬ異常監視装置からの異常
検出信号ＥＸＴＲＯがアクテイブになるか、電源が割込
み装置２６に供給されない状態になるか、またはＣＰＵ
２ｌによつてシステムクリア信号ＣＳＣＬＲＯがアクテ
イブになるかのいずれかによつて異常を判断する。

４４は緊急割込みドライバである。

緊急割込みドライバ４４は、異常検出回路４３の異常判
断結果に応じて各他系計算機（図示せず）へのドライブ
を停止する。すなわち異常伏態には電源が供給されない
場合も含まれるので、本実施例では、緊急割込みドライ
バ４４は、ドライブ停止によつて緊急割込み要求信号を
各他系計算機へ伝達するようになつている。次に第６図
の構成の動作を割込み起動（チヤネル起動命令によるプ
ログラム起動、および緊急割込み起動）および割込み受
信の場合についてそれぞれ説明する。

まずチヤネル起動命令によるプログラム起動について説
明する。

たとえば今、割込み装置２６への動作要求のために、プ
ログラムに基づいてＣＰＵ２ｌにてスタート入出力命令
ＳＯが出されたものとする。このスタート入出力命令Ｓ
ＩＯに基づいて、該命令のＲ１で指定されるレジスタの
保持データ（第８図参照）、すなわち割込み装置２６の
アドレス（チヤネルアドレス）を示すチヤネル番号ｍお
よび割込要求先の計算機が判別できる番号を示す計算磯
番号ｎを含むデータが、ＣＰＵ２ｌからＤＭＡバス２５
上へ送出される。このように本実施例では、割込み装置
２６をＤＭＡバス２５に接続することによつて、該割込
み装置２６をチヤネル装置（図示せず）と同レベルで取
扱うことができる。

同じ理由により、割込み要求先の計算磯をチヤネル装置
に接続される入出力機器と同レベルで取扱うことができ
る。しかも本実施例におけるプログラム起動による割込
み起動では、チヤネル装置制御下での入出力機器、主メ
モリ２３間のデータ転送のように、スタート入出力命＋
ＳＯに先立つてＣＣＢを主メモリ２３上に設定する必要
がなく速やかに割込み起動をかけることができる。一方
、ＣＰＵ２ｌは、ＤＭＡバス２５上に送出された上記デ
ータが、スタート入出力命令ＳＩＯ中のＲ１（第３図参
照）の内容であることを示すチヤネル信号ＣＨＡＮＮＥ
ＬＯをアクテイブにする。

ＤＭＡバスインタフエイス回路４２は、チヤネル信号Ｃ
ＨＡＮＮＥＬＯに応答して、ＤＭＡバス２５上の上記デ
ータを双方向ゲート３５を通して取込み制御する。この
データのうちチヤネル番号ｍを示すデータは、チヤネル
アドレスデコーダ３８に入力される。チヤネルアドレス
デコーダ３８は上記データをデコードし、チヤネル番号
ｍが自身のアドレスに一致した場合、その旨をＤＭＡバ
スインタフエイス回路４２へ知らせる。これによりＤＭ
Ａバスインタフエイス回路４２はアドレス一致を示すア
クセプト信号ＡＣＣＥＰＴＯをアクテイブにするととも
に、上記計算磯番号ｎを示すデータを計算磯番号レジス
タ３９に保持せしめる。次にＣＰＵ２ｌは上記アクセプ
ト信号ＡＣＣＥＰＴＯに応答して、前記スタート入出力
命＋ＳＩＯＯ）Ｂ５およびＲ１に従つて指定されるＲ１
＋１のレジスタ内容（第５図参照）すなわちＣＣＢ格納
先頭アドレスをＤＭＡバス２５上へ送出する。

更にＣＰＵ２ｌはその旨のデータコントロール信号ＣＤ
ＡＴＡＯをアクテイブにする。本実施例では、上記ＤＭ
Ａバス２５上のデータ（ＣＣＢ格納先頭アドレス）は割
込み装置２６に取込まれないが、ＤＭＡバスインタフエ
イス回路４２は、データコントロール信号ＣＤＡＴＡＯ
に応答してデータ取込みを示すシンクロナス信号ＣＳＹ
ＮＯをアクテイブにする。一方、計算磯番号デコーダ４
０は、計算機番号レジスタ３９の保持内容をデコードし
、対応する他系計算機に対する割込み要求のための信号
を出力する。

これにより割込み要求ドライバ４１は、計算磯番号デコ
ーダ４０の出力によつて一義的に定められた計算磯に対
するプログラム起動による割込み要求信号をアクテイブ
にする。この結果所望の計算磯に対する割込み起動が可
能となる。以上説明したように本実施例によれば、プロ
グラム起動により他系計算機に割込みをかける際、ＣＣ
Ｂを主メモリ２３上に設定することなしに、したがつて
ＣＣＢの解析、処理を行なうことなしに割込み起動発信
を行なうことができるため、ソフトウエアの負担を著し
く軽減できるとともに、処理速度を向上することができ
る。次に緊急割込み起動について説明する。

異常検出回路４３は、異常監視装置（図示せず）からの
異常検出信号ＥＸＴＲＯがアクテイブになるか、電源が
割込み装置２６に供給されない状態になるか、またはＣ
ＰＵ２ｌによつてシステムクリア信号ＣＳＣＬＲＯがア
クテイブになつた場合、異常を判断し、その旨を緊急割
込みドライバ４４へ知らせる。これにより緊急割込みド
ライバ４４は、各他系計算磯へのドライブを停止する。
この結果、各他系計算磯に対して緊急割込み要求信号が
伝達される。このように本実施例では緊急割込み起動機
能を有しているため、特に異常が発生した場合、その時
点で他系計算磯に割込みをかけることができ、複合系計
算磯システムの再編成等の異常処理を速やかに行なうこ
とが可能となる。次に割込み受信について説明する。

他系計算機から割込み要求信号が送出され、プログラム
起動割込み検出回路３１１１〜３１１ｎおよび緊急起動
割込み検出回路３１２１〜３１２ｎのいずれかにて該割
込み要求信号が検出されたものとする。これにより割込
みレジスタ３２１１〜３２１ｎ１３２１！１〜３２２ｎ
のいずれか対応するレジスタがセツトする。優先度制御
回路３３は該レジスタのセツトに応じて動作し、セツト
されたレジスタが複数の場合、あらかじめ定められた優
先度に従つて最も優先度の高いレジスタを選択する。そ
して優先度制御回路３３は該レジスタの番号をエンコー
ドし、割込み発信側の計算磯が識別でき、かつプログラ
ム起動によるものかあるいは緊急割込み起動によるもの
かが識別できるデータ（第７図参照）を出力する。この
データはデータレジスタ３４に保持される。また、優先
度制御回路３３は割込みインタフエイス回路３７へ起動
信号を出力する。割込みインタフエイス回路３７は、上
記起動信号に応答して割込み信号ＣＡＴＮ０をＤＭＡバ
ス２５上へ送出する。ＣＰＵ２１は、上記割込み信号Ｃ
ＡＴＮ０を取込んで割込み受付けると、割込み承認信号
ＣＡＣＫ ０をアクテイブにし、割込みを受付けた旨を
知らせる。割込みインタフエイス回路３７は割込み承認
信号ＣＡＣＫ０に応答してデータレジスタ３４の保持内
容を双方向ゲート３５を通してＤＭＡバス２５上に送出
せしめる。また、割込みインタフエイス回路３７は、Ｄ
ＭＡバス２５上にデータが送出されていることを示すデ
ータコントロール信号ＣＤＡＴＡ０をアクテイブにする
。更に割込みインタフエイス回路３７は上記割込み承認
信号ＣＡＣＫ０・に応答して、割込み信号ＣＡＴＮ０を
リセツトする。またＣＰＵ２１は、データレジスタ３４
よりＤＭＡバス２５を通して転送されたデータを取込む
ことにより、その旨を示すシンクロナス信号ＣＳＹＮ０
をアクテイブにする。割込みインタフエイス回路３７は
シンクロナス信号ＣＳＹＮ０に応答して、データコント
ロール信号ＣＤＡＴＡ０をリセツトするとともに、デー
タレジスタ３４からのデータの送出を停止する。そして
割込みインタフエイス回路３７は優先度制御回路３３に
対し、ＣＰＵ２１へのデータ転送が終了した旨を知らせ
る。一方、ＣＰＵ２１は、チヤネル入出力磯構２２によ
つて上述したＤＭＡバス２５からの割込みを、チヤネル
装置（図示せず）の制御下におけるＣＣＢの動作終了に
対する割込みと同じレベルで処理する。

すなわちチヤネル入出力機構２２は、ＤＭＡバス２５か
らの割込みがＣＣＢの動作終了に対する割込みであるの
か、あるいは上述したように他系計算機からの割込みで
あるのかを認識する機能を有しておらず、このためＤＭ
Ａバス２５からの割込みに対してはすべてターミネシヨ
ンキユーへの登録、更にターミネーシヨン割込み発生の
処理が行なわれる。ここでターミネーシヨンキユーとは
、一般に入出力動作の終了したＣＣＢ格納先頭アドレス
が登録されるキユーであり、主メモリ２３上に設定され
、そのアドレスは主メモリ２３の所定アドレスに格納さ
れる。上記ＣＣＢ格納先頭アドレスは、ＣＣＢの動作終
了後の割込みに対するＣＰＵ２１からの割込み受付けに
応答して、チヤネル装置からＤＭＡバス２５上に送出さ
れる。第９図はターミネーシヨンキユーの構造を模式的
に示すもので、リスト構造になつている。図中、Ｓｏは
リストの大きさ、Ｓ１は登録数、Ｓ２，Ｓ３は次に登録
を行なうスロツトを示す。したがつて本実施例のように
割込み装置２６からの割込みの場合には、ＣＣＢ格納先
頭アドレスでなく、ＣＰＵ２１からの割込み受付けに応
答して割込み装置２６からＤＭＡバス２５上に送られた
前記データが、ターミネーシヨンキユーに登録される。

このデータが割込み発信側の計算磯が識別でき、かつプ
ログラム起動によるものかあるいは緊急割込み起動によ
るものかが識別できるデータであることは明らかである
。このように本実施例によれば、他系計算磯からの割込
み要求に応じて割込み信号を発生する割込み装置２６を
ＤＭＡバス２５に接続し、ＤＭＡバス２５を通してＣＰ
Ｕ２１に割込みをかけることにより、ＣＰＵ２１側にお
いて割込み処理のためのＣＣＢを設定することが不要と
なる。

このため本実施例によればプログラム作成が容易となる
ばかりでなく、割込みがある毎にＣＣＢの再設定を行な
わなくてもＣＰＵ２１は次の処理に移ることができ、高
速処理が可能となる。また本実施例によれば、チヤネル
ターミネーシヨン割込みとして直接プログラムに割込む
ことができ、更にプログラムはターミネーシヨンキユー
のデータから、どの計算磯からの割込みであるか、更に
プログラム起動による割込みか緊急割込み起動による割
込みかを知ることができるため、応答性の著しく高い計
算磯間割込み処理が可能となる。

このため本実施例によれは特に異常発生時の緊急割込み
に対し速やかに対処でき、もつて複合系計算磯システム
の再編成等の異常処理を効率よく行なうことができる。
ところで、割込みレジスタ３２１１〜３２１ｎ１３２２
１〜３２２ｎのうち前記割込みに寄与したレジスタは、
割込みインタフエイス回路３７によりデータコントロー
ル信号ＣＤＡＴＡＯがりセツトされるとともに、データ
レジスタ３４からのデータ送出が停止された時点で、り
セツトされる。

そして他の割込みレジスタのいずれかがセツトしていれ
ば、前述した場合と同様の動作があらかじめ定められた
優先順位に従つて行なわれる。以上詳述したように本発
明によれば、プログラム起動により他系計算磯に割込み
をかける際、ＣＣＢ（チヤネル制御語）を設定すること
なしに割込み起動発信を行なうことができ、もつてソフ
トウエアの負担を著しく軽減できるとともに、処理速度
を向上することができるシステム効率の高い計算機シス
テムを提供できる。

【図面の簡単な説明】

第１図は従来の複合系計算磯システムの構成図、第２図
はチヤネル制御語（ＣＣＢ）の構成例を示す図、第３図
乃至第５図はスタート入出力命令を実行するためのフオ
ーマツト図、第６図は本発明の計算磯システムの一実施
例を示す構成図、第７図は上記実施例の割込み受信時に
おけるデータのフオーマツト図、第８図は上記実施例の
割込み起動時におけるデータのフオーマツト図、第９図
はターミネーシヨンキユ一の構造を模式的に示す図であ
る。 １５ａ，１５ｂ，２１・・・・・・中央処理装置（ＣＰ
Ｕ）、１６ａ，１６ｂ，２２・・・・・・チヤネル入出
力磯構、１７ａ，１７ｂ，２３・・・・・・主メモリ、
１８，２５５・・・・・・ダイレクトメモリアクセスバ
ス（ＤＭＡバス）、２６・・・・・・計算磯間相互割込
み装置、３８・・・・・・チヤネルアドレスデコーダ、
３９・・・・・・計算機番号レジスタ、４０・・・・・
・計算磯番号デコーダ、４１・・・・・・割込み要求ド
ライバ、４２・・・・・・ＤＭＡバスインタフエイス回
路。

Claims (1)

1. 【特許請求の範囲】 １ チャネル入出力機構を有する中央処理装置と、前記
   中央処理装置とＤＭＡバスを介して接続されるチャネル
   装置と、前記チャネル入出力機構により主メモリの所定
   領域にチャネル制御語を作成する手段と、前記中央処理
   装置より発行されるスタート入出力命令によつて与えら
   れる前記チャネル制御語の先頭アドレスを用いて前記チ
   ャネル装置が前記主メモリから前記チャネル制御語を読
   出す手段と、このチャネル制御語に基づき前記チャネル
   装置が前記主メモリとチャネル装置に接続される周辺装
   置間のデータ転送を行なう手段とで構成されるチャネル
   制御方式の計算機間の情報変換を行なう計算機システム
   において、前記ＤＭＡバスに接続される計算機間相互割
   込み装置と、前記中央処理装置から前記計算機間相互割
   込み装置の番号をチャネル番号とし、割込み要求先計算
   機番号をデータとする前記スタート入出力命令を発行す
   る手段と、前記計算機間相互割込み装置内に設けられ、
   前記中央処理装置から前記ＤＭＡバスを介して転送され
   る前記スタート入出力命令の前記チャネル番号と自身の
   アドレスとを比較する手段と、この比較手段で一致した
   場合前記中央処理装置に応答信号を前記ＤＭＡバスを介
   して転送すると共に、前記スタート入出力命令の前記デ
   ータに示される割込み要求先計算機番号をデコードし、
   該計算機番号が示す他系計算機へ割込み要求信号を発生
   する手段とで構成し、前記計算機間相互割込み装置を前
   記チャネル装置と同レベルで取扱うことを特徴とする計
   算機システム。 ２ チヤネル入出力機構を有する中央処理装置と、前記
   中央処理装置とＤＭＡバスを介して接続されるチャネル
   装置と、前記チャネル入出力機構により主メモリの所定
   領域にチャネル制御語を作成する手段と、前記中央処理
   装置より発行されるスタート入出力命令によつて与えら
   れる前記チャネル制御語の先頭アドレスを用いて前記チ
   ャネル装置が前記主メモリから前記チャネル制御語を読
   出す手段と、このチャネル制御語に基づき前記チヤネル
   装置が前記主メモリとチャネル装置に接続される周辺装
   置間のデータ転送を行なう手段と、チャネル制御語の動
   作終了時に前記チャネル入出力機構によつて前記先頭ア
   ドレスを前記主メモリのターミネーシヨンキユーへ登録
   する手段とで構成されるチャネル制御方式の計算機間の
   情報変換を行なう計算機システムにおいて、前記ＤＭＡ
   バスに接続される計算機間相互割込み装置と、前記中央
   処理装置から前記計算機間相互割込み装置の番号をチャ
   ネル番号とし、割込み要求先計算機番号をデータとする
   前記スタート入出力命令を発行する手段と、前記計算機
   間相互割込み装置内に設けられ、前記中央処理装置から
   前記ＤＭＡバスを介して転送される前記スタート入出力
   命令の前記チャネル番号と自身のアドレスとを比較する
   手段と、この比較手段で一致した場合前記中央能理装置
   に応答信号を前記ＤＭＡバスを介して転送すると共に、
   前記スタート入出力命令の前記データに示される割込み
   要求先計算機番号をデコードし、該計算機番号が示す他
   系計算機へ割込み要求信号を発生する手段と、緊急割込
   み信号の発生に伴ない緊急割込み要求信号を発生する手
   段と、前記他系計算機からの前記割込み要求信号又は前
   記緊急割込み要求信号を保持するレジスタと、前記レジ
   スタに前記いずれかの割込み要求信号を受信すると前記
   ＤＭＡバスを介し前記中央処理装置に割込み信号を送信
   する手段と、前記中央処理装置からの上記割込み信号に
   対する応答信号を受信すると割込み発生側計算機の識別
   データおよび割込みの種別を示す情報を前記ＤＭＡバス
   を介し前記中央処理装置に送信する手段と、前記割込み
   信号を受信した前記中央処理装置の前記チャネル入出力
   機構が前記識別データおよび割込みの種別を示す情報を
   前記主メモリの前記ターミネーシヨンキユーへ登録する
   手段とを具備し、前記計算機間相互割込み装置を前記チ
   ャネル装置と同レベルで取扱うことを特徴とする計算機
   システム。