JPH0690698B2 - チャネル装置制御方式 - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 発明の効果 〔概要〕 中央処理装置（CPU）の指令に従って、主記憶装置（M
S）と入出力装置（I/O）の間のデータ転送を制御するチ
ャネル装置（CH）において、入出力装置と直接データ転
送を行うチャネル装置と、該複数個のチャネル装置の各
種処理を実行するチャネル処理装置との間の制御方式に
関し、 チャネル装置がチャネル処理装置に処理を依頼する場合
の割り込み処理時間を短くし、且つチャネル処理装置と
チャネル装置との間の処理シーケンスを少なくすること
を目的とし、 各チャネル装置内には、上記チャネル処理装置に制御デ
ータを送る為のチャネルセンドバッファと、該チャネル
処理装置からの制御データを受け取るためのチャネルレ
シーブバッファと、該チャネル処理装置からの制御デー
タを受け取ったことを示すセレクトビットと、当該チャ
ネル装置が上記チャネル処理装置からの応答を待ってい
ることを示す待ち制御ビットと、該チャネル処理装置か
らの応答コードを保持するための応答コードレジスタと
を備え、上記チャネル処理装置からの起動は、上記チャ
ネル処理センドバッファ機構からの制御データが上記チ
ャネルレシーブバッファに書き込まれ、上記セレクトビ
ットが‘オン’になることにより検出し、チャネル装置
からチャネル処理装置に割り込むときには、上記チャネ
ルセンドバッファを経由して、制御データをチャネル処
理装置のチャネル処理レシーブバッファ機構に送出し、
且つ待ち制御ビットを‘オン’にし、上記チャネル処理
装置のチャネル処理センドバッファ機構からの応答があ
ると、その内容が応答コードレジスタにセットされ、上
記待ち制御ビットが‘オフ’にリセットされることによ
り、上記割り込み処理の終了を検出するように構成す
る。

〔産業上の利用分野〕

本発明は、中央処理装置（CPU）の指令に従って、主記
憶装置（MS）と入出力装置（I/O）の間のデータ転送を
制御するチャネル装置（CH）において、入出力装置と直
接データ転送を行うチャネル装置と、複数個のチャネル
装置の各種処理を実行するチャネル処理装置との間の制
御方式に関する。

最近の計算機システムのオペレーティングシステム（O
S）の機能の拡大と、該計算機システムに接続される入
出力装置の数の増大に伴い、該オペレーティングシステ
ム（OS）における入出力処理に対するオーバヘッドが大
きくなってきており、該オーバヘッドを少なくする為
に、該オペレーティングシステム（OS）の入出力処理の
一部をチャネル処理装置（CHP）が代行するようになっ
てきた。

この場合、上記のように、当該計算機システムに接続さ
れる入出力装置の数が多い為、チャネル装置の数も多く
なることから、上記チャネル処理装置（CHP）は多くの
チャネル装置（CH）を制御する必要があり、チャネル処
理装置（CHP）と、チャネル装置（CH）間の動作は、で
きる限り簡単化することが必要とされる。

〔従来の技術と発明が解決しようとする問題点〕

第３図は従来のチャネル装置制御方式を説明する図であ
り、（ａ）は構成例を示し、（ｂ）は動作タイムチャー
トを示している。但し、上記の構成例においては、説明
の便宜上データ転送系は省略してある。

チャネル処理装置（CHP）１と、複数個のチャネル装置
（CH,0,n）21,22との間は制御データバス100で接続され
ており、該チャネル処理装置（CHP）１と、チャネル装
置（CH,0,n）21,22との間の制御の処理手順としては、
基本的に、以下に示す２種類，があって、この２つ
の基本処理手段，を組み合わせたり、同じ処理手段
を繰り返して実行することにより、より複雑な処理を実
行する。

チャネル処理装置がチャネル装置を起動する場合： チャネル処理装置（CHP）１のCHPマイクロプロセッサ31
はチャネル処理センドバッファ（CHPSB）33に起動内容
を用意し、CHPバス制御回路32,制御データバス100を介
してチャネル装置（CH 0,n）21,22に起動内容を送り出
す。

チャネル装置（CH 0,n）21,22のCHバス制御回路61は該
起動内容を受けるとチャネルレシーブバッファ（CHRB）
72に書き込み、セレクトビット（SEL）73を‘オン’に
する。

CHマイクロプロセッサ62は、該セレクトビット（SEL）7
3が‘オン’であればチャネルレシーブバッファ（CHR
B）72から該起動内容を読み出し、その内容を実行す
る。

そして、CHマイクロプロセッサ62は実行結果をチャネル
センドバッファ（CHSB）71に書き込み、上記CHバス制御
回路61,制御データ100を介して、チャネル処理装置（CH
P）１に該実行結果を送り出す。

CHPバス制御回路32は該実行結果を受け取るとチャネル
処理レシーブバッファ（CHPRB）41を介してCHPマイクロ
プロセッサ31に渡す。｛（ｂ）図のタイムチヤート参
照｝ チャネル装置がチャネル処理装置に処理の依頼を行
う場合： 例えば、チャネル装置（CH 0）21のCHマイクロプロセッ
サ62は、CHバス制御回路61,制御データバス100を介し
て、割り込み要求をチャネル処理装置（CHP）１に送出
する。

CHPバス制御回路32は、該割り込み要求を受け取ると、
該割り込み要求を送出したチャネル装置（CH 0）21に対
応した割り込み制御ビット（INT0）51を‘オン’にす
る。

CHPマイクロプロセッサ31は、該割り込み制御ビット（I
NT 0）51が‘オン’であると、チャネル処理センドバッ
ファ（CHPSB）33に割り込み許可の指令を書き込み、CHP
バス制御回路32を介してチャネル装置（CH 0）21に割り
込み許可の指令を送り出す。

CHバス制御回路61は、該割り込み許可の指令を受け取る
と、チャネルレシーブバッファ（CHRB）72に書き込み、
セレクトビット（SEL）73を‘オン’にする。

CHマイクロプロセッサ62は、該セレクトビット（SEL）7
2が‘オン’であると、チャネルレシーブバッファ（CHR
B）72から割り込み許可の指令を読み出す。

そして、該CHマイクロプロセッサ62は、該割り込み内容
をチャネルセンドバッファ（CHSB）71に書き込み、CHバ
ス制御回路61を介してチャネル処理装置（CHP）１に割
り込み内容を送り出す。

CHPバス制御回路32は該割り込み内容を受け取ると、チ
ャネル処理レシーブバッファ（CHPRB）41を介して、CHP
マイクロプロセッサ31に渡す。｛（ｂ）図のタイムチヤ
ート参照｝ 上記との組合わせ動作は、本図（ｂ）のタイムチヤ
ート＋に示すものとなる。

即ち、従来方式によるチャネル装置制御方式において
は、上記のように動作するので、 （１） チャネル装置（CH）がチャネル処理装置（CH
P）に処理の依頼をする場合には、チャネル装置（CH）
が処理内容（割り込み内容）をチャネル処理装置に送る
までに長時間を要する。

このため、チャネル処理装置（CHP）が割り込み処理を
開始して、割り込み内容を受け取るまでの時間が長く、
効率が良くないと云う問題があった。

（２） チャネル処理装置（CHP）とチャネル装置（C
H）との間の処理シーケンスの最後は、（ｂ）の動作タ
イムチヤートから明らかなように、必ずチャネル装置
（CH）がチャネル処理装置（CHP）に対する応答，或い
は割り込み内容の転送でなければならない。

このため、１回の処理シーケンスでのチャネル処理装置
（CHP）とチャネル装置（CH）の間のデータ転送回数が
多いと云う問題があった。

これは、チャネル装置（CH）のチャネルレシーブバッフ
ァ（CHRB）の空き状態、即ち、該チャネル装置（CH）
が、該チャネルレシーブバッファ（CHRB）の内容を処理
したかどうかは、チャネル装置（CH）からの応答がない
とチャネル処理装置（CHP）には認識できない為であ
る。

本発明は上記従来の欠点に鑑み、中央処理装置（CPU）
の指令に従って、主記憶装置（MS）と入出力装置（I/
O）の間のデータ転送を制御するチャネル装置（CH）
と、複数個のチャネル装置（CH）の各種処理を実行する
チャネル処理装置（CHP）との間の制御方式において、
チャネル装置（CH）がチャネル処理装置（CHP）に処理
を依頼する場合の割り込み処理時間を短くし、且つチャ
ネル処理装置（CHP）とチャネル装置（CH）との間の処
理シーケンスを少なくするチャネル装置制御方式を提供
することを目的とするものである。

〔問題点を解決するための手段〕

上記問題点は下記構成のチャネル装置制御方式によって
解決される。

中央処理装置（CPU）の指令に従って、主記憶装置（M
S）と入出力装置（I/O）との間のデータ転送を制御する
複数個のチャネル装置（CH）と，チャネル処理装置（CH
P）において、 入出力装置（I/O）と直接データ転送を行う複数個のチ
ャネル装置（CH）と、該複数個のチャネル装置（CH）に
対する各種処理を実行するチャネル処理装置（CHP）と
の間は制御データバスで接続され、 上記チャネル処理装置（CHP）には、各チャネル装置に
制御データを送る為のチャネル処理センドバッファ機構
と、 各チャネル装置（CH）からの制御データを、チャネル装
置（CH）対応で記憶しておくチャネル処理レシーブバッ
ファ機構と、 各チャネル装置（CH）からの割り込みを制御する割り込
み機構とを備えたチャネル処理装置からのチャネル装置
制御方式であって、 上記、各チャネル装置（CH）内には、上記チャネル処理
装置（CHP）に制御データを送る為のチャネルセンドバ
ッファと、 該チャネル処理装置（CHP）からの制御データを受け取
るためのチャネルレシーブバッファと、 該チャネル処理装置（CHP）からの制御データを受け取
ったことを示すセレクトビットと、 当該チャネル装置（CH）が上記チャネル処理装置（CH
P）からの応答を待っていることを示す待ち制御ビット
と、 該チャネル処理装置（CHP）からの応答コードを保持す
るための応答コードレジスタとを備え、 上記チャネル処理装置（CHP）からの起動は、上記チャ
ネル処理センドバッファ機構からの制御データが上記チ
ャネルレシーブバッファに書き込まれ、上記セレクトビ
ットが‘オン’になることにより検出し、 チャネル装置（CH）からチャネル処理装置（CHP）に割
り込むときには、チャネルセンドバッファを経由して、
制御データを上記チャネル処理レシーブバッファ機構に
送出し、且つ待ち制御ビットを‘オン’にし、 上記チャネル処理装置（CHP）のチャネル処理センドバ
ッファ機構からの応答があると、その内容が応答コード
レジスタにセットされ、上記待ち制御ビットが‘オフ’
にリセットされることにより、上記割り込み処理の終了
を検出するように構成する。

〔作用〕

即ち、本発明によれば、 （１） チャネル処理装置（CHP）内にチャネル装置（C
H 0〜ｎ）毎に対応したチャネル処理レシーブバッファ
（CHPRB 0〜ｎ）を持ち、チャネル装置（CH）がチャネ
ル処理装置（CHP）に処理を依頼する場合には、割り込
み要求と，割り込み内容をチャネルセンドバッファ（CH
SB）から同時にチャネル処理装置（CHP）に送り出し、
対応する割り込み制御ビット（INT 0〜ｎ）を‘オン’
にすると同時に、上記割り込み内容を上記チャネル処理
レシーブバッファ（CHPRB 0〜ｎ）に書き込むようにす
る。

（２） そして、チャネル装置（CH）内に待ち制御ビッ
ト（WAIT）と，応答コードレジスタ（ACKR）を持ち、チ
ャネル装置（CH）がチャネル処理装置（CHP）に送った
上記処理依頼内容に対して、応答を期待する時には、上
記待ち制御ビット（WAIT）を‘オン’としておき、チャ
ネル処理装置（CHP）から応答があると、該待ち制御ビ
ット（WAIT）を‘オフ’にすると同時に、該チャネル処
理装置（CHP）からの応答内容が応答コードレジスタ（A
CKR）にセットされることで該応答を認識する。

（３） 又、チャネル処理装置（CHP）からの応答と同
時に、再起動要求があるときには、該再起動の内容がチ
ャネルレシーブバッファ（CHRB）に書き込まれ、セレク
トビット（SEL）を‘オン’とするように動作する。こ
の動作は、チャネル処理装置（CHP）からチャネル装置
（CH）への通常の起動時の動作と同じである。

従って、チャネル装置（CH）からチャネル処理装置（CH
P）に対する割り込み処理の高速化と，チャネル処理装
置（CHP）とチャネル装置（CH）との間の処理シーケン
スを簡単にすることができる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例をブロック図で示した図であ
り、第２図は本発明による動作タイムチヤートであっ
て、第１図のチャネル装置（CH 0,n）21,22における待
ち制御ビット（WAIT）81,応答コードレジスタ（ACKR）8
2,及びチャネル処理装置（CHP）１における、チャネル
装置（CH）21,22毎に対応したチャネル処理レシーブバ
ッファ（CHPRB 0〜ｎ）41′が本発明を実施するのに必
要な手段である。尚、全図を通して同じ符号は同じ対象
物を示している。

以下、第１図によって、本発明のチャネル装置制御方式
を説明する。本実施例においても、説明の便宜上、デー
タ転送系については全て省略しており、あくまでも、チ
ャネル処理装置（CHP）１とチャネル装置（CH 0,n）21,
22との間の制御動作に限定して示している。

本発明を実施しても、チャネル処理装置（CHP）１とチ
ャネル装置（CH 0,n）21,22との間の処理手順は、基本
的に下記の２種類′，′となり、この２つの処理手
順′，′を組み合わせたり、繰り返し実行すること
により、より複雑な処理を実行することができる。

′チャネル処理装置（CHP）がチャネル装置（CH）を
起動する場合： 先ず、CHPマイクロプロセッサ31がチャネル処理センド
バッファ（CHPSB）33に起動内容を用意し、CHPバス制御
回路32,制御データバス100を介してチャネル装置（CH
0,n）21,22に該起動内容を送出する。

チャネル装置（CH 0,n）21,22のCHバス制御回路61は、
該起動内容を受け取ると、チャネルレシーブバッファ
（CHRB）72に書き込み、同時にセレクトビット（SEL）7
3を‘オン’とする。

CHマイクロプロセッサ62は該セレクトビット（SEL）73
が‘オン’であること認識すると、上記チャネルレシー
ブバッファ（CHRB）72から起動内容を読み出し、その内
容を実行して、その実行結果をチャネルセンドバッファ
（CHSB）71に書き込み、CHバス制御回路61,制御データ
バス100を介してチャネル処理装置（CHP）１に渡す。

チャネル処理装置（CHP）１のCHPバス制御回路32は、上
記実行結果を受け取ると、対応するチャネル処理レシー
ブバッファ（CHPRB 0〜ｎ）41′を介してCHPマイクロプ
ロセッサ31に渡すことで、当該チャネル装置（CH 0,n）
21,22に対する起動動作を終了する。｛第２図のタイム
チヤート′を参照】 ′チャネル装置（CH）がチャネル処理装置（CHP）に
処理を依頼する場合： チャネル装置（CH 0,n）21,22の各CHマイクロプロセッ
サ62は、割り込み要求と、割り込み内容をチャネルセン
ドバッファ（CHSB）71に書き込み、CHバス制御回路61,
制御データバス100を介してチャネル処理装置（CHP）１
に送出する。このとき、同時に、本発明においては、待
ち制御ビット（WAIT）81を‘オン’とする。

チャネル処理装置（CHP）１のCHPバス制御回路32は、該
割り込み内容を受け取ると、チャネル処理レシーブバッ
ファ（CHPRB 0〜ｎ）41′に書き込み、同時に、対応す
る割り込み制御ビット（INT 0〜ｎ）51′を‘オン’と
する。

CHPマイクロプロセッサ31は、該割り込み制御ビット（I
NT 0〜ｎ）51′が‘オン’であることを認識すると、対
応するチャネル処理レシーブバッファ（CHPRB 0〜ｎ）4
1′から割り込み内容を読み出し、その割り込み処理を
実行する。

次に、チャネル処理センドバッファ（CHPSB）33に割り
込み受け付けの指令を書き込み、CHPバス制御回路32,制
御データバス100を介してチャネル装置（CH 0,n）21,22
に送出する。

チャネル装置（CH 0,n）21,22のCHバス制御回路61は、
該割り込み受け付けの指令を受け取ると、その内容を、
本発明においては、応答コードレジスタ（ACKR）82にセ
ットし、且つ上記待ち制御ビット（WAIT）81を‘オフ’
にする。

CHマイクロプロセッサ62は、上記待ち制御ビット（WAI
T）81が‘オフ’になったことにより、チャネル処理装
置（CHP）１から応答があったことを認識する。

尚、チャネル処理装置（CHP）１から、上記割り込みの
受け付けと同時に再起動が送られてくると、CHバス制御
回路61は、該再起動の内容をチャネルレシーブバッファ
（CHRB）72に書き込み、且つセレクトビット（SEL）73
を‘オン’とするように動作する。｛第２図のタイムチ
ャート′，及び′＋′参照｝ 上記のように′，′を組み合わせたり、繰り返した
りすることで、より複雑な処理を実行することができる
ようになる。

このように、本発明は、チャネル処理装置（CHP）と、
複数個のチャネル装置（CH）との間を制御データバスで
接続し、該チャネル処理装置（CHP）と，チャネル装置
（CH）の双方に、制御データに対するセンドバッファ
と，レシーブバッファとを備え、制御データを互いに送
受信することで、チャネル処理装置（CHP）からチャネ
ル装置（CH）への起動，或いは、チャネル装置（CH）か
らチャネル処理装置（CHP）への処理の依頼を行う際
に、チャネル処理装置（CHP）側には、各チャネル装置
（CH）からの処理の依頼内容を一旦記憶しておく為のバ
ッファ機構（CHPRB 0〜ｎ）と、チャネル装置（CH）内
には、チャネル処理装置（CHP）に対する割り込みに対
する応答を待つ待ち制御ビット（WAIT）と，応答コード
レジスタ（ACKR）とを設け、特に、チャネル装置（CH）
からチャネル処理装置（CHP）に割り込んで、処理を依
頼する場合、該割り込み要求と，割り込み内容とを一緒
にして、上記バッファ機構（CHPRB 0〜ｎ）に送出し、
上記待ち制御ビット（WAIT）を‘オン’とし、該割り込
みに対するチャネル処理装置（CHP）からの応答内容
を、上記応答コードレジスタ（ACKR）に受けて、上記待
ち制御ビット（WAIT）が‘オフ’にリセットされたこと
で、該割り込みに対する応答があったことを認識するよ
うにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のチャネル装置制
御方式は、（１）チャネル装置（CH）とチャネル処理装
置（CHP）との間の処理シーケンスは、チャネル装置（C
H）からチャネル処理装置（CHP）への応答でも、チャネ
ル処理装置（CHP）からチャネル装置（CH）への応答で
終了できるので、該処理シーケンスが簡単になる。
（２）又、チャネル装置（CH）からチャネル処理装置
（CHP）への割り込み処理では、割り込み要求と，割り
込み内容とを同時に送出し、後はチャネル処理装置（CH
P）からの応答を待つだけであるので、該割り込み処理
が高速になる。（３）更に、チャネル装置（CH）側に
は、上記割り込みに対する応答受信機構と、起動受信機
構とを独立に設けているので、チャネル処理装置（CH
P）からチャネル装置（CH）への応答で処理シーケンス
が終了した後、チャネル処理装置（CHP）は、無条件に
新たな起動要求をチャネル装置（CH）に送出することが
できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例をブロック図で示した図， 第２図は本発明による動作タイムチヤート， 第３図は従来のチャネル装置制御方式を説明する図， である。 図面において、 １はチャネル処理装置（CHP）， 21,22はチャネル装置（CH 0,n）， 31はCHPマイクロプロセッサ， 32はCHPバス制御回路， 33はチャネル処理センドバッファ（CHPSB）， 41,41′はチャネル処理レシーブバッファ（CHPRB,CHPRB
0〜ｎ）， 51,51′は割り込み制御ビット（INT,INT 0〜ｎ）， 61はCHバス制御回路， 62はCHマイクロプロセッサ， 71はチャネルセンドバッファ（CHSB）， 72はチャネルレシーブバッファ（CHRB）， 73はセレクトビット（SEL）， 81は待ち制御ビット（WAIT）， 82は応答コードレジスタ（ACKR）， 100は制御データバス， ，，′，′は動作種別， をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央処理装置（CPU）の指令に従って、主
   記憶装置（MS）と入出力装置（I/O）との間のデータ転
   送を制御する複数個のチャネル装置（21,22）と，チャ
   ネル処理装置（１）において、 入出力装置（I/O）と直接データ転送を行う複数個のチ
   ャネル装置（21,22）と、該複数個のチャネル装置（21,
   22）に対する各種処理を実行するチャネル処理装置
   （１）との間は制御データバス（100）で接続され、 上記チャネル処理装置（１）には、各チャネル装置（2
   1,22）に制御データを送る為のチャネル処理センドバッ
   ファ機構（33）と、 各チャネル装置（21,22）からの制御データを、チャネ
   ル装置（21,22）対応で記憶しておくチャネル処理レシ
   ーブバッファ機構（41′）と、 各チャネル装置（21,22）からの割り込みを制御する割
   り込み機構（51′）とを備えたチャネル処理装置（１）
   からのチャネル装置制御方式であって、 上記、各チャネル装置（21,22）内には、上記チャネル
   処理装置（１）に制御データを送る為のチャネルセンド
   バッファ（71）と、 該チャネル処理装置（１）からの制御データを受け取る
   ためのチャネルレシーブバッファ（72）と、 該チャネル処理装置（１）からの制御データを受け取っ
   たことを示すセレクトビット（73）と、 当該チャネル装置（21,22）が上記チャネル処理装置
   （１）からの応答を待っていることを示す待ち制御ビッ
   ト（81）と、 該チャネル処理装置（１）からの応答コードを保持する
   ための応答コードレジスタ（82）とを備え、 上記チャネル処理装置（１）からの起動は、上記チャネ
   ル処理センドバッファ機構（33）からの制御データが上
   記チャネルレシーブバッファ（72）に書き込まれ、上記
   セレクトビット（73）が‘オン’になることにより検出
   し、 チャネル装置（21,22）からチャネル処理装置（１）に
   割り込むときには、上記チャネルセンドバッファ（71）
   を経由して、制御データを上記チャネル処理レシーブバ
   ッファ機構（41）に送出し、且つ待ち制御ビット（81）
   を‘オン’にし、 上記チャネル処理装置（１）のチャネル処理センドバッ
   ファ機構（33）からの応答があると、その内容が応答コ
   ードレジスタ（82）にセットされ、上記待ち制御ビット
   （81）が‘オフ’にリセットされることにより、上記割
   り込み処理の終了を検出するように制御することを特徴
   とするチャネル装置制御方式。