JPH0511339B2 - - Google Patents
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- JPH0511339B2 JPH0511339B2 JP61220875A JP22087586A JPH0511339B2 JP H0511339 B2 JPH0511339 B2 JP H0511339B2 JP 61220875 A JP61220875 A JP 61220875A JP 22087586 A JP22087586 A JP 22087586A JP H0511339 B2 JPH0511339 B2 JP H0511339B2
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- Japan
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- input
- output control
- host cpu
- output
- control device
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- 230000004044 response Effects 0.000 claims description 18
- 230000005540 biological transmission Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 7
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- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
〔概要〕
本発明は、ホストCPUが所定の入出力装置に
対してデータの書き込み命令を実行した場合に、
該命令による前記入出力装置へのデータ送信動
作、及びそれに続く該入出力装置からのメツセー
ジ応答（またはステータス）の受信持ち動作を、
前記ホストCPUから独立して行う入出力制御手
段を有し、更に該手段は受信メツセージを所定の
記憶領域、特にホストCPUの主記憶装置のデイ
バイス制御ブロツク２１内の受信メツセージ記憶
手段に自動的に書き込む動作を行うことにより、
１つのコマンドでデータ送信動作とそれに対する
メツセージ応答（またはステータス受信）の受信
動作を可能とし、ホストCPUによる入出力制御
に対する負担を軽減させることのできる入出力制
御装置である。
対してデータの書き込み命令を実行した場合に、
該命令による前記入出力装置へのデータ送信動
作、及びそれに続く該入出力装置からのメツセー
ジ応答（またはステータス）の受信持ち動作を、
前記ホストCPUから独立して行う入出力制御手
段を有し、更に該手段は受信メツセージを所定の
記憶領域、特にホストCPUの主記憶装置のデイ
バイス制御ブロツク２１内の受信メツセージ記憶
手段に自動的に書き込む動作を行うことにより、
１つのコマンドでデータ送信動作とそれに対する
メツセージ応答（またはステータス受信）の受信
動作を可能とし、ホストCPUによる入出力制御
に対する負担を軽減させることのできる入出力制
御装置である。
本発明は、ホストCPUから所定の入出力装置
へのデータ書き込み動作とそれによる該入出力装
置からのメツセージ応答（またはステータス）の
受信動作を１つのデータ書き込み命令で実行する
ことのできる入出力制御装置に関する。
へのデータ書き込み動作とそれによる該入出力装
置からのメツセージ応答（またはステータス）の
受信動作を１つのデータ書き込み命令で実行する
ことのできる入出力制御装置に関する。
〔従来の技術〕
コンピユータシステムにおける入出力装置の機
能の充実に伴い、ホストCPUは単に入出力装置
にデータを書き込んで（送信して）、その動作が
正常であつたかどうかをステータスで確かめるだ
けでなく、入出力装置からの様々なメツセージ応
答を受信して次の入出力動作を決定するというよ
うなインテリジエントな機能が求められている。
能の充実に伴い、ホストCPUは単に入出力装置
にデータを書き込んで（送信して）、その動作が
正常であつたかどうかをステータスで確かめるだ
けでなく、入出力装置からの様々なメツセージ応
答を受信して次の入出力動作を決定するというよ
うなインテリジエントな機能が求められている。
このような動作を行うためには、従来、ホスト
CPUは第４図に示すようにまず、Writeコマンド
を発行し、それにより入出力制御装置（アダプ
タ、以下同じ）が該コマンドを解析してデータ送
信動作を行い、所定の入出力装置（Ｉ／Ｏ、以下
同じ）に対してデータを出力する。アダプタは送
信動作終了後、ホストCPUに終了割込通知を行
い、それによりホストCPUはReadコマンドを発
行し、アダプタに対してＩ／Ｏからの送信要求の
受信と、それに続くメツセージ応答の受信動作を
行わせ、終了後にホストCPUがメツセージ応答
の内容を見て送信動作の確認を行つていた。
CPUは第４図に示すようにまず、Writeコマンド
を発行し、それにより入出力制御装置（アダプ
タ、以下同じ）が該コマンドを解析してデータ送
信動作を行い、所定の入出力装置（Ｉ／Ｏ、以下
同じ）に対してデータを出力する。アダプタは送
信動作終了後、ホストCPUに終了割込通知を行
い、それによりホストCPUはReadコマンドを発
行し、アダプタに対してＩ／Ｏからの送信要求の
受信と、それに続くメツセージ応答の受信動作を
行わせ、終了後にホストCPUがメツセージ応答
の内容を見て送信動作の確認を行つていた。
しかし、上記従来方式によると、ホストCPU
がメツセージ応答を有するＩ／Ｏを制御する場合
には、プログラムによりWriteコマンドの後に
Readコマンドを実行する必要があり、更に
Write／Read動作のタイミングもホスト側のプ
ログラムにより行わなければならず、プログラム
が複雑になつてしまうという問題点を有してい
た。更に、プログラムが複雑になることによつて
システム全体に占めるＩ／Ｏ処理への負荷が大き
くなり、高速処理が出来なくなるという問題点を
有していた。これは、１バイト程度のメツセージ
応答を受信する場合でも常につきまとう問題点で
あつた。
がメツセージ応答を有するＩ／Ｏを制御する場合
には、プログラムによりWriteコマンドの後に
Readコマンドを実行する必要があり、更に
Write／Read動作のタイミングもホスト側のプ
ログラムにより行わなければならず、プログラム
が複雑になつてしまうという問題点を有してい
た。更に、プログラムが複雑になることによつて
システム全体に占めるＩ／Ｏ処理への負荷が大き
くなり、高速処理が出来なくなるという問題点を
有していた。これは、１バイト程度のメツセージ
応答を受信する場合でも常につきまとう問題点で
あつた。
本発明の上記問題点を解決するために、データ
書き込み命令によるデータ送信動作と、それに対
するＩ／Ｏからのメツセージ応答などの受信動作
を、１つのコマンドでホストCPUから独立して
行う入出力制御手段を有することによりホスト
CPUのＩ／Ｏ制御に対する負担を軽減させるこ
とのできる入出力制御装置を提供することを目的
とする。
書き込み命令によるデータ送信動作と、それに対
するＩ／Ｏからのメツセージ応答などの受信動作
を、１つのコマンドでホストCPUから独立して
行う入出力制御手段を有することによりホスト
CPUのＩ／Ｏ制御に対する負担を軽減させるこ
とのできる入出力制御装置を提供することを目的
とする。
本発明は、上記問題点を解決するために、第１
図に示すように、所定の記憶装置、特にホスト
CPU３の主記憶装置２のデイバイス制御ブロツ
ク２１内に設けられる受信メツセージ記憶領域２
１１と、ホストCPU３からのデータ書き込み命
令に従つて、Ｉ／Ｏ４へのデータ送信動作、それ
に続くＩ／Ｏ４からのメツセージ応答受信待ち動
作、及び受信メツセージの前記受信メツセージ記
憶領域２１１への書き込みとその終了通知動作を
ホストCPU３から独立して行う入出力制御手段
１とを有する。
図に示すように、所定の記憶装置、特にホスト
CPU３の主記憶装置２のデイバイス制御ブロツ
ク２１内に設けられる受信メツセージ記憶領域２
１１と、ホストCPU３からのデータ書き込み命
令に従つて、Ｉ／Ｏ４へのデータ送信動作、それ
に続くＩ／Ｏ４からのメツセージ応答受信待ち動
作、及び受信メツセージの前記受信メツセージ記
憶領域２１１への書き込みとその終了通知動作を
ホストCPU３から独立して行う入出力制御手段
１とを有する。
上記手段において、ホストCPU３から１つの
データ書き込みコマンドが発行されると、まず入
出力制御手段１は所定のデータをＩ／Ｏ４へ送信
する。その後、Ｉ／Ｏ４からのメツセージ応答の
受信待ちになり、ホストCPU３とは関係なく受
信待ち状態を維持する。そして、メツセージを受
信した時点で、それを受信メツセージ記憶領域２
１１へ書き込み、受信の終了をホストCPU３へ
通知する。以上の動作は、入出力制御手段１がホ
ストCPU３から独立して行うため、ホストCPU
３は１つのコマンドを発行するだけでよく、また
メツセージ受信動作をプログラムで行う必要がな
いため、Ｉ／Ｏ制御のためのプログラムを大幅に
簡略化することが可能となる。更に、ホスト
CPU３はコマンド発行後、メツセージ受信終了
通知を受け取るまでの間、Ｉ／Ｏ制御以外のプロ
グラムを実行することも可能であり、ホスト
CPU３への負荷を低減させ、Ｉ／Ｏ制御の高速
処理が可能となる。
データ書き込みコマンドが発行されると、まず入
出力制御手段１は所定のデータをＩ／Ｏ４へ送信
する。その後、Ｉ／Ｏ４からのメツセージ応答の
受信待ちになり、ホストCPU３とは関係なく受
信待ち状態を維持する。そして、メツセージを受
信した時点で、それを受信メツセージ記憶領域２
１１へ書き込み、受信の終了をホストCPU３へ
通知する。以上の動作は、入出力制御手段１がホ
ストCPU３から独立して行うため、ホストCPU
３は１つのコマンドを発行するだけでよく、また
メツセージ受信動作をプログラムで行う必要がな
いため、Ｉ／Ｏ制御のためのプログラムを大幅に
簡略化することが可能となる。更に、ホスト
CPU３はコマンド発行後、メツセージ受信終了
通知を受け取るまでの間、Ｉ／Ｏ制御以外のプロ
グラムを実行することも可能であり、ホスト
CPU３への負荷を低減させ、Ｉ／Ｏ制御の高速
処理が可能となる。
以下、本発明の実施例につき詳細に説明を行
う。
う。
｛本発明による実施例の構成（第１図）
第１図は、本発明による入出力制御装置とその
周辺装置の構成図である。入出力制御装置１は、
中央処理装置（MPU、以下同じ）１２とアダプ
タ制御レジスタ１１、ROM１８、RAM１９、
及びＩ／Ｏコネクタ１４〜１７が内部バス１３に
より相互に接続された構成を有する。各Ｉ／Ｏコ
ネクタ１４〜１７には、プリンタ４などのＩ／Ｏ
装置が接続される。アダプタ制御レジスタ１１
は、ホストCPU３、メインメモリ２とシステム
バス５を介して接続される。メインメモリ２内に
は、Ｉ／Ｏ制御用領域であるデイバイス制御ブロ
ツク（DCB、以下同じ）２１が設けられ、更に
その内部に受信メツセージ記憶領域２１１が設け
られている。ここで、入出力制御装置１はMPU
１２によつて制御され、ROM１８内の内部プロ
グラムにより動作する。RAM１９は各種制御用
領域である。
周辺装置の構成図である。入出力制御装置１は、
中央処理装置（MPU、以下同じ）１２とアダプ
タ制御レジスタ１１、ROM１８、RAM１９、
及びＩ／Ｏコネクタ１４〜１７が内部バス１３に
より相互に接続された構成を有する。各Ｉ／Ｏコ
ネクタ１４〜１７には、プリンタ４などのＩ／Ｏ
装置が接続される。アダプタ制御レジスタ１１
は、ホストCPU３、メインメモリ２とシステム
バス５を介して接続される。メインメモリ２内に
は、Ｉ／Ｏ制御用領域であるデイバイス制御ブロ
ツク（DCB、以下同じ）２１が設けられ、更に
その内部に受信メツセージ記憶領域２１１が設け
られている。ここで、入出力制御装置１はMPU
１２によつて制御され、ROM１８内の内部プロ
グラムにより動作する。RAM１９は各種制御用
領域である。
｛本発明による入出力制御装置の動作（第２図）｝
次に、上記実施例における入出力制御装置１の
動作につき、第２図の動作説明図を用いて詳細に
説明を行う。
動作につき、第２図の動作説明図を用いて詳細に
説明を行う。
まず、ホストの側のCPU３がプリンタ４に対
するデータのWriteコマンド（送信コマンド）を
発行すると、メインメモリ２内のDCB２１から
該コマンドが入出力制御装置（アダプタ、以下同
じ）１内のアダプタ制御レジスタ１１にセツトさ
れる。これにより、MPU１２はWriteコマンド
を解析し、メインメモリ２内のデータをプリンタ
４（Ｉ／Ｏ、以下同じ）に対して第２図に示すよ
うに送信、出力する。
するデータのWriteコマンド（送信コマンド）を
発行すると、メインメモリ２内のDCB２１から
該コマンドが入出力制御装置（アダプタ、以下同
じ）１内のアダプタ制御レジスタ１１にセツトさ
れる。これにより、MPU１２はWriteコマンド
を解析し、メインメモリ２内のデータをプリンタ
４（Ｉ／Ｏ、以下同じ）に対して第２図に示すよ
うに送信、出力する。
その後、アダプタ１内のMPU１２はＩ／Ｏ４
からのメツセージ応答の受信待ち（WAIT）状
態になる。そして、Ｉ／Ｏ４からの送信要求を受
け取ると、MPU１２はそのコマンドを解析した
後、第２図に示すようにメツセージ応答を受信
し、DCB２１内の受信メツセージ記憶領域２１
１に書き込む。以上の動作は、アダプタ１が
CPU３から完全に独立して行う。そして、MPU
１２はメツセージの受信終了により、終了通知を
ホストのCPU３へ送る。
からのメツセージ応答の受信待ち（WAIT）状
態になる。そして、Ｉ／Ｏ４からの送信要求を受
け取ると、MPU１２はそのコマンドを解析した
後、第２図に示すようにメツセージ応答を受信
し、DCB２１内の受信メツセージ記憶領域２１
１に書き込む。以上の動作は、アダプタ１が
CPU３から完全に独立して行う。そして、MPU
１２はメツセージの受信終了により、終了通知を
ホストのCPU３へ送る。
ホスト側のCPU３は前記Writeコマンド発行
後、上記メツセージ受信終了通知を受け取るまで
は、Ｉ／Ｏ動作と関係のない他のプログラムを実
行することが可能である。そして、該通知を受け
取つた後、CPU３は受信メツセージ記憶領域２
１１の内容を読むことにより送信動作の確認を行
い、次の入出力動作を行うことができる。
後、上記メツセージ受信終了通知を受け取るまで
は、Ｉ／Ｏ動作と関係のない他のプログラムを実
行することが可能である。そして、該通知を受け
取つた後、CPU３は受信メツセージ記憶領域２
１１の内容を読むことにより送信動作の確認を行
い、次の入出力動作を行うことができる。
｛本発明による入出力制御動作時のデータフオー
マツトの実施例（第３図）｝ 次に、第３図は本発明によつてホスト側の
CPU３が入出力制御を行う場合のメインメモリ
２上のデータフオーマツトを示す。
マツトの実施例（第３図）｝ 次に、第３図は本発明によつてホスト側の
CPU３が入出力制御を行う場合のメインメモリ
２上のデータフオーマツトを示す。
本実施例においては、従来用いられていたフオ
ーマツト（DCW Address領域、DSW領域、
ECB領域を有する）形式において従来未使用で
あつたLINE STATUS、拡張SENSEAREA、
SENSE BYTEが格納される２ワードの領域に
続く４ワード（８バイト）を第１図の受信メツセ
ージ記憶領域２１１として割り当てており、メツ
セージ受信データ量は拡張SENSEAREAに記述
する。従つて、Ｉ／Ｏ４（第１図）からのメツセ
ージ応答は、Writeコマンドの終結時に拡張ステ
ータス情報の一部としてホストCPU３に通知さ
れるため、従来のデータ書き込みプログラムをそ
のまま流用することができる。従つて、第３図の
データフオーマツトを採用した場合、受信メツセ
ージ記憶領域を特別に用意する必要がないという
利点を有する。
ーマツト（DCW Address領域、DSW領域、
ECB領域を有する）形式において従来未使用で
あつたLINE STATUS、拡張SENSEAREA、
SENSE BYTEが格納される２ワードの領域に
続く４ワード（８バイト）を第１図の受信メツセ
ージ記憶領域２１１として割り当てており、メツ
セージ受信データ量は拡張SENSEAREAに記述
する。従つて、Ｉ／Ｏ４（第１図）からのメツセ
ージ応答は、Writeコマンドの終結時に拡張ステ
ータス情報の一部としてホストCPU３に通知さ
れるため、従来のデータ書き込みプログラムをそ
のまま流用することができる。従つて、第３図の
データフオーマツトを採用した場合、受信メツセ
ージ記憶領域を特別に用意する必要がないという
利点を有する。
本発明によれば、ホストCPUによるＩ／Ｏへ
のデータ書き込み命令によるデータ受信動作と、
それに対するＩ／Ｏからのメツセージ応答などの
受信動作を入出力制御装置がホストCPUから独
立して行うため、ホスト側のＩ／Ｏ制御のための
プログラムを大幅に簡略化することが可能とな
り、ホストCPUへの負荷を低減させ、Ｉ／Ｏ制
御の高速処理を実現することが可能となる。
のデータ書き込み命令によるデータ受信動作と、
それに対するＩ／Ｏからのメツセージ応答などの
受信動作を入出力制御装置がホストCPUから独
立して行うため、ホスト側のＩ／Ｏ制御のための
プログラムを大幅に簡略化することが可能とな
り、ホストCPUへの負荷を低減させ、Ｉ／Ｏ制
御の高速処理を実現することが可能となる。
第１図は、本発明による実施例の構成図、第２
図は、本発明による実施例の動作説明図、第３図
は、本発明による入出力制御動作時のデータフオ
ーマツトの実施例を示した図、第４図は、従来の
入出力制御動作の動作説明図である。 １……入出力制御装置、２……メインメモリ、
３……CPU、４……プリンタ、２１……デイバ
イス制御ブロツク（DCB）、２１１……受信メツ
セージ記憶領域。
図は、本発明による実施例の動作説明図、第３図
は、本発明による入出力制御動作時のデータフオ
ーマツトの実施例を示した図、第４図は、従来の
入出力制御動作の動作説明図である。 １……入出力制御装置、２……メインメモリ、
３……CPU、４……プリンタ、２１……デイバ
イス制御ブロツク（DCB）、２１１……受信メツ
セージ記憶領域。
Claims (1)
- 【特許請求の範囲】 １ 所定の記憶手段２１内に設けられる受信メツ
セージ記憶手段２１１と、 ホストCPU３からの所定の入出力装置４に対
するデータ書き込み命令に従つて、該入出力装置
４へのデータ送信、該送信動作終了に続く前記入
出力装置４からのメツセージ応答の受信待ち、該
動作により受信したメツセージ応答の前記受信メ
ツセージ記憶手段２１１への書き込み及び前記ホ
ストCPU３への受信終了通知動作の４つの動作
を前記ホストCPU３から独立して順次行う入出
力制御手段１とを有することを特徴とする入出力
制御装置。 ２ 前記受信メツセージ記憶手段２１１は、前記
ホストCPU３の主記憶装置２のデイバイス制御
ブロツク２１内に設けられることを特徴とする特
許請求の範囲第１項記載の入出力制御装置。 ３ 前記受信メツセージ記憶手段２１１は、デー
タ書き込み命令実行時の前記デイバイス制御ブロ
ツク２１上のメモリフオーマツトのあき領域に設
けられ、前記入出力制御手段１による前記各動作
はデータ書き込み命令によつて実行可能であるこ
とを特徴とする特許請求の範囲第２項記載の入出
力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087586A JPS6378257A (ja) | 1986-09-20 | 1986-09-20 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22087586A JPS6378257A (ja) | 1986-09-20 | 1986-09-20 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6378257A JPS6378257A (ja) | 1988-04-08 |
| JPH0511339B2 true JPH0511339B2 (ja) | 1993-02-15 |
Family
ID=16757904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22087586A Granted JPS6378257A (ja) | 1986-09-20 | 1986-09-20 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378257A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2606898B2 (ja) * | 1988-08-31 | 1997-05-07 | 富士通株式会社 | ファイルチャネル制御装置 |
| JP2702769B2 (ja) * | 1989-03-28 | 1998-01-26 | 松下電器産業株式会社 | 情報入出力装置と情報入出力方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120145A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Input and output controller |
-
1986
- 1986-09-20 JP JP22087586A patent/JPS6378257A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120145A (en) * | 1981-01-19 | 1982-07-27 | Mitsubishi Electric Corp | Input and output controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6378257A (ja) | 1988-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |