JP2004252834A - クロック異常検出回路及びその検出方法 - Google Patents
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Abstract
【解決手段】被検査クロック101を一定時間分遅延させる遅延手段102、103と、遅延手段の出力信号を基に被検査クロックの一定時間経過後の状態を格納するクロック状態格納手段104、105と、クロック状態格納手段の出力と検査クロックの一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出する判定手段107、108とを備える。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、クロック異常検出回路及びその検出方法であり、特に電子回路のクロックのデューティ比異常、及び不連続的な周期異常を検出するクロック異常検出回路に関する。
【0002】
【従来の技術】
多くの電子回路は、クロック信号を基準に動作する。クロック信号を基準に動作する電子回路は、クロック信号が常に一定の周期とデューティ比で出力されることを前提に設計される。しかし、クロック信号発生回路が経年劣化や故障などで、異常な信号を出力する場合がある。このとき、電子回路はクロック信号を誤認識して正常動作をすることができない。そこで、電子回路では、クロック信号の異常を検出するための回路を備えることや、定期的なクロック信号発生回路の校正を行うことで、クロック信号に起因する誤動作対策を行うのが一般的である。
【0003】
また、一つのクロック異常検出方法として、特許文献1に示されているように、クロック信号の不連続的な周期異常やデューティ比異常の検出を行う従来技術がある。図5に従来技術の回路構成図を示す。501は被検査クロックである。502は1周期遅延回路である。503は比較回路であり、被検査クロック501と1周期遅延回路502との排他的論理和をとる。504はカウンタであり、比較回路503の出力データに対応して505のクロック信号のクロック入力により加算する。506はラッチ回路であり、カウンタ504のオーバーフローにより、被検査クロック501において不連続的なクロック周期異常やデューティ比が変化した場合の異常を検出するものである。
【0004】
【特許文献1】
特開平10−24037号公報
【0005】
【発明が解決しようとしている課題】
しかしながら、上記先行特許では、被検査クロックと被検査クロックを1周期遅延させた信号波形を排他的論理和回路で比較するため、信号変化点で信号波形にノイズが発生しやすい。このノイズ除去のために或る一定周期内のパルスを無視する機構があるが、ノイズ除去の対象とするパルス周期設定の調整が必要で、周期調整が不適切な場合には、異常な被検査クロックを正常と判定する場合や、正常な被検査クロックを異常と判定する場合があった。
【0006】
また、ノイズ除去機構では被検査クロックと被検査クロックを1周期遅延させた信号波形の排他的論理和をカウンタの入力として、或る周期でカウンタにクロック入力を行い、カウンタがオーバーフローした場合に被検査クロックのデューティ比異常や不連続的な周期異常を認識する。従って、被検査クロックに対してカウンタのクロック入力は十分に周期が短いクロックを準備する必要があった。
【0007】
本発明は、従来の問題を解決するものであり、被検査クロックを一定時間分遅延させる遅延手段を有し、前記遅延手段の出力信号エッジで前記被検査クロックの一定時間後の状態を格納するクロック状態格納手段を有し、前記クロック状態格納手段の出力から被検査クロックの異常を検出する判定手段を有することで、被検査クロックの他に別途、特殊なクロック入力を必要とせず、クロックの異常を検出することを特徴とするクロック異常検出回路及びその検出方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明は、被検査クロックを一定時間分遅延させる遅延手段と、該遅延手段の出力信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するクロック状態格納手段と、該クロック状態格納手段の出力と前記検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出する判定手段とを備えるクロック異常検出回路である。
【0009】
また、本発明は、上記判定手段が、クロック状態格納手段からの出力を入力とし、かつ、遅延手段の出力信号を基に加算を行って被検査クロック異常の発生を計数するカウンタ手段を有するクロック異常検出回路である。
【0010】
そして、本発明は、遅延させる一定時間がそれぞれ相違する上記遅延手段と上記クロック状態格納手段と上記カウンタ手段とからなる組を複数備え、かつ、複数の前記カウンタ手段の出力を比較するカウンタ比較手段を備えるクロック異常検出回路である。
【0011】
更に、本発明は、上記遅延手段の遅延時間を自由に設定できるプログラマブル遅延手段を持つクロック異常検出回路である。
【0012】
また、本発明は、被検査クロックを一定時間分遅延させるステップと、遅延した信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するステップと、格納したその出力と前記被検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出するステップとを有するクロック異常検出方法である。
【0013】
そして、本発明は、上記遅延させるステップはプログラマブルで設定可能であり、そして、上記遅延時間を段階的に変化させて被検査クロックのデューティ比を測定するステップを有するクロック異常検出方法である。
【0014】
本発明に従えば、被検査クロックのみで一定周期後の被検査クロックの状態を検知、判定することができ、被検査クロックのデューティ比異常や不連続的な周期異常を検出することができる。
【0015】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明のクロック異常検出回路及びその検出方法の実施例について、図1〜図4を用いて説明する。図1は、実施例1のクロック異常検出回路のシステム構成図の一例の説明図である。図2は、実施例1による被検査クロックのデューティ比が1:1の時の回路中における信号波形の一例の説明図である。図3は、実施例1による被検査クロックのデューティ比が7:1の時の回路中における信号波形の一例の説明図である。図4は、実施例1による被検査クロックのデューティ比が1:7の時の回路中における信号波形の一例の説明図である。
【0016】
実施例1を説明する。図1に本実施例のシステム構成の一例を示す。101は被検査クロックで、クロック異常検出回路の入力である。102は1/4周期遅延回路で、被検査クロック101を1/4周期(一定時間)遅延させる。103は3/4周期遅延回路で、被検査クロック101を3/4周期(一定時間)遅延させる。104と105はフリップフロップで、被検査クロック101を1/4周期遅延回路102と3/4周期遅延回路103の出力エッジで格納(ラッチ)する。106はNOT回路で、フリップフロップ104の出力を反転させる。107と108はカウンタで1/4周期遅延回路102と3/4周期遅延回路103の出力エッジで入力データに応じて加算を行う。クロック状態格納手段104、105の出力と検査クロックの一定時間経過後における出力期待値とを比較判定することにより、被検査クロックの異常を検出することができる。
【0017】
被検査クロック101が1周期の間にHIGHからLOWに変化するとき、1/4周期経過までにHIGHからLOWにデータが変化すると、フリップフロップ104には、LOWデータが格納(ラッチ)され、NOT回路106で反転することで、NOT回路106からはHIGHデータが出力され、カウンタ107の値が加算されることにより、被検査クロック101のデューティ比が1:3より大きくなっていることが分かる。このようにして、被検査クロック101の異常が検出できる。
【0018】
同様に、被検査クロック101が3/4周期経過してもHIGHのままだと、フリップフロップ105には、HIGHデータが格納(ラッチ)され、カウンタ108の値が加算されることにより、被検査クロック101のデューティ比が3:1より大きくなっていることが分かる。これにより、被検査クロック101の異常が検出できる。
【0019】
尚、周期遅延回路102、103はインバータ回路の縦続接続段数を所定の段数に調整した遅延回路や、ロジックゲートとCR(キャパシタと抵抗)で構成された遅延回路や、インダクタとキャパシタで構成された遅延回路で段数やタップ位置を調整する等で容易に所望の遅延回路を得ることはできるものである。
【0020】
そして、1/4周期遅延回路102と3/4周期遅延回路103について遅延時間を自由に設定できるプログラマブル遅延回路(段数やタップ位置の選択手段を有する)で図1のシステムを構成することで、プログラマブル遅延回路の設定を順次変えていくことにより、被検査クロック101がHIGHからLOWへ遷移するポイントを特定することができ、被検査クロック101のデューティ比を特定することができる。
【0021】
図2に被検査クロックのデューティ比と周期が正常時の信号波形を示す。201は被検査クロックの信号波形で、202と203はそれぞれ1/4周期遅延回路102と3/4周期遅延回路103の出力である。204はフリップフロップ104の出力信号波形で、205はNOT回路106の出力信号である。206はフリップフロップ105の出力である。207はカウンタ107の計数値を表しており、208はカウンタ108の計数値を表している。この場合、カウンタ107の計数値は0であり、かつカウンタ108の計数値も0なのでクロックに異常は無い。
【0022】
図3に被検査クロックにデューティ比異常が発生した時の信号波形を示す。301は被検査クロックの信号波形で、第2サイクルと第4サイクルにデューティ比異常がある。302と303はそれぞれ1/4周期遅延回路102と3/4周期遅延回路103の出力である。304はフリップフロップ104の出力信号波形で、305はNOT回路106の出力信号である。306はフリップフロップ105の出力である。307はカウンタ107の計数値で、308はカウンタ108の計数値である。この場合、カウンタ107の計数値は1であり、一方、カウンタ108の計数値も1なのでクロックに異常があることが分かる。
【0023】
図4に被検査クロックに不連続的な周期異常がある時の信号波形を示す。401は被検査クロックの信号波形で、第2サイクルと第4サイクルに不連続的な周期異常がある。402と403はそれぞれ1/4周期遅延回路102と3/4周期遅延回路103の出力である。404はフリップフロップ104の出力信号波形で、405はNOT回路106の出力信号である。406はフリップフロップ105の出力である。407はカウンタ107の計数で、408はカウンタ108の計数である。この場合、カウンタ107の計数は1であり、カウンタ108の計数は2なのでクロックに異常があることが分かる。
【0024】
尚、実施例1において、カウンタ107、108を用いることにより、図3のようにデューティ比異常が発生した場合、あるいは図4のように周期異常が発生した場合で、図3(デューティ比異常)の場合は2つのカウンタの計数値は同じ値で加算されるが、図4(周期異常)の場合は2つのカウンタの計数値が異なる値で加算されることから、2つのカウンタの計数値を検出し比較することで、異常の種類を選別できる。これにより、クロック発生回路のクロック異常対策や異常解析を可能とする。
【0025】
また、遅延させる一定時間がそれぞれ相違する遅延手段とクロック状態格納手段と上記カウンタ手段とからなる組を複数備え、かつ、複数のカウンタ手段の出力を比較するカウンタ比較手段を備えることにより、多種類の異常を検出することが可能となる。
【0026】
【発明の効果】
実施例で説明したように、本発明によれば、被検査クロックを一定時間分遅延させ、遅延させた信号をクロック入力とするフリップフロップに被検査クロックの状態を格納することで、他に特殊なクロックを準備することなく、一定時間後の被検査クロックの状態を検知でき、クロックのデューティ比異常や不連続的な周期異常を検出することができる。
【図面の簡単な説明】
【図1】実施例1のクロック異常検出回路のシステム構成図の一例の説明図。
【図2】実施例1による被検査クロックのデューティ比が1:1の時の回路中における信号波形の一例の説明図。
【図3】実施例1による被検査クロックのデューティ比が7:1の時の回路中における信号波形の一例の説明図。
【図4】実施例1による被検査クロックのデューティ比が1:7の時の回路中における信号波形の一例の説明図。
【図5】従来のシステム構成例の説明図。
【符号の説明】
101 被検査クロック
102 1/4周期ディレイ回路
103 3/4周期ディレイ回路
104、105 フリップフロップ回路
106 NOT回路
107、108 カウンタ
Claims (6)
- 被検査クロックを一定時間分遅延させる遅延手段と、該遅延手段の出力信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するクロック状態格納手段と、該クロック状態格納手段の出力と前記検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出する判定手段とを備えることを特徴とするクロック異常検出回路。
- 上記判定手段が、クロック状態格納手段からの出力を入力とし、かつ、遅延手段の出力信号を基に加算を行って被検査クロック異常の発生を計数するカウンタ手段を有する請求項1記載のクロック異常検出回路。
- 遅延させる一定時間がそれぞれ相違する上記遅延手段と上記クロック状態格納手段と上記カウンタ手段とからなる組を複数備え、かつ、複数の前記カウンタ手段の出力を比較するカウンタ比較手段を備える請求項1または2に記載のクロック異常検出回路。
- 上記遅延手段の遅延時間を自由に設定できるプログラマブル遅延手段を持つ請求項1から3のいずれか1項に記載のクロック異常検出回路。
- 被検査クロックを一定時間分遅延させるステップと、遅延した信号を基に前記被検査クロックの前記一定時間経過後の状態を格納するステップと、格納したその出力と前記被検査クロックの前記一定時間経過後における出力期待値とを比較判定して前記被検査クロックの異常を検出するステップとを有するクロック異常検出方法。
- 上記遅延させるステップはプログラマブルで設定可能であり、そして、上記遅延時間を段階的に変化させて被検査クロックのデューティ比を測定するステップを有する請求項5記載のクロック異常検出方法。
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- 2003-02-21 JP JP2003044112A patent/JP4217500B2/ja not_active Expired - Fee Related
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