JP2010066019A - テスト回路およびテスト方法 - Google Patents

Abstract

【課題】クロック信号のデューティ比をチェックするためのコストを抑える。
【解決手段】サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力し、被測定クロック信号ＭＣＫの第１のエッジから被測定クロック信号ＭＣＫの１／２周期後の前後におけるそれぞれの所定のタイミングおいて第１および第２のサンプリングトリガ信号をサンプルホールド回路１０２に出力する。サンプルホールド回路１０２は、第１および第２のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドする。サンプルホールド回路１０２は、スキャンパスの一部又は全体を構成し、ホールドされているデューティ比検証のための信号をスキャンクロック信号ＳＣＡＮＣＫによってスキャン出力ＳＣＡＮＯＵＴから出力する。
【選択図】図１

Description

本発明は、テスト回路およびテスト方法に関し、特に、ＬＳＩ中のクロック信号のデューティ比をチェックするためのテスト技術に関する。

ＬＳＩの微細化・低電力化に伴い、ＬＳＩ内に配信されるクロック信号のデューティ比は、誤動作を防ぐための重要な品質要求事項の１つになっている。例えば、ＬＳＩ間を高速にシリアル通信するＳＦＩ４のようなインタフェース規格では、ＬＳＩ内で使用したクロック信号をＬＳＩ間通信の基準クロック信号として出力する。このため、ＬＳＩ内のクロック信号のデューティ比に関して高い品質が要求され、ＬＳＩの出荷テスト時にクロック信号のデューティ比をテストする必要がある。

このようなクロック信号のデューティ比をチェックするためのテスト技術に関し、例えば、特許文献１には、半導体集積回路に組み込まれた発振回路のデューティ比率の試験を行うためのテスト回路およびテスト方法が記載されている。このテスト回路は、遅延量を可変制御可能な遅延素子をＬＳＩ内部に組み込む。この遅延素子で１周期遅延させたクロック信号とオリジナルのクロック信号のタイミング差を複数回検出する。カウンタ回路でそれをカウントし、クロック信号のジッタを検出する。さらに、その測定結果の値をもとにデューティ比率を算出し検証する。

特開２００３−１２１５０５号公報

以下の分析は本発明において与えられる。

特許文献１のテスト回路では、遅延量の調整を外部から行い、カウンタ回路のカウンタ値を取得しデューティ比を計算しなければならない。したがって、ＬＳＩの出荷テストにおけるテスト時間が長くなってしまう。また、ＬＳＩの外部から遅延量を調整するための機能、およびカウンタ回路のカウント値を読み出す機能がＬＳＩおよびテスト治工具に必要となり、これらを開発する追加コストが発生する。さらに、ＬＳＩに遅延素子だけでなくカウンタ回路等の専用回路も必要でありＬＳＩの回路規模の増加をもたらす。したがって、クロック信号のデューティ比をチェックするためのコストが嵩む。

本発明の１つのアスペクト（側面）に係るテスト回路は、被測定クロック信号を入力し、被測定クロック信号の第１のエッジから被測定クロック信号の１／２周期後のタイミングの前後に相当するそれぞれのタイミングにおいて第１および第２のサンプリングトリガ信号を出力するサンプリングタイミング生成回路と、第１および第２のサンプリングトリガ信号にそれぞれ対応するタイミングで被測定クロック信号をサンプルホールドするサンプルホールド回路と、を備える。

本発明の他のアスペクト（側面）に係るテスト方法は、半導体装置のテスト方法であって、被測定クロック信号を入力するステップと、被測定クロック信号の第１のエッジから被測定クロック信号の１／２周期後のタイミングの前後におけるそれぞれの所定のタイミングにおいて被測定クロック信号をサンプルホールドするステップと、を含む。

本発明によれば、ＬＳＩ内のクロック信号のデューティ比を確認する機能をＬＳＩ中に構成するために、クロック信号のデューティ比をチェックするためのコストを低く抑えることができる。

図１は、本発明の実施形態に係るテスト回路の構成を示す図である。図１において、テスト回路は、被測定クロックライン１００における被測定クロック信号ＭＣＫをサンプリングして保持するサンプルホールド回路１０２と、サンプルホールド回路１０２のサンプリングタイミング信号を生成するサンプリングタイミング生成回路１０１と、これら２つの回路を制御し測定結果をスキャン出力ＳＣＡＮＯＵＴから出力させるように制御する制御回路１０３とを備える。

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力し、被測定クロック信号ＭＣＫの第１のエッジから被測定クロック信号ＭＣＫの１／２周期後の前後におけるそれぞれの所定のタイミングにおいて第１および第２のサンプリングトリガ信号をサンプルホールド回路１０２に出力する。

サンプルホールド回路１０２は、第１および第２のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドする。サンプルホールド回路１０２は、スキャンパスの一部又は全体を構成し、ホールドされているデューティ比検証のための信号をスキャンクロック信号ＳＣＡＮＣＫによってスキャン出力ＳＣＡＮＯＵＴから出力する。なお、制御回路１０３の制御によって、サンプルホールド回路１０２は、スキャン入力ＳＣＡＮＩＮから入力した信号をスキャンクロック信号ＳＣＡＮＣＫによってスキャン出力ＳＣＡＮＯＵＴから出力する通常のスキャンパスとしても機能する。

また、サンプリングタイミング生成回路１０１は、第１のエッジ前後におけるそれぞれの所定のタイミングで第３および第４のサンプリングトリガ信号を出力し、サンプルホールド回路１０２は、第３および第４のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをさらにサンプルホールドするようにしてもよい。

サンプルホールド回路１０２は、スキャンパスレジスタを構成する４つのレジスタを含んで構成され、第１〜第４のサンプリングトリガ信号でサンプリングしたサンプリング値をそれぞれ対応するレジスタに格納するようにしてもよい。

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力して被測定クロック信号ＭＣＫの２倍の周波数の信号を生成し、生成された２倍の周波数の信号に基づいて第１〜第４のサンプリングトリガ信号を生成するようにしてもよい。

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力して２倍の周波数の信号を生成するＰＬＬ回路と、ＰＬＬ回路の出力信号を遅延する遅延回路と、ＰＬＬ回路の出力信号を分周して所定の遅延を与える分周回路と、を備え、ＰＬＬ回路の出力信号に基づいて第１、第３のサンプリングトリガ信号を生成し、遅延回路の出力信号に基づいて第２、第４のサンプリングトリガ信号を生成し、サンプルホールド回路１０２は、分周回路の出力信号が第１の論理レベルである時に第１および第２のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドし、分周回路の出力信号が第２の論理レベルである時に第３および第４のサンプリングトリガ信号にそれぞれ対応して被測定クロック信号ＭＣＫをサンプルホールドするようにしてもよい。

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力して遅延する多段構成の遅延回路からなり、第１〜第４のサンプリングトリガ信号を遅延回路中のそれぞれ所定の位置から出力するようにしてもよい。

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫを入力して遅延する、縦続接続される２組の多段構成の遅延回路からなり、２組の遅延回路は、縦続関係を互いに入れ替え可能となるように構成され、第１および第２のサンプリングトリガ信号を一方の遅延回路中のそれぞれ所定の位置から出力し、第３および第４のサンプリングトリガ信号を他方の遅延回路中のそれぞれ所定の位置から出力するようにしてもよい。

サンプルホールド回路１０２は、ユーザクロック信号によってユーザ回路の出力をレジスタに格納可能とするように構成してもよい。

テスト回路は、差動信号を単相信号に変換する差動受信回路を備え、変換された単相信号を被測定クロック信号ＭＣＫとして入力するようにしてもよい。

半導体装置は、以上のようなテスト回路を備えるようにしてもよい。

以上のようなテスト回路によれば、スキャンパスの一部あるいは全体を構成するスキャンパスレジスタとサンプリングタイミングを生成する回路を用いてクロック信号の立ち上がり・立ち下がりエッジの状態値をサンプルホールドし、通常のスキャン結果と同様に外部に接続したテスタでデューティ比の期待値を判定する。したがって、他のスキャン試験と同時にデューティ比の期待値を判定できるためにテスト時間が増加することなく、テスト時間は非常に短い。

また、クロック信号のデューティ比の確認試験は、スキャンテストの一部としてテスタで期待値が一致することを確認するだけであり、確認のために特殊な治工具を必要としない。さらに、低速なクロック信号しか扱えないような廉価なテスタであっても十分に確認することができ、特殊治工具やテスタへの追加投資は発生しない。

また、テスト回路の回路規模は、外部から遅延を調整するような機能を必要としないので追加開発コストが発生せず、数個のスキャンパスレジスタとサンプリングタイミングを生成する回路および制御回路であり、回路規模の増加が小さい。

以下、実施例に即し、図面を参照して詳しく説明する。

図２は、本発明の第１の実施例に係るテスト回路の回路図である。図２において、図１と同一の符号は同一物を表す。第１の実施例に係るテスト回路は、サンプリングタイミング生成回路１０１にＰＬＬ２０８を用いる。

サンプリングタイミング生成回路１０１は、被測定クロック信号ＭＣＫの１／２周期の信号を出力することが可能な位相調整用のＰＬＬ２０８、ＰＬＬ２０８の出力信号の遅延を調整するディレイゲート２０９、ＰＬＬ２０８の出力信号を二分周した信号を生成する分周回路２１０、および分周回路２１０の出力信号の遅延を調整するディレイゲート２１１を備える。

サンプルホールド回路１０２は、スキャンシフト動作時のパスとサンプリング動作時のパスを切り替えるマルチプレクサを有するスキャンフリップフロップ（以下ＭＵＸＳＣＡＮＦＦと称する）２０１ａ、２０１ｂ、２０１ｃ、２０１ｄと、この４つのＭＵＸＳＣＡＮＦＦ各々のクロック端子に繋がりスキャンシフト時とサンプリング時のタイミング信号を切り替えるマルチプレクサ２０５ａ、２０５ｂ、２０５ｃ、２０５ｄと、サンプリング動作時にサンプリングした信号とＭＵＸＳＣＡＮＦＦが保持していた信号とを切り替えるマルチプレクサ２０６ａ、２０６ｂ、２０６ｃ、２０６ｄと、を備える。

マルチプレクサ２０６ａ、２０６ｂは、ディレイゲート２１１の出力である選択信号Ｅの論理レベルが１であるときにサンプリング対象の被測定クロック信号ＭＣＫを選択し、選択信号Ｅの論理レベルが０であるときにそれぞれＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂが保持している信号を選択するよう動作する。また、マルチプレクサ２０６ｃ、２０６ｄは、マルチプレクサ２０６ａ、２０６ｂとは反対に選択信号Ｅの論理レベルが１であるときにＭＵＸＳＣＡＮＦＦ２０１ｃ、２０１ｄのそれぞれの保持信号を選択し、選択信号Ｅの論理レベルが０であるときに被測定クロック信号ＭＣＫを選択するように動作する。

ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、スキャンパスの一部あるいは全体としてスキャンチェーンを構成し、マルチプレクサ２０５ａ、２０５ｂ、２０５ｃ、２０５ｄと共に制御回路１０３からのスキャン選択信号Ｓ０によって制御され、低速なスキャンクロック信号ＳＣＡＮＣＫに従ってスキャンシフト動作を行い、サンプリング結果をスキャン出力ＳＣＡＮＯＵＴに出力する。

ここで、被測定クロック信号ＭＣＫの周期をＴ、被測定クロック信号ＭＣＫのデューティ比△（％）の要求規格範囲をａ＜△＜ｂとする。この場合、被測定クロックライン１００から制御回路１０３を介してＰＬＬ２０８のリファレンスクロック信号を入力するパスは、ａ・Ｔ／１００の遅延時間とする。ＰＬＬ２０８のクロック出力は、ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのサンプリング動作時のクロック信号としてマルチプレクサ２０５ａ、２０５ｃにそれぞれ供給される。ＰＬＬ２０８のクロック出力からマルチプレクサ２０５ａ、２０５ｃを通ってＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのクロック入力へ繋がるパスの遅延は、ＰＬＬ２０８のループバックパスの遅延と等しくなるように設計する。このため、例えばＰＬＬ２０８のループバックパスにマルチプレクサ２０５ａ、２０５ｃに相当する回路ＳＬ０を挿入する。

先に示したデューティ比の要求規格範囲ａ＜△＜ｂにおいて、ＰＬＬ２０８のクロック出力からマルチプレクサ２０５ｂ、２０５ｄをそれぞれ通ってＭＵＸＳＣＡＮＦＦ２０１ｂ、２０１ｄのクロック入力へ繋がるパスの遅延時間が、ＰＬＬ２０８のクロック出力からマルチプレクサ２０５ａ、２０５ｃをそれぞれ通ってＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのクロック入力へ繋がるパスの遅延時間に対して、（ｂ−ａ）・Ｔ／１００だけ長くなるようにディレイゲート２０９を用いて調整する。

ＰＬＬ２０８のクロック出力を２分周する分周回路２１０の出力は、マルチプレクサ２０６ａ、２０６ｂ、２０６ｃ、２０６ｄの選択制御信号Ｅとされる。このとき、分周回路２１０の出力からマルチプレクサ２０６ａ、２０６ｂ、２０６ｃ、２０６ｄまでの遅延時間が、ＰＬＬ２０８のクロック出力からマルチプレクサ２０５ａ、２０５ｃをそれぞれ通ってＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのクロック入力へ繋がるパスの遅延時間に対してＴ／２だけ長くなるように、分周回路２１０の出力にディレイゲート２１１を接続して選択制御信号Ｅの遅延時間を調整する。

先に示したように、被測定クロック信号ＭＣＫの周期をＴ、デューティ比△（％）の要求規格範囲をａ＜△＜ｂとして、この要求規格範囲に基づいて回路を構成したとしてテスト回路の動作を説明する。このときのタイミングチャートを図３に示す。ＰＬＬの動作原理より、ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのクロック信号Ａ、Ｃの立ち上がりエッジは、ＰＬＬ２０８のリファレンスクロック信号の立ち上がりエッジと一致する。つまり、被測定クロック信号ＭＣＫのエッジに対して、被測定クロックライン１００から制御回路１０３を介してＰＬＬ２０８のリファレンスクロックに繋がるパスの遅延時間ａ・Ｔ／１００だけ位相が遅れた２逓倍のクロック信号Ａ、ＣがＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃに入力される。

また、ＭＵＸＳＣＡＮＦＦ２０１ｂ、２０１ｄについては、ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのクロックエッジに対して（ｂ−ａ）・Ｔ／１００だけ位相が遅れた２逓倍のクロック信号Ｂ、Ｄが入力される。つまり、被測定クロック信号ＭＣＫのエッジに対して、（ｂ−ａ）・Ｔ／１００＋ａ・Ｔ／１００＝ｂ・Ｔ／１００だけ位相が遅れた２逓倍のクロック信号Ｂ、ＤがＭＵＸＳＣＡＮＦＦ２０１ｂ、２０１ｄに入力される。

被測定クロック信号ＭＣＫの立ち下がりのエッジは、正常であれば、ａ・Ｔ／１００からｂ・Ｔ／１００の間に存在する。被測定クロック信号ＭＣＫに対して２倍のクロック信号で各ＭＵＸＳＣＡＮＦＦが動作することから、各ＭＵＸＳＣＡＮＦＦは、被測定クロック信号ＭＣＫの１周期に対して２回のサンプリングの機会がある。そこで、ディレイゲート２１１は、分周回路２１０で分周した信号をＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｃのクロックエッジに対してＴ／２遅らせ、マルチプレクサ２０６ａ、２０６ｂ、２０６ｃ、２０６ｄの選択信号Ｅとして出力する。

このとき、２つのマルチプレクサ２０６ａ、２０６ｂは、選択信号Ｅが論理レベル１である時に被測定クロック信号ＭＣＫを選択し、２つのマルチプレクサ２０６ｃ、２０６ｄは、選択信号Ｅが論理レベル０である時に被測定クロック信号ＭＣＫを選択する。したがって、ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂは、被測定クロック信号ＭＣＫの立下りエッジの位相のずれを検出し、ＭＵＸＳＣＡＮＦＦ２０１ｃ、２０１ｄは、被測定クロック信号ＭＣＫの立ち上がりエッジの位相のずれを検出することができる。例えば、被測定クロック信号ＭＣＫのデューティ比が要求規格範囲ａより小さくなった場合、被測定クロック信号ＭＣＫの立下りエッジは、ａ・Ｔ／１００時点より左側にずれ、ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂは、各々０レベルをサンプリングし、論理値「００」をスキャン出力ＳＣＡＮＯＵＴから出力することになる。そして、テスタ選別試験において期待値の不一致となり、要求規格外のチップを選別することができる。

本実施例で用いられるＭＵＸＳＣＡＮＦＦ、マルチプレクサ、ディレイゲートおよびＰＬＬは、ＬＳＩ設計およびスキャンテスト設計における基本的な素子であり、設計も従来のＬＳＩ設計手法を用いることができる。したがって、テスト機能を実現する上で追加コストはほとんど発生しない。また、デューティ比の確認試験は、スキャンテストの一部としてテスタで期待値の一致を確認するだけであり、確認のために特殊な治工具を必要としないので、追加コストはかからない。さらに、低速なクロック信号しか扱えないような廉価なテスタであっても十分に結果を確認することができ、テスタへの投資を抑えることも可能である。

また、サンプリングタイミング生成回路としてＰＬＬを使用するので、ＬＳＩの設計初期段階でＬＳＩ内部用と共通化を検討しておけば、回路規模の増大を抑えることもできる。

図４は、本発明の第２の実施例に係るテスト回路の回路図である。図４において図２と同一の符号は同一物を表し、その説明を省略する。第２の実施例のテスト回路は、サンプリングタイミング生成回路１０１ａにディレイライン４０１を備える。ディレイライン４０１を構成するゲートは、ディレイゲートに限らず、バッファゲートやインバータゲートなど遅延をコントロールできるものであればなんであってもかまわない。これらゲートを直列に繋いだものがディレイライン４０１である。

サンプルホールド回路１０２ａは、実施例１と同様、４つのＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂ、２０１ｃ、２０１ｄを備える。実施例１と異なる点は、ＭＵＸＳＣＡＮＦＦを構成するマルチプレクサのサンプリング動作時のパスの接続先が直接被測定クロックライン１００であることである。また、図２におけるマルチプレクサ２０６ａ、２０６ｂ、２０６ｃ、２０６ｄや分周回路２１０を必要としない。

ディレイライン４０１の入力は、制御回路１０３を介して被測定クロックライン１００と繋がる。被測定クロック信号ＭＣＫの周期をＴ、デューティ比△（％）の要求規格範囲をａ＜△＜ｂとした場合、ディレイライン４０１の入力から最終段の出力までの遅延時間はＴである。被測定クロックライン１００から制御回路１０３を通り、さらにディレイライン４０１の最終段を通ってＭＵＸＳＣＡＮＦＦ２０１ｄのクロック入力端子に繋がるパスの遅延時間（信号Ｄ１の遅延時間）が、ｂＴ／１００＋Ｔ／２となるようにパスの遅延時間を設計する。また、ＭＵＸＳＣＡＮＦＦ２０１ｃのクロック端子に被測定クロック信号ＭＣＫが到着するまでの遅延時間（信号Ｃ１の遅延時間）がａＴ／１００＋Ｔ／２、ＭＵＸＳＣＡＮＦＦ２０１ｂのクロック端子に被測定クロック信号ＭＣＫが到着するまでの遅延時間（信号Ｂ１の遅延時間）がｂＴ／１００、ＭＵＸＳＣＡＮＦＦ２０１ａのクロック端子に被測定クロック信号ＭＣＫが到着するまでの遅延時間（信号Ａ１の遅延時間）がａＴ／１００となるように、ディレイライン４０１中のゲートの接続段数を各々選んで接続する。

被測定クロック信号ＭＣＫの周期をＴ、デューティ比△（％）の要求規格範囲をａ＜△＜ｂとして、この要求規格範囲に基づいて回路を構成したとしてテスト回路の動作について説明する。このときのタイミングチャートを図５に示す。被測定クロック信号ＭＣＫが所望の規格を満たす正常である場合、被測定クロック信号ＭＣＫの立ち下がりエッジは、ａＴ／１００からｂＴ／１００の間に存在し、被測定クロック信号ＭＣＫの立ち上がりエッジは、ａＴ／１００＋Ｔ／２からｂＴ／１００＋Ｔ／２の間に存在する。この場合、各々のＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂ、２０１ｃ、２０１ｄは、それぞれ信号Ａ１、Ｂ１、Ｃ１、Ｄ１の立ち上がりタイミングにおいて被測定クロック信号ＭＣＫをサンプリングして保持し、スキャン出力ＳＣＡＮＯＵＴから論理レベル「１００１」として出力する。

これに対し、例えば、被測定クロック信号ＭＣＫのデューティ比が要求規格範囲ａより小さくなった場合、被測定クロック信号ＭＣＫの立下りエッジは、ａ・Ｔ／１００時点より左側にずれる。したがって、ＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂは、各々０レベルをサンプリングし、論理レベル「００」をスキャン出力ＳＣＡＮＯＵＴから出力することになる。そして、テスタ選別試験において期待値が不一致となり、要求規格外のチップを選別することができる。

実施例２のテスト回路は、ＰＬＬが搭載されないようなＬＳＩであっても適用することができる。

図６は、本発明の第３の実施例に係るテスト回路の回路図である。図６において図４と同一の符号は同一物を表し、その説明を省略する。このテスト回路は、サンプリングタイミング生成回路１０１ｃを備える。サンプルホールド回路１０２ａは、実施例２と同じである。

サンプリングタイミング生成回路１０１ｃは、入力初段にそれぞれマルチプレクサＭａ、Ｍｂを有し最終段までの遅延時間がＴ／２となるディレイライン４０２ａ、４０２ｂを備える。サンプリングタイミング生成回路１０１ｃに入力されるクロック信号をディレイライン４０２ａ、４０２ｂのどちらが先に拾うかを各々初段のマルチプレクサＭａ、Ｍｂによって選択する。また、サンプリングタイミング生成回路全体としての遅延時間は、実施例２と同じくＴとする。さらに、被測定クロックライン１００から制御回路１０３およびサンプリングタイミング生成回路１０１ｃを通りサンプルホールド回路１０２ａのＭＵＸＳＣＡＮＦＦのクロック端子へと繋がるパスの各々の遅延時間は、図５のタイミングチャートに従うように実施例２と同じようなタイミング設計を行う。

本実施例では、ディレイライン４０２ａ、４０２ｂの縦続関係を変更して２度測定を行う。１度目は、図７に示すようにディレイライン４０２ａをサンプリングタイミング生成回路１０１ｃの初段としてサンプリングを行う。この時、デューティ比が正常値であれば、論理レベル「１００１」がスキャン出力ＳＣＡＮＯＵＴから出力される。２度目は、図８に示すようにディレイライン４０２ｂをサンプリングタイミング生成回路１０１ｃの初段としてサンプリングを行う。このときは、論理レベル「０１１０」がスキャン出力ＳＣＡＮＯＵＴから出力される。制御回路１０３は、ディレイライン４０２ａ、４０２ｂの接続を切り替えるようにマルチプレクサＭａ、Ｍｂを制御すると共に、スキャンシフトの動作を制御する。

図９（ａ）は、デバイスにばらつきのない正常な場合のタイミングチャートである。ここで、デバイスのばらつきのためにディレイライン４０２ａ、４０２ｂにおける遅延時間がばらついたとする。例えば、被測定クロック信号ＭＣＫの周期Ｔに対して、（ｂ−ａ）Ｔ／１００以上の遅延時間だけ短くなったとする。被測定クロック信号ＭＣＫは、その周期保存性から、立ち上がりエッジから周期Ｔ後に次の立ち上がりがくる。しかし、図９（ｂ）に示すようにサンプリングのタイミングがずれるため、スキャン出力ＳＣＡＮＯＵＴとして論理レベル「００１１」が出力され、デバイスのばらつきのために被測定クロック信号ＭＣＫを正しくサンプリングできていないことが分かる。

次に、ディレイラインとしては、周期Ｔを保っているがデバイスのばらつきのためにディレイライン４０２ａの遅延時間がＴ／２より短く、ディレイライン４０２ｂの遅延時間がＴ／２より長くなったとする。このとき１度目の測定、つまりディレイライン４０２ａがディレイラインの初段になる場合、図９（ｃ）に示すようにスキャン出力ＳＣＡＮＯＵＴとして、論理レベル「１０１１」が出力され、また２度目の測定では、図９（ｄ）に示すようにスキャン出力ＳＣＡＮＯＵＴとして論理レベル「００１０」が出力され、デバイスのばらつきのために被測定クロック信号ＭＣＫを正しくサンプリングできていないことが分かる。

以上のような構成のテスト回路によれば、ディレイライン４０２ａ、４０２ｂの縦続関係を切り替えて２度測定することで、ディレイライン４０２ａ、４０２ｂによるサンプリングタイミング生成回路の測定精度を向上させることができる。

図１０は、本発明の第４の実施例に係るテスト回路の回路図である。図１０において図２と同一の符号は同一物を表し、その説明を省略する。図１０のテスト回路は、これまでの実施例におけるサンプルホールド回路中のＭＵＸＳＣＡＮＦＦ２０１ａ、２０１ｂ、２０１ｃ、２０１ｄとクロック信号を選択するマルチプレクサ２０５ａ、２０５ｂ、２０５ｃ、２０５ｄとを、３入力のＭＵＸＳＣＡＮＦＦ２０３ａ、２０３ｂ、２０３ｃ、２０３ｄと、３入力のマルチプレクサ２０８ａ、２０８ｂ、２０８ｃ、２０８ｄにそれぞれ置き換えたサンプルホールド回路１０２ｂを備える。

被測定クロック信号ＭＣＫのデューティ比のテスト動作としては、これまで説明した実施例の場合と同じである。さらに、本実施例では、ユーザクロック信号ＵＣＫによるユーザ回路７０１の動作、および、ユーザクロック信号ＵＣＫとスキャンクロック信号ＳＣＡＮＣＫの組み合わせによるユーザ回路７０１のスキャンテスト動作が可能となる。

以上のような構成のテスト回路によれば、ＭＵＸＳＣＡＮＦＦをユーザ回路とシェアすることで、回路が簡単に構成され、回路規模の増大を抑えることができる。

図１１は、本発明の第５の実施例に係るテスト回路の回路図である。本実施例において、差動受信回路２０を備える。差動受信回路２０は、差動信号を伝送する被測定クロックライン１００ａに接続され差動信号を単相クロック信号に変換し、変換した信号を被測定クロック信号ＭＣＫとしてテスト回路１０に出力する。テスト回路１０は、実施例１〜４で説明したテスト回路に相当する。このように構成することで、差動クロック信号を用いるＬＳＩであっても、差動クロック信号のデューティ比の崩れをテストすることができる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係るテスト回路の構成を示す図である。 本発明の第１の実施例に係るテスト回路の回路図である。 本発明の第１の実施例に係るテスト回路のタイミングチャートである。 本発明の第２の実施例に係るテスト回路の回路図である。 本発明の第２の実施例に係るテスト回路のタイミングチャートである。 本発明の第３の実施例に係るテスト回路の回路図である。 本発明の第３の実施例に係るサンプリングタイミング生成回路における一等価回路である。 本発明の第３の実施例に係るサンプリングタイミング生成回路における他の等価回路である。 本発明の第３の実施例に係るテスト回路のタイミングチャートである。 本発明の第４の実施例に係るテスト回路の回路図である。 本発明の第５の実施例に係るテスト回路の回路図である。

符号の説明

１０ テスト回路
２０ 差動受信回路
１００、１００ａ 被測定クロックライン
１０１、１０１ａ、１０１ｃ サンプリングタイミング生成回路
１０２、１０２ａ、１０２ｂ サンプルホールド回路
１０３ 制御回路
２０１ａ、２０１ｂ、２０１ｃ、２０１ｄ、２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ スキャンフリップフロップ（ＭＵＸＳＣＡＮＦＦ）
２０５ａ、２０５ｂ、２０５ｃ、２０５ｄ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ、Ｍａ、Ｍｂ マルチプレクサ
２０８ ＰＬＬ
２０９、２１１ ディレイゲート
２１０ 分周回路
４０１、４０２ａ、４０２ｂ ディレイライン
７０１ ユーザ回路
ＭＣＫ 被測定クロック信号
Ｓ０ スキャン選択信号
ＳＣＡＮＣＫ スキャンクロック信号
ＳＣＡＮＩＮ スキャン入力
ＳＣＡＮＯＵＴ スキャン出力
ＳＬ０ 回路
ＵＣＫ ユーザクロック信号

Claims (13)

1. 被測定クロック信号を入力し、前記被測定クロック信号の第１のエッジから前記被測定クロック信号の１／２周期後の前後におけるそれぞれの所定のタイミングにおいて第１および第２のサンプリングトリガ信号を出力するサンプリングタイミング生成回路と、
   前記第１および第２のサンプリングトリガ信号にそれぞれ対応して前記被測定クロック信号をサンプルホールドするサンプルホールド回路と、
   を備えることを特徴とするテスト回路。
2. 前記サンプリングタイミング生成回路は、前記第１のエッジ前後におけるそれぞれの所定のタイミングで第３および第４のサンプリングトリガ信号を出力し、
   前記サンプルホールド回路は、前記第３および第４のサンプリングトリガ信号にそれぞれ対応して前記被測定クロック信号をさらにサンプルホールドすることを特徴とする請求項１記載のテスト回路。
3. 前記サンプルホールド回路は、スキャンパス中に含まれることを特徴とする請求項１または２記載のテスト回路。
4. 前記サンプルホールド回路は、スキャンパスレジスタを構成する４つのレジスタを含んで構成され、前記第１〜第４のサンプリングトリガ信号でサンプリングしたサンプリング値をそれぞれ対応する前記レジスタに格納することを特徴とする請求項２記載のテスト回路。
5. 前記サンプリングタイミング生成回路は、前記被測定クロック信号を入力して前記被測定クロック信号の２倍の周波数の信号を生成し、前記生成された２倍の周波数の信号に基づいて前記第１〜第４のサンプリングトリガ信号を生成することを特徴とする請求項２記載のテスト回路。
6. 前記サンプリングタイミング生成回路は、
   前記被測定クロック信号を入力して前記２倍の周波数の信号を生成するＰＬＬ回路と、
   前記ＰＬＬ回路の出力信号を遅延する遅延回路と、
   前記ＰＬＬ回路の出力信号を分周して所定の遅延を与える分周回路と、
   を備え、
   前記ＰＬＬ回路の出力信号に基づいて前記第１、第３のサンプリングトリガ信号を生成し、前記遅延回路の出力信号に基づいて前記第２、第４のサンプリングトリガ信号を生成し、
   前記サンプルホールド回路は、前記分周回路の出力信号が第１の論理レベルである時に前記第１および第２のサンプリングトリガ信号にそれぞれ対応して前記被測定クロック信号をサンプルホールドし、前記分周回路の出力信号が第２の論理レベルである時に前記第３および第４のサンプリングトリガ信号にそれぞれ対応して前記被測定クロック信号をサンプルホールドすることを特徴とする請求項５記載のテスト回路。
7. 前記サンプリングタイミング生成回路は、前記被測定クロック信号を入力して遅延する多段構成の遅延回路からなり、前記第１〜第４のサンプリングトリガ信号を前記遅延回路中のそれぞれ所定の位置から出力することを特徴とする請求項２記載のテスト回路。
8. 前記サンプリングタイミング生成回路は、前記被測定クロック信号を入力して遅延する、縦続接続される２組の多段構成の遅延回路からなり、
   前記２組の遅延回路は、縦続関係を互いに入れ替え可能となるように構成され、前記第１および第２のサンプリングトリガ信号を一方の前記遅延回路中のそれぞれ所定の位置から出力し、前記第３および第４のサンプリングトリガ信号を他方の前記遅延回路中のそれぞれ所定の位置から出力することを特徴とする請求項２記載のテスト回路。
9. 前記サンプルホールド回路は、ユーザクロック信号によってユーザ回路の出力を前記レジスタに格納可能とするように構成されることを特徴とする請求項４に記載のテスト回路。
10. 差動信号を単相信号に変換する差動受信回路を備え、変換された前記単相信号を前記被測定クロック信号として入力することを特徴とする請求項１乃至９のいずれか一に記載のテスト回路。
11. 請求項１乃至１０のいずれか一に記載のテスト回路を備える半導体装置。
12. 半導体装置のテスト方法であって、
    被測定クロック信号を入力するステップと、
    前記被測定クロック信号の第１のエッジから前記被測定クロック信号の１／２周期後のタイミングの前後におけるそれぞれの所定のタイミングにおいて前記被測定クロック信号をサンプルホールドするステップと、
    を含むことを特徴とするテスト方法。
13. 前記サンプルホールドされた信号をスキャンパスを介して出力するステップと、
    をさらに含むことを特徴とする請求項１２記載のテスト方法。

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