JP2003149306A - タイミング発生装置、及び試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＴＴＣモードと、Ｎｏｎ ＲＴＴＣモード
を有するタイミング発生装置において、ジッタの少ない
タイミング信号を生成する。 【解決手段】 所望の基本周波数の変化タイミングのみ
で値が変化する第１基本波形を生成する第１波形生成部
と、基本周波数の整数倍又は整数分の１倍の周波数を有
するＰＬＬ入力信号に基づいて、基本周波数の整数倍の
周波数を有し、かつ基本波形より位相が安定したサンプ
リングクロックを生成するＰＬＬと、第１基本波形をサ
ンプリングクロックでサンプリングした第１サンプリン
グ信号を出力する第１サンプリング部と、第１サンプリ
ング信号に基づいて、タイミング信号を出力する出力部
とを備えるタイミング発生装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所望のタイミング
で値が変化するタイミング信号を生成するタイミング発
生装置、及び電子デバイスを試験する試験装置に関す
る。特に、本発明は、ジッタの少ないタイミング信号を
生成するタイミング発生装置に関する。

【０００２】

【従来の技術】従来、半導体デバイス等の電子デバイス
を試験する試験装置は、所望のタイミングを発生するタ
イミング発生装置を備えている。例えば、当該タイミン
グ発生器が発生したタイミングで、電子デバイスに試験
信号を供給していた。当該タイミング発生装置は、基準
クロックを受け取り、当該基準クロックを所望の時間遅
延させて、所望のタイミングを生成していた。

【０００３】例えば、タイミング発生装置は、基準クロ
ックを受け取り、当該基準クロックを所望の時間だけ遅
延させる可変遅延回路部と、当該可変遅延回路部におけ
る遅延量を制御するためのリニアライズメモリとを有し
ている。一般に、可変遅延回路部は、複数の遅延素子を
有する。リニアライズメモリは、当該可変遅延回路部に
おける所望の遅延量の線形化に対応した遅延設定値を格
納する。可変遅延回路は、リニアライズメモリに格納さ
れたデータに基づいて、所定の遅延素子の経路に基準ク
ロックを通過させ、基準クロックを遅延させる。リニア
ライズメモリに格納されるデータは、複数の遅延素子の
設計情報によって予め定められるが、複数の遅延素子の
製造バラツキや、使用時の周囲温度等によって、可変遅
延回路部における遅延量と、所望の遅延量である遅延設
定値との間に誤差が生じてしまう。

【０００４】

【発明が解決しようとする課題】当該誤差は、それぞれ
の遅延設定値に対して一定とならないため、タイミング
発生装置が生成するタイミングにジッタが生じてしま
う。このため、当該ジッタを除去したタイミングを生成
できるタイミング発生装置が望まれていた。

【０００５】また、当該ジッタを低減するために、タイ
ミング発生器に周波数シンセサイザを設ける場合があ
る。この場合、周波数シンセサイザは、一定の周期でジ
ッタの少ないタイミングを生成することができるが、リ
アルタイムに当該周期を変化させることが困難であると
いう問題が生じる。これらの問題のため、試験装置にお
いては、電子デバイスを精度よく試験することが困難で
あった。

【０００６】そこで本発明は、上記の課題を解決するこ
とのできるタイミング発生装置、及び試験装置を提供す
ることを目的とする。この目的は、特許請求の範囲にお
ける独立項に記載の特徴の組み合わせにより達成され
る。また従属項は本発明の更なる有利な具体例を規定す
る。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第一の形態においては、所望のタイミング
で変化するタイミング信号を発生するタイミング発生装
置であって、所望の基本周波数の変化タイミングのみで
値が変化する第１基本波形を生成する第１波形生成部
と、基本周波数の整数倍又は整数分の１倍の周波数を有
するＰＬＬ入力信号に基づいて、基本周波数の整数倍の
周波数を有し、かつ基本波形より位相が安定したサンプ
リングクロックを生成するＰＬＬと、第１基本波形をサ
ンプリングクロックでサンプリングした第１サンプリン
グ信号を出力する第１サンプリング部と、第１サンプリ
ング信号に基づいて、タイミング信号を出力する出力部
とを備えることを特徴とするタイミング発生装置。

【０００８】第１基本波形、又は第１サンプリング信号
のいずれかを選択し、選択した第１基本波形、又は第１
サンプリング信号を、第１サンプリング信号として出力
部に供給する第１選択部を更に備えてよい。また、サン
プリングクロックを所望の時間遅延させる第１可変遅延
回路を更に備え、第１サンプリング部は、第１可変遅延
回路において遅延されたサンプリングクロックに基づい
て、第１基本波形をサンプリングしてよい。

【０００９】また、第１サンプリング部が出力した第１
サンプリング信号を、所望の時間遅延させる第１の可変
遅延回路を更に備え、第１選択部は、第１基本波形、又
は第１可変遅延回路が出力した第１サンプリング信号の
いずれかを選してよい。

【００１０】また、第１サンプリング部は、サンプリン
グクロックの前縁における第１基本波形の値を、予め定
められた時間だけ保持し、保持した第１基本波形の値
を、第１サンプリング信号の値として出力してよい。

【００１１】第１サンプリング部は、第１基本波形を入
力端子に受け取り、サンプリングクロックをクロック端
子に受け取り、出力端子の出力を、リセット端子に供給
するＤ−フリップフロップであってよい。

【００１２】また、第１可変遅延回路は、第１基本波形
のジッタより大きい時間、サンプリングクロックを遅延
させることが好ましい。また、基本周波数の整数分の１
倍、又は整数倍の周波数を有するＰＬＬ入力信号を生成
する周期生成部を更に備え、ＰＬＬは、ＰＬＬ入力信号
に基づいて、ＰＬＬ入力信号よりジッタが小さく、ＰＬ
Ｌ入力信号と略同一の周期を有するサンプリングクロッ
クを生成する周波数シンセサイザを有してよい。周期生
成部は、基準クロックを受け取り、基準クロックの位相
を予め定められた階調数で変調させ、変調した基準クロ
ックの所望のパルスを取り出すことにより、ＰＬＬ入力
信号を生成し、周波数シンセサイザは、所望の周期の発
振信号を生成する発振器と、階調数と同一の分周数を有
し、ＰＬＬ入力信号を分周する第１分周器と、階調数の
整数倍の分周数を有し、発振信号を分周する第２分周器
と、第１分周器において分周されたＰＬＬ入力信号と、
第２分周器において分周された発振信号との位相差に基
づいて、発振器が生成する発振信号の周期を制御する位
相比較器とを有してよい。

【００１３】第１波形生成部は、基準クロックを受け取
り、基準クロックに基づいて第１基本波形を生成してよ
い。また、基本周波数の変化タイミングのみで値が変化
し、第１基本波形と所定の位相差を有する第２基本波形
を生成する第２波形生成部と、第２基本波形を、所定の
位相差だけ遅延させたサンプリングクロックでサンプリ
ングした第２サンプリング信号を出力する第２サンプリ
ング部とを更に備え、出力部は、第１サンプリング信号
と、第２サンプリング信号とに基づいて、タイミング信
号を出力してよい。

【００１４】出力部は、第１サンプリング信号のエッジ
に応じてＨ論理を保持し、第２サンプリング信号のエッ
ジに応じてＬ論理を保持することにより、タイミング信
号を生成するラッチ部を有してよい。また、基本周波数
の変化タイミングのみで値が変化し、第１基本波形より
位相の遅れた第３基本波形を生成する第３波形生成部
と、基本周波数の変化タイミングのみで値が変化し、第
２基本波形より位相の遅れた第４基本波形を生成する第
４波形生成部とを更に備え、第１サンプリング部は、サ
ンプリングクロックに基づいて、第１基本波形及び第３
基本波形をインターリーブした信号をサンプリングし
て、第１サンプリング信号を生成し、第２サンプリング
部は、サンプリングクロックに基づいて、第２基本波形
及び第４基本波形をインターリーブした信号をサンプリ
ングして、第２サンプリング信号を生成してよい。

【００１５】本発明の第２の形態においては、電子デバ
イスを試験する試験装置であって、電子デバイスを試験
するための試験信号を生成するパターン生成部と、所望
のタイミングで変化するタイミング信号を発生するタイ
ミング発生装置と、試験信号を整形し、タイミング信号
に基づいて、整形した試験信号を電子デバイスに供給す
る波形整形部と、試験信号に基づいて、電子デバイスが
出力する出力信号に基づいて、電子デバイスの良否を判
定する判定部とを備え、タイミング発生装置は、基本周
波数の変化タイミングのみで値が変化する第１基本波形
を生成する第１波形生成部と、基本周波数の整数倍又は
整数分の１倍の周波数を有するＰＬＬ入力信号に基づい
て、基本周波数の整数倍の周波数を有し、かつ基本波形
より位相が安定したサンプリングクロックを生成するＰ
ＬＬと、第１基本波形をサンプリングクロックでサンプ
リングした第１サンプリング信号を出力する第１サンプ
リング部と、サンプリング信号に基づいて、タイミング
信号を出力する出力部とを有することを特徴とする試験
装置を提供する。

【００１６】尚、上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又、発明となりうる。

【００１７】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００１８】図１は、本発明に係る試験装置１００の構
成の一例を示す。試験装置１００は、電子デバイス３０
を試験する。試験装置１００は、パターン発生部１０、
波形整形部２０、タイミング発生装置５０、及び判定部
４０を備える。パターン発生部１０は、電子デバイス３
０を試験するための試験信号を生成し、波形整形部２０
に供給する。

【００１９】タイミング発生装置５０は、所望のタイミ
ングで値が変化するタイミング信号を発生する。タイミ
ング発生装置５０は、例えば基準クロックを受け取り、
受け取った基準クロックに基づいて当該タイミング信号
を生成する。

【００２０】波形整形部２０は、受け取った試験信号を
整形し、整形した試験信号を電子デバイス３０に供給す
る。波形整形部２０は、例えば試験信号を所望のタイミ
ングで電子デバイス３０に供給してよい。本例におい
て、波形整形部２０は、タイミング発生装置５０から受
け取ったタイミング信号の値の変化に応じて、当該試験
信号を電子デバイス３０に供給する。

【００２１】判定部４０は、試験信号に基づいて電子デ
バイス３０が出力する出力信号に基づいて、電子デバイ
ス３０の良否を判定する。判定部４０は、例えば電子デ
バイス３０が試験信号に基づいて出力するべき期待値信
号と、電子デバイス３０が出力した出力信号とを比較し
て電子デバイス３０の良否を判定してよい。この場合、
パターン発生部１０は、発生した試験信号に基づいて当
該期待値信号を生成し、判定部４０に供給してよい。

【００２２】図２は、タイミング発生装置５０の構成の
一例を示す。タイミング発生装置５０は、第１波形生成
部６０ａ、第２波形生成部６０ｂ、ＰＬＬ９０、周期生
成部９２、第１可変遅延回路１１０ａ、第２可変遅延回
路１１０ｂ、第１サンプリング部１１２ａ、第２サンプ
リング部１１２ｂ、第１選択部１１４ａ、第２選択部１
１４ｂ、及び出力部１１６を有する。タイミング発生装
置５０は、電子デバイスの試験サイクルにおいて、タイ
ミング信号におけるパルスの位相をリアルタイムに変動
させるＲＴＴＣ（Real Time Timing Control）モード
と、タイミング信号におけるパルスの位相をリアルタイ
ムに変動させないＮｏｎ ＲＴＴＣモードとを有する。
以下、Ｎｏｎ ＲＴＴＣモードにおける、各構成要素の
動作について説明する。

【００２３】第１波形生成部６０ａは、所望の基本周波
数の変化タイミングのみで値が変化する第１基本波形を
生成する。本例において、第１波形生成部６０ａは、基
準クロックに基づいて第１基本波形を生成する。例え
ば、第１波形生成部６０ａは、基準クロックを遅延さ
せ、基準クロックのパルスのうちの所望のパルスを取り
出し、当該基本周波数を有する所望のパターンを、第１
基本波形として出力する。

【００２４】周期生成部９２は、基準クロックに基づい
て、基本周波数の整数倍又は整数分の１倍の周波数を有
するＰＬＬ入力信号を生成する。周期生成部９２は、生
成したＰＬＬ入力信号をＰＬＬ９０に供給する。

【００２５】ＰＬＬ９０は、基本周波数の整数倍又は整
数分の１倍の周波数を有するＰＬＬ入力信号に基づい
て、基本周波数の整数倍の周波数を有し、且つ第１基本
波形より位相が安定したサンプリングクロックを生成す
る。つまり、ＰＬＬ９０は、第１基本波形の基本周波数
の整数倍又は整数分の１倍の周波数を有するＰＬＬ入力
信号を受け取り、第１基本波形よりジッタの小さいサン
プリングクロックを生成する。ＰＬＬ９０は、図４にお
いて後述するように、電圧制御発振器９６を有し、ジッ
タの小さいサンプリングクロックを生成することができ
る。

【００２６】第１可変遅延回路１１０ａは、当該サンプ
リングクロックを所望の時間遅延させる。第１可変遅延
回路１１０ａは、第１基本波形におけるジッタより大き
い時間、当該サンプリングクロックを遅延させる。第１
基本波形のジッタは、予め測定してもよく、また第１波
形生成部６０ａの設計情報から算出してよい。第１可変
遅延回路１１０ａは、第１基本波形のジッタの最大値よ
り大きい時間、当該サンプリングクロックを遅延させる
ことが好ましい。

【００２７】第１サンプリング部１１２ａは、第１基本
波形をサンプリングクロックでサンプリングした第１サ
ンプリング信号を出力する。例えば、第１サンプリング
部１１２ａは、第１基本波形をサンプリングクロックで
打ち抜いた波形を、第１サンプリング信号として出力す
る。例えば、第１サンプリング部１１２ａは、サンプリ
ングクロックの前縁における第１基本波形の値を、予め
定められた時間だけ保持し、保持した第１基本波形の値
を、第１サンプリング信号の値として出力する。所望の
パターンを有する第１基本波形を、ジッタの少ないサン
プリングクロックでサンプリングすることにより、ジッ
タが少なく、所望のパターンを有する第１サンプリング
信号を生成することができる。

【００２８】第１選択部１１４ａは、第１基本波形、又
は第１サンプリング信号のいずれかを選択し、選択した
第１基本波形、又は第１サンプリング信号を、第１サン
プリング信号として出力部１１６に供給する。タイミン
グ発生装置５０が、ＮｏｎＲＴＴＣモードの場合、第１
選択部１１４ａは、第１サンプリング信号を選択する。

【００２９】次に、タイミング発生装置５０が、ＲＴＴ
Ｃモードの場合について説明する。第１波形生成部６０
ａは、所望のパターンを有する第１基本波形を出力す
る。この場合、第１波形生成部６０ａは、リアルタイム
で基準クロックの位相を変化させ、所望のパターンを生
成する。つまり、第１基本波形は基本周波数を有さな
い。第１選択部１１４ａは、第１基本波形を選択し、選
択した第１基本波形を出力部１１６に供給する。

【００３０】本例におけるタイミング発生装置５０によ
れば、精度のよいサンプリング信号を容易に生成するこ
とができ、精度のよいタイミング信号を生成できる。ま
た、ＲＴＴＣモードとＮｏｎ ＲＴＴＣモードを有する
タイミング発生装置５０のハード量を低減することがで
きる。また、出力部１１６は、セットリセットラッチを
有してよい。この場合、セットリセットラッチは、第１
選択部１１４ａが選択した信号と、第２選択部１１４ｂ
が選択した信号とに基づいて、タイミング信号を生成す
る。

【００３１】第２波形生成部６０ｂは、第１波形生成部
６０ｂと同様の機能を有する。第２波形生成部６０ｂ
は、第１波形生成部６０ａにおける基本周波数と同一の
基本周波数の変化タイミングのみで値が変化し、第１基
本波形と所定の位相差を有する第２基本波形を生成す
る。

【００３２】第２可変遅延回路１１０ｂは、第１可変遅
延回路１１０ａと同様の機能を有する。第２可変遅延回
路１１０ｂは、サンプリングクロックを所望の時間遅延
させる。第２可変遅延回路１１０ｂは、第２基本波形に
おけるジッタより大きい時間、当該サンプリングクロッ
クを遅延させる。例えば、第２可変遅延回路１１０ｂ
は、第２基本波形におけるジッタの最大値と、第１基本
波形と第２基本波形との位相差とを足した時間だけ、第
サンプリングクロックを遅延させ、第２サンプリング部
１１２ｂに供給する。

【００３３】第２サンプリング部１１２ｂは、第１サン
プリング部１１２ａと同様の機能を有する。第２サンプ
リング１１２ｂは、第２基本波形を、第２可変遅延回路
１１０ｂが出力したサンプリングクロックでサンプリン
グした第２サンプリング信号を出力する。

【００３４】第２選択部１１４ｂは、第１選択部１１４
ａと同様の機能を有する。第２選択部１１４ｂは、第２
基本波形、又は第２サンプリング信号のいずれかを選択
し、選択した第２基本波形、又は第２サンプリング信号
を、第２サンプリング信号として出力部１１６に供給す
る。

【００３５】出力部１１６は、第１サンプリング信号及
び第２サンプリング信号に基づいて、タイミング信号を
生成し、生成したタイミング信号を出力する。出力部１
１６は、前述したようにセットリセットラッチを有して
よい。出力部１１６は、第１サンプリング信号のエッジ
に応じて、タイミング信号の前縁を生成し、第２サンプ
リング信号のエッジに応じて、タイミング信号の後縁を
生成してよい。例えば、出力部１１６は、第１サンプリ
ング信号のエッジに応じてＨ論理を保持し、第２サンプ
リング信号のエッジに応じてＬ論理を保持することによ
り、タイミング信号を生成するラッチ部を有してよい。

【００３６】本例におけるタイミング発生装置５０によ
れば、位相の精度のよい前縁及び後縁を有するパルスを
容易に生成することができる。

【００３７】図３は、波形生成部６０の構成の一例を示
す。図２において説明した第１波形生成部６０ａ及び第
２波形生成部６０ｂは、波形生成部６０と同様の構成を
有してよい。波形生成部６０は、基準クロックを受け取
り、基準クロックの所望のパルスを所望の時間だけ遅延
させたパターンを生成する。波形生成部６０は、カウン
タ６２、メモリ（６４〜６８）、及び可変遅延回路部８
２を有する。

【００３８】メモリ６４は、基準クロックのパルスのう
ち、いずれのパルスを可変遅延回路部８２で遅延させて
出力するかを格納する。例えば、メモリ６４は、可変遅
延回路部８２の供給するべき基準クロックのパルスが、
何番目のパルスであるかを示す、２進化された整数を格
納する。メモリ６６は、可変遅延回路部８２における遅
延量を格納する。メモリ６４及びメモリ６６は、可変遅
延回路部８２が出力するべきパルスの、スタート信号に
対する遅延量を示すタイミングセット信号を受け取る。
メモリ６４は、タイミングセット信号が示す遅延量を、
基準クロックの周期で除算した値を格納する。メモリ６
６は、タイミングセット信号が示す遅延量を、基準クロ
ックの周期で除算した余りを示す値を格納する。

【００３９】カウンタ６２は、スタート信号が入力され
てからの基準クロックのパルス数を計数する。排他論理
和回路７２は、カウンタ６２の値が、メモリ６４が格納
した値と同一となった場合に、パルスを論理積回路７
４、フリップフロップ７６、及び論理積回路７８を介し
て可変遅延回路部８２に供給する。以上により、基準ク
ロックの周期の整数倍の遅延を生成することができる。

【００４０】メモリ６８は、可変遅延回路部８２の遅延
制御情報を格納する。メモリ６８は、メモリ６６が格納
した値に基づく遅延制御情報を、可変遅延回路部８２に
供給する。可変遅延回路部８２は、受け取った遅延制御
情報に基づく遅延量だけ、排他論理和回路７２から受け
取ったパルスを遅延させて出力する。つまり、可変遅延
回路部８２は、基準クロックの周期以下の遅延量を生成
する。以上説明したように、波形生成部６０は、所望の
タイミングのパルスを有する基本波形を出力することが
できる。また、タイミング発生装置５０がＲＴＴＣモー
ドの場合、波形生成部６０は、所望のパターンを有する
基本波形を生成し、タイミング発生装置５０がＮｏｎ
ＲＴＴＣモードの場合、波形生成部６０は、基本周波数
を有する基本波形を生成する。

【００４１】図４は、周期生成部９２及びＰＬＬ９０の
構成の一例を示す。本例において、タイミング発生装置
５０は、Ｎｏｎ ＲＴＴＣモードにおいて波形生成部６
０が生成した基本波形の基本周波数の整数分の１倍、又
は整数倍の周波数を有するＰＬＬ入力信号を生成する周
期生成部９２を更に備える。

【００４２】周期生成部９２は、予め定められた階調数
で基準クロックを変調し、変調した基準クロックの所望
のパルスを取り出すことにより、前述したＰＬＬ入力信
号を生成する。周期生成部９２は、第５波形生成部６０
ｅ、第６波形生成部６０ｆ、セットリセットラッチ１２
０、及びバッファ１２２を有する。第５波形生成部６０
ｅ及び第６波形生成部６０ｆは、図３に関連して説明し
た波形生成部６０と同一又は同様の機能及び構成を有す
る。

【００４３】第５波形生成部６０ｅは、基準クロックを
受け取り、基準クロックに基づいて所望の周期を有する
信号を生成し、第６波形生成部６０ｆは、基準クロック
を受け取り、基準クロックに基づいて第５波形生成部６
０ｅが生成した信号より位相の遅れた信号を生成する。
セットリセットラッチ１２０は、第５波形生成部６０ｅ
及び第６波形生成部６０ｆが生成した信号に基づいて、
前述したＰＬＬ入力信号を生成する。また、セットリセ
ットラッチ１２０は、生成したＰＬＬ入力信号をバッフ
ァ１２２を介してＰＬＬ９０に供給する。

【００４４】ＰＬＬ９０は、周波数シンセサイザ１０６
を有する。周波数シンセサイザ１０６は、ＰＬＬ入力信
号に基づいて、ＰＬＬ入力信号よりジッタが小さく、Ｐ
ＬＬ入力信号と略同一の周期を有するサンプリングクロ
ックを生成する。周波数シンセサイザ１０６は、発振器
９６、第１分周器９８ａ、第２分周器９８ｂ、位相比較
器１０２、及びフィルタ１０４を有する。

【００４５】発振器９６は、所望の周期の発振信号を生
成する。また、第１分周器９８ａは、周期生成部９２に
おける階調数と同一の分周数を有し、ＰＬＬ入力信号を
分周する。また、第２分周器９８ｂは、当該階調数の整
数倍の分周数を有し、当該発振信号を分周する。以下、
周期生成部９２が、当該基本周波数と略同一の周波数を
有するＰＬＬ入力信号を生成し、第１分周器９８ａ及び
第２分周器９８ｂが、当該階調数と同一の分周数を有す
る場合について説明する。

【００４６】位相比較器１０２は、第１分周器９８ａに
おいて分周されたＰＬＬ入力信号と、第２分周器９８ｂ
において分周された発振信号との位相差に基づいて、発
振器９６が生成する発振信号の周期を制御する。つま
り、位相比較器１０２は、当該位相差に基づいて、当該
位相差が小さくなるように、発振器９６が生成する発振
信号の周期を制御する。発振器９６は、当該位相差を示
す位相差信号をフィルタ９６を介して発振器９６に供給
する。発振器９６は例えば制御電圧によって発振周期が
変化するリングオシレータであってよい。この場合、位
相比較器１０２は、当該制御電圧を制御することによ
り、当該発振周期を制御してよい。フィルタ１０４は、
位相差信号を受け取り、位相差信号の所望の周波数成分
を発振器９６に供給する。

【００４７】本例において、第１分周器９８ａと第２分
周器９８ｂとが、同一の分周数を有するため、発振器９
６はＰＬＬ入力信号と略同一の周波数を有する信号を生
成する。ＰＬＬ９０は、発振器９６が生成した信号を前
述したサンプリング信号として出力する。発振器９６で
あるリングオシレータ等は、ジッタの少ない信号を生成
することができる。

【００４８】また、周期生成部９２が、基準クロックの
周期Ｔに対し、周期Ｔ＋ｒを有するＰＬＬ入力信号を生
成する場合、周期生成部９２は、基準クロックの所望の
パルスを、可変遅延回路部８２（図３参照）で順にｒ、
２ｒ、３ｒ、・・・と遅延させ、カウンタ６２、メモリ
６４、及び排他論理和回路７２（図３参照）で所定パル
ス数毎にパルスを削除する動作を行う。可変遅延回路部
８２における遅延量は、それぞれの遅延設定値に対して
誤差を有する。可変遅延回路部８２における遅延量のそ
れぞれの誤差が一定で無い場合、ＰＬＬ入力信号におい
てジッタが生じる場合がある。しかし、本例において
は、第１分周器９８ａが、周期生成部９２における階調
数と同一の分周数を有するため、位相比較器１０２は当
該誤差が略一定であるＰＬＬ入力信号のパルスのエッジ
と、発振信号のエッジとを比較することができる。この
ため、発振器９６は、当該誤差によるジッタを低減した
サンプリングクロックを生成することができる。

【００４９】また、本例において周波数シンセサイザ９
０は、ＰＬＬ入力信号と略同一の周期を有するサンプリ
ングクロックを生成したが、他の例においては、周波数
シンセサイザ９０は、ＰＬＬ入力信号の整数倍の周期を
有するサンプリングクロックを生成してよい。第１分周
器９８ａの分周数と第２分周器９８ｂの分周数との比を
制御することにより、ＰＬＬ入力信号の整数倍の周期を
有し、ジッタの小さいサンプリングクロックを容易に生
成することができる。また、本例において第１分周器９
８ａは、当該階調数と同一の分周数を有していたが、他
の例においては、第１分周器９８ａは、階調数より低い
分周数を有し、フィルタ１０４のカットオフ周波数を、
当該階調数及び当該分周数に基づく周波数としてもよ
い。

【００５０】図５は、サンプリング部１１２の構成の例
を示す。図２に関連して説明した第１サンプリング部１
１２ａ及び第２サンプリング部１１２ｂは、サンプリン
グ部１１２と同一又は同様の機能及び構成を有してよ
い。

【００５１】図５（ａ）は、サンプリング部１１２及び
可変遅延回路１１０の構成の一例を示す。サンプリング
部１１２は、基本波形を入力端子に受け取り、サンプリ
ングクロックをクロック端子に受け取り、出力端子の出
力を、リセット端子に供給するＤ−フリップフロップで
ある。

【００５２】可変遅延回路１１０は、サンプリングクロ
ックを受け取り、所望の時間遅延させたサンプリングク
ロックを、サンプリング部１１２に供給する。また、可
変遅延回路１１０は、基本波形のジッタの最大値より大
きい時間、サンプリングクロックを遅延させて、サンプ
リング部１１２に供給する。

【００５３】サンプリング部１１２は、サンプリングク
ロックのエッジにおける基本波形の値を保持して出力す
る。また、サンプリング部１１２は、当該出力をリセッ
ト端子にフィードバックし、保持した値をリセットす
る。つまり、サンプリング部１１２は、サンプリングク
ロックのエッジにおける基本波形の値を、当該フィード
バック経路における遅延時間だけ保持して、前述したサ
ンプリング信号の値として出力する。

【００５４】サンプリングクロックは、前述したように
ジッタの少ないクロックであるため、サンプリング部１
１２が、サンプリングクロックのエッジに基づいて基本
波形の値を出力することにより、ジッタの少ないサンプ
リング信号を生成することができる。

【００５５】図５（ｂ）は、サンプリング部１１２及び
可変遅延回路１１０の構成の他の例を示す。本例におい
て、可変遅延回路１１０は、サンプリング部１１２が出
力したサンプリング信号を、所望の時間遅延させる。こ
の場合、図２に関連して説明した選択部１１４は、基本
波形又は可変遅延回路１１０が出力したサンプリング信
号のいずれかを選択する。また、本例において、ＰＬＬ
９０（図２参照）における経路遅延量は、基本波形のジ
ッタより大きいことが好ましい。

【００５６】図６は、サンプリング部１１２における入
出力信号を説明する。サンプリング部１１２は、図６に
示す基本波形及びサンプリングクロックを受け取る。基
本波形は、図６の斜線部で示すようなジッタを有する。
また、基本波形は、図６の実線及び点線で示すパルスで
示される基本周波数を有する。図６において点線で示し
たパルスは、第１波形生成部６０ａ、又は第２波形生成
部６０ｂにおいて除去されたパルスである。

【００５７】サンプリングクロックは、可変遅延回路１
１０における遅延量及び／又はＰＬＬ９０における経路
遅延量によって、基本波形より遅れてサンプリング部１
１２に入力される。前述したように、サンプリングクロ
ックは、基本波形のジッタの最大値より大きい時間遅延
されて入力されるため、サンプリングクロックの前縁
は、基本波形のジッタ成分より遅れている。

【００５８】本例におけるサンプリング部１１２は、サ
ンプリングクロックの前縁における基本波形の値を、サ
ンプリング信号の値として出力し、前述したフィードバ
ックにより、当該基本波形の値を所望の時間だけ保持す
る。サンプリングクロックの前縁のタイミングにおい
て、基本波形はジッタ成分をほぼ有さないため、サンプ
リング部１１２は、所望のパターンを有し、ジッタの少
ないサンプリング信号を生成することができる。

【００５９】図７は、タイミング発生装置５０の構成の
他の例を示す。タイミング発生装置５０は、図２に関連
して説明したタイミング発生装置５０の構成に加え、第
３波形生成部６０ｃ、第４波形生成部６０ｄ、論理和回
路１１８ａ、及び論理和回路１１８ｂを有する。図７に
おいて、図２と同一の符号を附した物は、図２に関連し
て説明した物と同一又は同様の機能及び構成を有する。

【００６０】第３波形生成部６０ｃは、図２に関連して
説明した第１波形生成部６０ａと同一又は同様の機能及
び構成を有する。第３波形生成部６０ｃは、基本周波数
の変化タイミングのみで値が変化し、第１基本波形より
位相の遅れた第３基本波形を生成する。本例において、
第３波形生成部６０ｃは、第１基本波形より、半周期位
相のおくれた第３基本波形を生成する。

【００６１】論理和回路１１８ａは、第１基本波形と第
３基本波形とをインターリーブした信号を生成する。本
例において、論理和回路１１８ａは、第１基本波形と第
３基本波形との論理和を生成する。

【００６２】第４波形生成部６０ｄは、図２に関連して
説明した第２波形生成部６０ｂと同一又は同様の機能及
び構成を有する。第４波形生成部６０ｄは、基本周波数
の変化タイミングのみで値が変化し、第２基本波形より
位相の遅れた第４基本波形を生成する。本例において、
第４波形生成部６０ｄは、第２基本波形より、半周期位
相のおくれた第４基本波形を生成する。

【００６３】論理和回路１１８ｂは、第２基本波形と第
４基本波形とをインターリーブした信号を生成する。本
例において、論理和回路１１８ｂは、第２基本波形と第
４基本波形との論理和を生成する。

【００６４】第１サンプリング部１１２ａは、前述した
サンプリングクロックに基づいて、第１基本波形と第３
基本波形とをインターリーブした信号をサンプリングし
て、第１サンプリング信号を生成する。また、第２サン
プリング部１１２ｂは、前述したサンプリングクロック
に基づいて、第２基本波形と第４基本波形とをインター
リーブした信号をサンプリングして、第３サンプリング
信号を生成する。

【００６５】また、ＰＬＬ９０は、基本周波数の２倍の
周波数を有するサンプリングクロックを生成する。前述
したように、ＰＬＬ９０は、基本周波数の整数倍の周波
数を有し、ジッタの少ないサンプリングクロックを容易
に生成することができる。出力部１１６ａ及び出力部１
１６ｂは、図２に関連して説明した出力部１１６と同様
の機能を有する。前述したように、出力部１１６ａ及び
出力部１１６ｂは、セットリセットラッチ１２０を有す
る。セットリセットラッチ１２０は、タイミング信号を
バッファ１１２を介して出力する。

【００６６】本例におけるタイミング発生装置５０によ
れば、Ｎｏｎ ＲＴＴＣモードにおいて、高周波数で且
つジッタの少ないタイミング信号を容易に生成すること
ができる。また、本例におけるタイミング発生装置５０
によれば、インターリーブした基本波形をサンプリング
することにより、同一の経路で基本波形をサンプリング
することができるため、複数の経路で基本波形をサンプ
リングした信号をインターリーブする場合に比べ、経路
間のスキューを除去し、精度のよいタイミング信号を生
成することができる。

【００６７】図８は、図７に関連して説明したタイミン
グ発生装置５０の第１サンプリング部１１２ａの動作を
説明する。第１波形生成部６０ａは、図８に示すような
第１基本波形を生成する。第３波形生成部６０ｃは、図
８に示すように、第１基本波形に対して半周期位相の遅
れた第３基本波形を生成する。図８において、各基本波
形のジッタ成分を斜線部で示す。

【００６８】論理和回路１１８ａは、第１基本波形と第
３基本波形とをインターリーブしたインターリーブ波形
を生成する。第１サンプリング部１１２ａは、図８に示
すように基本周波数の２倍の周波数を有するサンプリン
グクロックを受け取り、受け取ったサンプリングクロッ
クに基づいて、インターリーブ波形をサンプリングす
る。図２に関連して説明した第１サンプリング部１１２
ａと同様に、本例における第１サンプリング１１２ａに
おいても、インターリーブ波形のジッタ成分を除去した
サンプリング信号を生成することができる。また、図７
に関連して説明した第２サンプリング部１１２ｂも、図
８において説明した第１サンプリング部１１２ａと同様
の動作を行う。

【００６９】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施形態に記載の範囲
には限定されない。上記実施形態に、多様な変更または
改良を加えることができる。そのような変更または改良
を加えた形態も本発明の技術的範囲に含まれ得ること
が、特許請求の範囲の記載から明らかである。

【００７０】

【発明の効果】上記説明から明らかなように、本発明に
よれば、ＲＴＴＣモードとＮｏｎ ＲＴＴＣモードを有
するタイミング発生装置のハード量を低減することがで
きる。また、ジッタを低減したタイミング信号を生成す
ることができる。

【図面の簡単な説明】

【図１】 本発明に係る試験装置１００の構成の一例を
示す図である。

【図２】 タイミング発生装置５０の構成の一例を示す
図である。

【図３】 波形生成部６０の構成の一例を示す図であ
る。

【図４】 周期生成部９２及びＰＬＬ９０の構成の一例
を示す図である。

【図５】 サンプリング部１１２の構成の例を示す図で
ある。（ａ）は、サンプリング部１１２及び可変遅延回
路１１０の構成の一例を示す図である。（ｂ）は、サン
プリング部１１２及び可変遅延回路１１０の構成の他の
例を示す図である。

【図６】 サンプリング部１１２における入出力信号を
説明する図である。

【図７】 タイミング発生装置５０の構成の他の例を示
す図である。

【図８】 図７に関連して説明したタイミング発生装置
５０の第１サンプリング部１１２ａの動作を説明する図
である。

【符号の説明】

１０・・・パターン発生部、２０・・・波形整形部、３
０・・・電子デバイス、４０・・・判定部、５０・・・
タイミング発生装置、６０・・・波形生成部、６２・・
・カウンタ、６４〜６８・・・メモリ、７２・・・排他
論理和回路、７４、７８・・・論理積回路、７６・・・
フリップフロップ、８２・・・可変遅延回路部、９０・
・・ＰＬＬ、９２・・・周期生成部、９４・・・発振
器、９８・・・分周器、１０２・・・位相比較器、１０
４・・・フィルタ、１０６・・・周波数シンセサイザ、
１１０・・・可変遅延回路、１１２・・・サンプリング
部、１１４・・・選択部、１１６・・・出力部、１１８
・・・論理和回路、１２０・・・セットリセットラッ
チ、１２２・・・バッファ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA00 AD07 AE06 AE11 AE14 AG08 AH01 AL11 5J106 AA04 BB05 CC01 CC24 CC53 CC59 DD09 DD43 FF07 KK25

Claims (14)

【特許請求の範囲】
1. 【請求項１】 所望のタイミングで変化するタイミング
   信号を発生するタイミング発生装置であって、 所望の基本周波数の変化タイミングのみで値が変化する
   第１基本波形を生成する第１波形生成部と、 前記基本周波数の整数倍又は整数分の１倍の周波数を有
   するＰＬＬ入力信号に基づいて、前記基本周波数の整数
   倍の周波数を有し、かつ前記基本波形より位相が安定し
   たサンプリングクロックを生成するＰＬＬと、 前記第１基本波形を前記サンプリングクロックでサンプ
   リングした第１サンプリング信号を出力する第１サンプ
   リング部と、 前記第１サンプリング信号に基づいて、前記タイミング
   信号を出力する出力部とを備えることを特徴とするタイ
   ミング発生装置。
2. 【請求項２】 前記第１基本波形、又は前記第１サンプ
   リング信号のいずれかを選択し、選択した前記第１基本
   波形、又は前記第１サンプリング信号を、前記第１サン
   プリング信号として前記出力部に供給する第１選択部を
   更に備えることを特徴とする請求項１に記載のタイミン
   グ発生装置。
3. 【請求項３】 前記サンプリングクロックを所望の時間
   遅延させる第１可変遅延回路を更に備え、 前記第１サンプリング部は、前記第１可変遅延回路にお
   いて遅延された前記サンプリングクロックに基づいて、
   前記第１基本波形をサンプリングすることを特徴とする
   請求項１又は２に記載のタイミング発生装置。
4. 【請求項４】 前記第１サンプリング部が出力した前記
   第１サンプリング信号を、所望の時間遅延させる第１の
   可変遅延回路を更に備え、 前記第１選択部は、前記第１基本波形、又は前記第１可
   変遅延回路が出力した前記第１サンプリング信号のいず
   れかを選択することを特徴とする請求項１又は２に記載
   のタイミング発生装置。
5. 【請求項５】 前記第１サンプリング部は、前記サンプ
   リングクロックの前縁における前記第１基本波形の値
   を、予め定められた時間だけ保持し、保持した前記第１
   基本波形の値を、前記第１サンプリング信号の値として
   出力することを特徴とする請求項１又は２に記載のタイ
   ミング発生器。
6. 【請求項６】 前記第１サンプリング部は、 前記第１基本波形を入力端子に受け取り、 前記サンプリングクロックをクロック端子に受け取り、 出力端子の出力を、リセット端子に供給するＤ−フリッ
   プフロップであることを特徴とする請求項５に記載のタ
   イミング発生器。
7. 【請求項７】 前記第１可変遅延回路は、前記第１基本
   波形のジッタより大きい時間、前記サンプリングクロッ
   クを遅延させることを特徴とする請求項３に記載のタイ
   ミング発生器。
8. 【請求項８】 前記基本周波数の整数分の１倍、又は整
   数倍の周波数を有するＰＬＬ入力信号を生成する周期生
   成部を更に備え、 前記ＰＬＬは、ＰＬＬ入力信号に基づいて、前記ＰＬＬ
   入力信号よりジッタが小さく、前記ＰＬＬ入力信号と略
   同一の周期を有する前記サンプリングクロックを生成す
   る周波数シンセサイザを有することを特徴とする請求項
   １又は２に記載のタイミング発生装置。
9. 【請求項９】 前記周期生成部は、基準クロックを受け
   取り、前記基準クロックの位相を予め定められた階調数
   で変調させ、変調した前記基準クロックの所望のパルス
   を取り出すことにより、前記ＰＬＬ入力信号を生成し、 前記周波数シンセサイザは、 所望の周期の発振信号を生成する発振器と、 前記階調数と同一の分周数を有し、前記ＰＬＬ入力信号
   を分周する第１分周器と、 前記階調数の整数倍の分周数を有し、前記発振信号を分
   周する第２分周器と、 前記第１分周器において分周された前記ＰＬＬ入力信号
   と、前記第２分周器において分周された前記発振信号と
   の位相差に基づいて、前記発振器が生成する前記発振信
   号の周期を制御する位相比較器とを有することを特徴と
   する請求項８に記載のタイミング発生装置。
10. 【請求項１０】 前記第１波形生成部は、前記基準クロ
    ックを受け取り、前記基準クロックに基づいて前記第１
    基本波形を生成することを特徴とする請求項９に記載の
    タイミング発生装置。
11. 【請求項１１】 前記基本周波数の変化タイミングのみ
    で値が変化し、前記第１基本波形と所定の位相差を有す
    る第２基本波形を生成する第２波形生成部と、 前記第２基本波形を、前記所定の位相差だけ遅延させた
    前記サンプリングクロックでサンプリングした第２サン
    プリング信号を出力する第２サンプリング部とを更に備
    え、 前記出力部は、前記第１サンプリング信号と、前記第２
    サンプリング信号とに基づいて、前記タイミング信号を
    出力することを特徴とする請求項１又は２に記載のタイ
    ミング発生装置。
12. 【請求項１２】 前記出力部は、前記第１サンプリング
    信号のエッジに応じてＨ論理を保持し、前記第２サンプ
    リング信号のエッジに応じてＬ論理を保持することによ
    り、前記タイミング信号を生成するラッチ部を有するこ
    とを特徴とする請求項１１に記載のタイミング発生装
    置。
13. 【請求項１３】 前記基本周波数の変化タイミングのみ
    で値が変化し、前記第１基本波形より位相の遅れた第３
    基本波形を生成する第３波形生成部と、 前記基本周波数の変化タイミングのみで値が変化し、前
    記第２基本波形より位相の遅れた第４基本波形を生成す
    る第４波形生成部とを更に備え、 前記第１サンプリング部は、前記サンプリングクロック
    に基づいて、前記第１基本波形及び前記第３基本波形を
    インターリーブした信号をサンプリングして、前記第１
    サンプリング信号を生成し、 前記第２サンプリング部は、前記サンプリングクロック
    に基づいて、前記第２基本波形及び前記第４基本波形を
    インターリーブした信号をサンプリングして、前記第２
    サンプリング信号を生成することを特徴とする請求項１
    １又は１２に記載のタイミング発生装置。
14. 【請求項１４】 電子デバイスを試験する試験装置であ
    って、 前記電子デバイスを試験するための試験信号を生成する
    パターン生成部と、 所望のタイミングで変化するタイミング信号を発生する
    タイミング発生装置と、 前記試験信号を整形し、前記タイミング信号に基づい
    て、整形した前記試験信号を前記電子デバイスに供給す
    る波形整形部と、 前記試験信号に基づいて、前記電子デバイスが出力する
    出力信号に基づいて、前記電子デバイスの良否を判定す
    る判定部とを備え、 前記タイミング発生装置は、 基本周波数の変化タイミングのみで値が変化する第１基
    本波形を生成する第１波形生成部と、 前記基本周波数の整数倍又は整数分の１倍の周波数を有
    するＰＬＬ入力信号に基づいて、前記基本周波数の整数
    倍の周波数を有し、かつ前記基本波形より位相が安定し
    たサンプリングクロックを生成するＰＬＬと、 前記第１基本波形を前記サンプリングクロックでサンプ
    リングした第１サンプリング信号を出力する第１サンプ
    リング部と、 前記サンプリング信号に基づいて、前記タイミング信号
    を出力する出力部とを有することを特徴とする試験装
    置。