KR20000006499A - 타이밍신호발생장치및방법 - Google Patents

타이밍신호발생장치및방법 Download PDF

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Abstract

프로그램에 설정한 시험패턴신호의 펄스폭 및 펄스 상호간의 시간 간격이 제한치보다 좁게 설정돼버린 오설정상태를 자동적으로 검출할 수 있는 타이밍신호발생장치 및 타이밍신호의 오설정검출방법을 제공한다.
세트 펄스(Ps) 및 리세트 펄스(PR)를 발생하는 클록발생기(113A)의 외부에, 정수지연장치(10)의 다운카운터(11)가 출력하는 정수지연신호(MT)를 래치하는 제4의 래치회로(16)와, 제1의 자물쇠회로(12)가 출력하는 단수치(MDAT)를 래치하는 제5의 래치회로(17)를 설치하고, 세트 펄스로부터 리세트펄스까지의 시간폭 또는 리세트 펄스로부터 세트 펄스까지의 시간폭을 검출하여, 이 시간폭이 제한치(WMT1또는 WMT2)보다 작은 경우에, 오설정을 지시하는 논리신호를 발생한다.

Description

타이밍 신호발생장치 및 방법{TIMING SIGNAL GENERATING APPARATUS AND METHOD}
이 발명은 프로그램에 따라서 타이밍신호를 발생하는 타이밍신호발생장치 및 타이밍신호의 오설정을 검출하는 타이밍신호의 오설정검출방법, 및 이 타이밍신호발생장치를 사용하는 반도체디바이스시험장치에 관한 것으로서, 자세히 말하면, 설정한 프로그램에 존재할 수 있는 기술(記述) 오류를 바로 검출할 수 있는 타이밍신호의 오설정검출수단을 구비한 타이밍신호발생장치 및 타이밍신호의 오설정검출방법, 및 이 타이밍신호발생장치를 사용하는 반도체디바이스시험장치에 관한 것이다.
프로그램에 따라서 타이밍신호를 발생하는 타이밍신호발생장치는 예를 들면 반도체디바이스를 시험하는 반도체디바이스시험장치에 사용되고 있다. 반도체디바이스의 대표예인 반도체집적회로소자(이하, IC라고 칭한다)를 시험하기위한 종래의 반도체디바이스시험장치(이하, IC 테스터라고 칭한다)의 일례를 도 11에 나타낸다. 이 IC 테스터(TES)는, 대략 말하면, 주제어기(111), 패턴발생기(112), 타이밍발생기(113), 파형 포맷터(114), 논리비교기(115), 드라이버군(116), 아날로그의 레벨비교기군(117), 불량해석메모리(118)와, 논리진폭기준전압원(121), 비교기준전압원(122), 디바이스전원(123)에 의하여 구성되어 있다.
주제어기(111)는, 일반적으로, 컴퓨터 시스템에 의해서 구성되어, 이용자(유저)가 작성한 시험프로그램(PM)에 따라서 주로 패턴발생기(112)와 타이밍발생기(113)를 제어한다.
우선, IC의 시험을 개시하기전에, 주제어기(111)로부터 각종 데이터의 설정을 한다. 각종 데이터가 설정된 후, IC의 시험이 개시된다. 주제어기(111)가 패턴발생기(112)에 시험개시명령을 내는 것에 의해, 패턴발생기(112)는 패턴의 발생을 개시한다. 따라서, 패턴발생기(112)가 패턴의 발생을 개시하는 시점이 시험의 개시시점이 된다. 패턴발생기(112)는 시험프로그램에 따라서 시험패턴 데이터를 파형포맷터(114)에 공급한다. 한편, 타이밍발생기(113)는, 파형포맷터(114), 논리비교기(115) 등의 동작타이밍을 제어하는 타이밍신호(클록 펄스)를 발생한다.
파형포맷터(114)는, 패턴발생기(112)로부터 공급되는 시험패턴데이터를, 실제파형을 가지는 시험패턴신호로 변환한다. 이 시험패턴신호는 이 신호를 논리진폭기준전압원(121)으로 설정한 진폭치를 가진 파형으로 전압증폭하는 드라이버군(116)을 통하여 피시험IC (일반적으로 DUT라고 불리고 있다)(119)에 인가되어, 이 피시험IC(119)의 메모리에 기억된다.
한편, 피시험IC(119)로부터 읽어낸 응답신호는 아날로그의 레벨비교기군(117)에 있어서 비교기준전압원(122)으로부터 주어지는 기준전압과 비교되어, 소정의 논리레벨 (H논리 (고논리)의 전압, 또는 L논리(저논리)의 전압)을 가지고 있는지 아닌지가 판정된다. 소정의 논리레벨를 가지고 있다고 판정된 응답신호는 논리비교기(115)에 보내지고, 여기서 패턴발생기(112)로부터 출력되는 기대치패턴신호와 비교된다.
기대치패턴신호와 응답신호가 불일치하면, 그 응답신호가 읽어낸 피시험IC(119) 어드레스의 메모리셀이 불량이라고 판정되고, 그것을 나타내는 페일(FAIL)신호가 발생된다.보통 이 페일신호는 논리 "1"신호로 나타내고, 불량해석메모리(118)에 기억된다. 일반적으로, 페일신호는 피시험IC(119)의 어드레스와 같은 불량해석메모리(118)의 어드레스에 기억된다.
이것에 대하여, 기대치패턴신호와 응답신호가 일치하면, 그 응답신호가 읽어낸 피시험IC(119) 어드레스의 메모리 셀은 정상이라고 판정되어, 그것을 나타내는 패스(PASS)신호가 발생된다. 이 패스신호는 논리 "0"신호로 나타내고, 통상은 불량해석메모리(118)에 기억되지 않는다.
시험이 종료한 시점에서 불량해석메모리(118)에 기억된 페일신호를 읽어내어, 예컨대 시험된 IC(119)의 불량메모리 셀의 구제가 가능한지 아닌지가 판정된다.
타이밍발생기(113)는, 피시험IC(119)에 인가하는 시험패턴신호의 파형 상승의 타이밍 및 하강 타이밍을 각각 규정하는 타이밍신호(클록 펄스)나, 논리비교기(11)5에 있어서 기대치패턴신호와 응답신호와의 논리비교의 타이밍을 규정하는 스트로브 펄스의 타이밍신호(클록 펄스) 등을 발생한다.
이것들의 타이밍신호를 발생시키는 타이밍이나 주기는 유저가 작성한 시험프로그램(PM)에 기재되어 있고, 유저가 의도한 동작주기와 타이밍으로 피시험IC(119)에 시험패턴신호를 인가하여 이 피시험IC를 동작시키고, 또한, 그 동작이 정상인지 아닌지를 시험할 수 있도록 구성되어 있다.
다음에, 도12를 참조하여 타이밍발생기(113) 및 파형포맷터(114)의 개요를 설명한다. 도12는 1 채널의 시험패턴신호를 발생시키는 파형포맷터 및 타이밍발생기의 개략의 구성을 나타낸다. 도시하듯이, 파형 포맷터(114)는 S-R (세트-리세트) 플립플롭(FF)에 의해서 구성할 수 있고, 그 세트 단자(S)에 세트 펄스(Ps)를, 또한, 그 리세트단자(R)에 리세트 펄스(Pn)를, 각각 소정의 타이밍으로 줌으로써, 소정의 타이밍(T1)에서 상승하고, 소정의 타이밍(T2)에서 하강하는 시험패턴신호(TP)를 생성할 수 있다.
이들 세트 펄스(Ps) 및 리세트 펄스(P2)는 한 쌍의 클록발생기(113A 및 113B)에 의해서 각각 발생된다. 이들 클록발생기(113A 및 113B)에는 지연데이터 메모리(113C)에서 읽어내는 지연데이터(DYs 및 DYR)이 각각 공급되고, 지연데이터(DYs)에 의해서 세트 펄스(Ps)의 발생타이밍이, 또한, 지연데이터(DYR)에 의해서 리세트 펄스(Pn)의 발생타이밍이, 각각 규정된다.
지연데이터 메모리(113C)는 어드레스 카운터(113D)에서 주어지는 어드레스신호에 의해서 액세스된다. 어드레스 카운터(113D)는 시험개시시점에서 1 테스트 주기(TSRAT)(도13참조)마다 +1씩 어드레스가 인크리멘트되는 어드레스신호를 발생한다. 따라서, 테스트기간중의 각 테스트주기(TSRAT)마다, 지연데이터 메모리(113C)는 +1씩 어드레스가 차례로 증가하는 어드레스신호에 의해서 액세스되고, 각 테스트주기(TSRAT)마다 미리 설정된 지연데이터(DYs 및 DYR)을 읽어낸다. 이들 지연데이터(DYs 및 DYR)은 클록발생기(113A 및 113B)에 각각 설정되고, 이들 지연데이터에 따라 세트펄스(Ps) 및 세트 펄스(PR)가 각각 발생된다.
도 13을 참조하여 상기 동작을 설명한다. 클록발생기(113A)는, 테스트기간중의 1 테스트주기(TSRAT)를 규정한다, 도 13A에 나타내는 레이트 클록(RAT)의 예컨대 상승 타이밍으로부터, 설정된 지연데이터(DYs1)만 지연된 타이밍으로, 도 13B에 나타내는 세트 펄스(Ps)를 발생하고, 또한, 레이트클록(RAT)의 상승타이밍으로부터, 설정된 지연데이터(DYR1)만 지연된 타이밍으로, 도 13C에 나타내는 리세트 펄스 (PR)가 발생한다. 이것에 의해, 세트 펄스(Ps)의 발생타이밍으로부터 리세트 펄스(PR)의 발생타이밍까지의 시간차이(TPW)에 대응한 펄스폭을 가지는, 도 13D에 나타내는 시험패턴신호(TP)가 파형포맷터(114)로부터 발생된다.
이렇게하여 시험패턴신호(TP)는, 각 테스트주기(TSRAT)마다, 그 상승타이밍 및 하강타이밍이 지연데이터(DYs 및 DYR)에 의해서 규정되고, 예컨대 시험패턴신호(TP)의 펄스폭을 어느정도까지 좁게 하면 피시험IC의 동작이 불능이 되던지, 혹은 시험패턴신호(TP)의 발생시간간격 (리세트 펄스(PR)의 발생타이밍으로부터 다음 세트 펄스(Ps)의 발생타이밍까지의 시간 차이)을 어느 정도까지 접근시키면 피시험IC의 동작이 불능이 되는 등의 시험이 행해진다.
도 14는 세트 펄스(Ps)를 발생하는 클록발생기(113A)의 내부구성을 상세하게 나타내는 블록도이다. 또, 리세트 펄스(PR)를 발생하는 클록발생기(113B)의 내부구성도 같으므로, 여기서는 세트측의 클록발생기(113A)의 구성 및 동작을 설명하는 것으로 한다.
클록발생기(113A)는, 크게 나누면, 도 15A에 나타내는 기준클록(REFCLX)의 1주기를 단위로 하여 그 정수배의 지연을 주는 정수지연장치(10)와, 이 정수지연장치(10)의 출력측에 설치된, 기준클록((REFCLK))의 1주기 미만의 지연을 주는 단수(端數)지연장치(20)와, 정수(整數)지연장치(10)의 입력측에 설치된 가산(加算)처리장치(30), 고정치(固定値)기억장치(31) 및 래치회로(32)에 의하여 구성되어 있다.
정수지연장치(10)는, 가산처리장치(30)로부터 공급되는 정수치(VDAT)를 디크리멘트(감수계수)하는 다운카운터(11)와, 가산처리장치(30)로부터 공급되는 단수치(MDAT)의 출력 타이밍을 조정하는 종속접속된 제1 및 제2의 래치회로(12 및 13)과, 다운 카운터(11)로부터 출력되는 정수지연신호(MT)를 래치하는 제3의 래치회로(14)와, 이 제3의 래치회로(14)로부터 출력되는 지연펄스(MT)와 기준클록((REFCLK))의 반전펄스와의 앤드(And)를 취하는 앤드 게이트(15)에 의하여 구성되어 있다.
가산처리장치(30)는 지연데이터를 기준클록((REFCLK))의 1주기의 시간으로 나눗셈하여 정수의 상(商)(이하, 정수치라고 칭한다)과 잉여(이하, 단수치라고 칭한다)로 분리하는 처리를 실행하는 것이고, 지연데이터 메모리(113C)에서 읽어내는 지연테이터(DYs)와 고정치기억장치31로부터 읽어내는 고정치 스큐(SKEW)를 가산하여, 그 가산결과를 기준클록((REFCLK))의 1주기의 시간으로 나눗셈하여 정수치(VDAT)와 단수치(MDAT)를 구한다. 구한 정수치(VDAT)는 다운카운터(11)의 데이터입력단자(D)에 공급되고, 단수치(MDAT)는 제1의 래치회로(12)의 데이터입력단자(D)에 공급된다.
단수치(MDAT)는, 타이밍조정용의 제1 및 제2의 래치회로(12 및 13)을 통하여, 정수지연장치(10)가 지연펄스(Po)를 단수지연장치(20)에 출력하는 타이밍에 동기하여 단수지연장치(20)에 출력된다.
도 15를 참조하여 정수지연장치(10) 및 단수지연장치(20)의 동작을 더욱 상세히 설명한다. 또, 도 14에 나타내듯이, 지연데이터 메모리(113C), 다운카운터(11), 래치회로(32), 및 제1 내지 제3의 래치회로(12,13,14)는 각각, 도 15A에 나타내는 기준클록((REFCLK))에 의해서 구동된다.
지연데이터 메모리(113C)의 인에이블 단자E에는 도 15B에 나타내는 논리신호인 주기사이클신호(LRAT)가 직접 공급된다. 따라서, 지연데이터 메모리(113C)에서는, 도 15D에 나타내듯이, 주기사이클신호(LRAT)에 동기하여 지연데이터(DYs1, DYs2,···)를 읽어낸다. 도 15C는 지연데이터 메모리(113C)의 어드레스단자(ADDRESS(ADR))에 주어지는 어드레스의 내용을 나타낸다. 도 15에 나타내는 예에서는 지연데이터(DYs1= 30ns, DYs2= 7.5ns), 고정치(SKEW = 12ns)에 설정한 경우를 나타낸다.
가산처리장치(30)는, 제l 테스트주기(TS1)에 있어서는(30ns + 12ns = 42ns)를 연산함과 동시에, 이 연산결과의(42ns)를 기준클록((REFCLK))의 주기(도면의 예에서는 8ns)로 제산(除算)처리하여, 정수치(VDAT) = 5 (40ns)와 단수치(MDAT) = 2(2ns)를 산출한다. 제2 테스트주기(TS2)에 있어서는, 7.5ns + 12ns = 19.5ns를 연산하고, 그 연산결과19.5ns를 8ns로 제산하고 정수치(VDAT) = 2 (16ns)와, 단수치(MDAT) = 3.5 (3.5ns)를 산출한다.
주기사이클신호(LRAT)는 래치회로(32)의 데이터입력단자(D)에도 공급되고, 이 래치회로(32)는, 공급된 주기사이클신호(LRAT)를, 도 15H에 나타내듯이 , 다음 기준클록((REFCLK))가 인가되기까지 출력하여, 다운카운터(11)의 로드단자(LD)와, 제1의 래치회로(12)의 인에이블단자(E)에 각각 공급한다. 그 결과, 가산처리장치(30)로부터의 정수치(VDAT = 5)는 기준클록((REFCLK))의 1주기분 지연된 타이밍으로 다운 카운터(11)에 로드되고, 또한, 이것과 완전히 같은 타이밍으로 제1의 래치회로(12)는 감산처리장치(30)로부터의 단수치(MDAT = 2)를 래치한다. 다운 카운터(11)에 로드된 정수치(VDAT)와 제1의 래치회로(12)에 래치된단수치(MDAT)는, 다음 주기사이클신호(LRAT)가 공급되면, 다음 테스트주기의 정수치와 단수치로 각각 갱신된다.
다운 카운터(11)는, 로드된 정수치(VDAT)를, 기준클록(RlEPCLK)의 예컨대 상승타이밍마다, 도 15I에 나타내듯이 "1"씩 다운 카운트 (정수치를 “1"씩 감산)한다. 로드된 정수치(VDAT)가 "0"에 달하면, 다운카운터(11)는 카운트동작을 정지하여, 도 15J의 위쪽에 나타내는 H논리의 정수지연신호(MT)를 출력한다.
다운 카운터(11)로부터 출력되는 H논리의 정수지연신호(MT)는 제2의 래치회로(13)의 인에이블단자(E)와 제 3의 래치회로(14)의 데이터입력단자(D)에 각각 주어진다. 그 결과, 제 2의 래치회로(13)는 제 1의 래치회로(12)에 래치되어 있는 단수치(MlDAT = 2)를 그 데이터입력단자(D)로부터 넣고, 이 넣은 단수치(MDAT)를 단수지연장치(20)의 제어입력단자에 줘, 이 단수지연장치(20)의 지연시간을 단수치MDAT = 2(2ns)로 설정한다.
동시에, 제 3의 래치회로(14)는 정수지연신호(MT)를 넣고, 앤드 게이트(15)의 한 쪽의 입력단자에, 도 15J의 아래쪽에 나타내는 H논리의 지연펄스(MT)로서 입력한다. 앤드 게이트(15)의 다른 쪽의 입력단자에는 기준클록((REFCLK))을 인버터(IN)에 의해서 반전한 펄스가 인가되기때문에, 앤드 게이트(15)는 기준클록((REFCLK))의 L논리의 기간에 도 15K에 나타내는 펄스(Po)를 출력한다. 이 펄스(Po)는 단수지연장치(20)에 입력된다.
단수지연장치(20)는 제2의 래치회로(13)의 출력신호(MDAT)에 의해서 이미 2ns의 지연(2)에 설정되어 있기때문에, 이 단수지연장치(20)는 펄스(Po)에서 또2ns 지연된 세트 펄스(Ps1)를 출력한다. 다음의 테스트주기(TS2)에서는 단수치(MDAT)가 3.5이기때문에 단수지연장치(20)의 지연량은 3.5ns로 설정된다. 따라서, 다음 테스트주기(TS2)에서 단수지연장치(20)는 펄스(Po)에서 3.5ns 지연된 세트 펄스(Ps2)를 출력한다.
이와 같이, 상기 구성의 클록발생기(113A)에 의해 세트 펄스(Ps)가 생성되고, 또한, 다른 클록발생(113B)에 의해 리세트 펄스(Pp)가 생성되며, 이들 세트 펄스(Ps) 및 리세트 펄스(Pn)에 의해 파형 포맷터(114)가 구동되어 시험패턴신호TP가 생성되는 것은 쉽게 이해할 수 있을 것이다.
상기 동작설명에서는, 지연데이터 메모리(113C)에서 읽어내어져 가산처리장치(30)에 입력되는 지연데이터(DYs, DYR)가 적정한 값을 갖고 있는 것으로 가정하였지만, 현실로는 지연데이터 메모리(113C)에 기억되는 지연데이터는, 도 11에 나타낸 주제어기(111)로 숙독한 지연데이터를 지연데이터 메모리(113C)에 전송한 데이터이다. 즉, 기원을 더듬으면, 유저가 시험프로그램(PM)에 입력한 지연데이터이다. 따라서, 유저가 틀린(적정하지 않은) 설정치를 기술하고 있는 경우도 있을 수 있다.
예컨대, 1개의 테스트주기에서의 세트 펄스(Ps)의 발생타이밍으로부터 리세트펄스(PR)의 발생타이밍까지의 시간 (세트-리세트시간 폭)이 너무 짧은 설정상태, 혹은 리세트 펄스(PR)의 발생타이밍으로부터 다음 테스트주기에서의 세트 펄스(Ps)의 발생타이밍까지의 시간 (리세트-세트시간 폭)이 너무 짧은 설정상태 등과 같이, 유저가 이들 시간 폭을 잘못하여 제한치보다 작게 기술한 것과 같은 경우 등에는, IC 테스터가 정상으로 동작하지않는 것이 있고, 이 잘못된 설정상태인채로 시험을 실행한 경우에는, 정상인 IC라도 불량으로 판정해버리는 오동작이 따른다. 이때문에, 종래의 타이밍발생장치를 사용한 IC 테스터에서는 불량발생율이 높게 되어, 그 원인 해명에 시간이 걸리는 중대한 결점이 있다.
발명의 개요
이 발명의 제1의 목적은, 프로그램에 존재하는 타이밍신호에 관한 잘못된 설정상태를 즉시 검출할 수 있는 타이밍신호발생장치를 제공하는 것이다.
이 발명의 제2의 목적은, 프로그램에 존재하는 타이밍신호에 관한 기술잘못을 즉시 검출할 수 있는 오설정검출기능을 구비한 반도체디바이스시험장치를 제공하는 것이다.
이 발명의 제3의 목적은, 프로그램에 존재하는 타이밍신호에 관한 잘못된 설정상태를 즉시 검출할 수 있는 타이밍신호의 오설정을 검출하는 방법을 제공하는 것이다.
상기 목적을 달성하기위해서, 이 발명의 제1의 면에서는, 프로그램에 따라서 소정의 지연시간으로 세트 펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 타이밍신호발생장치에 있어서, 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제1오설정검출수단을 구비하는 타이밍신호발생장치가 제공된다.
바람직한 1실시예에 있어서, 상기 제1오설정검출수단은, 기준클록의 동일주기내에서의 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생한다.
또한, 상기 제1오설정검출수단은, 기준클록이 인접하는 주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생한다.
상기 제1오설정검출수단은, 기준클록의 동일주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과, 기준클록이 인접하는 주기내에서의 상기 세트 펄스를 발생시키는 타이밍에서 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비한다.
이 발명의 제2의 면에서는, 프로그램에 따라서 소정의 지연시간에서 세트펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 타이밍신호발생장치에 있어서, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2오설정검출수단을 구비하는 타이밍신호발생장치가 제공된다.
바람직한 1실시예에 있어서 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생한다.
또한, 상기 제2오설정검출수단은, 기준클록이 인접하는 주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생한다.
상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과, 기준클록의 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍에서 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에,또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비한다.
이 발명의 제3의 면에서는, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2오설정검출수단을 또 포함하는 타이밍신호발생장치가 제공된다.
이 발명의 제4의 면에서는, 프로그램에 따라서 타이밍신호발생기로부터 소정의 지연시간에서 세트펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 시험패턴신호를 생성하여, 이 시험패턴신호를 피시험반도체디바이스에 인가하는 반도체디바이스시험장치에 있어서, 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제1오설정검출수단을 구비하는 반도체디바이스시험장치가 제공된다.
이 발명의 제5의 면에 있어서, 프로그램에 따라서 타이밍신호발생기로부터 소정의 지연시간에서 세트펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 시험패턴신호를 생성하여, 이 시험패턴신호를 피시험반도체디바이스에 인가하는 반도체디바이스시험장치에 있어서, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2오설정검출수단을 구비하는 반도체디바이스시험장치가 제공된다.
이 발명의 제6의 면에 있어서, 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 알리는 상기 제2오설정검출수단을 포함하는 반도체디바이스시험장치가 제공된다.
이 발명의 제7의 면에 있어서, 프로그램에 따라서 소정의 타이밍으로 세트 펄스와 리세트 펄스를 발생시키는 단계와, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 단계와, 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 단계를 포함하는 것을 특징으로 하는 타이밍신호의 오설정검출방법이 제공된다.
상기 시간폭검출단계는, 기준클록의 동일주기내에서의 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고, 상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함한다.
또한, 상기 시간폭검출단계는, 기준클록이 인접하는 주기내에서의 상기세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고, 상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함한다.
이 발명의 제8의 면에서는, 프로그램에 따라서 소정의 타이밍으로 세트 펄스와 리세트 펄스를 발생시키는 단계와, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 단계와, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 단계를 포함하는 타이밍신호의 오설정검출방법이 제공된다.
상기 시간폭검출단계는, 기준클록의 동일주기내에서의 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고, 상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함한다.
또한, 상기 시간폭검출단계는, 기준클록이 인접하는 주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고, 상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함한다.
이 발명의 제9의 면에 있어서, 프로그램에 따라서 소정의 타이밍으로 세트 펄스와 리세트 펄스를 발생시키는 단계와, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 단계와, 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 상기논리신호의 펄스폭을 검출하는 단계와, 이 검출한 펄스폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제1의 오설정 알림단계와, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2의 오설정 알림단계를 포함하는 타이밍신호의 오설정검출방법이 제공된다.
상기 펄스폭검출단계는, 기준클록의 동일주기내에서의 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 펄스폭을 검출하는 단계와, 기준클록이 인접하는 주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 펄스복을 검출하는 단계를 포함하고, 상기 시간폭검출단계는, 기준클록의 동일주기내에서의 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와, 기준클록이 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고, 상기 제1의 오설정 알림단계는, 상기 검출한 펄스복이 소정의 제1의 제한치 또는 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 펄스폭이 소정의 제1의 제한치 또는 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하고, 상기 제2의 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제l의 제한치 또는 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제1의 제한치 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함한다.
이 발명에 의하면, 타이밍신호에 관한 프로그램에 잘못된 설정이 이루어진고 해도, 이 프로그램을 한번 실행함으로써, 이 오설정을 즉시 검출할 수 있다. 따라서, 단시간에 불량발생율이 높은 원인 등을 해명할 수 있기때문에, 이 발명을 예컨대 IC를 시험하는 IC 테스터에 적용한 경우에는, 시험의 효율을 높일 수 있다는 이점이 얻어진다.
도 1은 이 발명에 의한 타이밍신호발생장치의 1실시예에 사용된 클록발생기를 나타내는 블록도이다.
도 2는 도1에 나타낸 클록발생기의 동작을 설명하기위한 타이밍챠트이다.
도 3은 이 발명에 의한 타이밍신호발생장치의 1실시예에 사용된 제1오설정(誤設定)검출장치를 나타내는 블록도이다.
도 4는 도 3에 나타낸 제1오설정검출장치의 동작을 설명하기위한 타이밍챠트이다.
도 5는 마찬가지로 도 3에 나타낸 제1오설정검출장치의 동작을 설명하기위한 타이밍챠트이다.
도 6은 마찬가지로 도 3에 나타낸 제1오설정검출장치의 동작을 설명하기위한 타이밍챠트이다.
도 7은 이 발명에 의한 타이밍신호발생장치의 1실시예에 사용된 제2오설정검출장치를 나타내는 블록도이다.
도 8은 마찬가지로 도 7에 나타낸 제2오설정검출장치의 동작을 설명하기위한 타이밍챠트이다.
도 9는 마찬가지로 도 7에 나타낸 제2오설정검출장치의 동작을 설명하기위한 타이밍챠트이다.
도 10은 도 3에 나타낸 제1오설정검출장치와 도 7에 나타낸 제2오설정검출장치를 편성한 전체의 구성을 나타내는 블록도이다.
도 11는 종래의 반도체디바이스시험장치의 일례의 개략구성을 나타내는 블록도이다.
도 12는 도 11에 나타낸 반도체디바이스시험장치에 사용된 타이밍발생기 및 파형포맷터의 구성을 나타내는 블록도이다.
도 13은 도 12에 나타낸 타이밍발생기 및 파형 포맷터의 동작을 설명하기위한 타이밍 챠트이다.
도 14는 도 12에 나타낸 타이밍발생기에 사용된 클록발생기의 상세구성을 나타내는 블록도이다.
도 15는 도 14에 나타낸 클록발생기의 동작을 설명하기위한 타이밍챠트이다.
바람직한 실시예의 상세한 설명
이하, 이 발명의 바람직한 실시예에 관해서 도1 내지 도 10을 참조하여 상세히 설명한다. 또, 이들 도면에 있어서, 도 11 내지 도 15에 나타낸 부분, 파형 및 소자와 대응하는 것에는 동일부호를 붙여 나타내고, 필요없는 한 그것들의 설명을 생략한다.
도 1은 이 발명에 의한 타이밍신호발생장치의 1실시예에 사용된 클록발생기 및 그 관련회로를 나타내는 블록도이고, 이 실시예는 이 타이밍 신호발생장치를 IC 테스터에 사용한 경우를 나타낸다. 또, 도 1에는 세트 펄스(Ps)를 발생하는 클록발생기(113A)의 내부구성만을 상세히 나타내지만, 리세트펄스(PR)를 발생하는 클록발생기(113B)의 내부구성도 같으므로, 도시하지않는다. 이하에서는 세트 펄스(Ps)를 발생하는 클록발생기(113A)의 구성 및 동작을 주로 설명하기로 한다.
이 클록발생기(113A)의 구성은 도 14에 나타낸 종래 예와 같으므로 상세한 설명은 생략하지만, 도 2A에 나타내는 기준클록((REFCLK))의 1주기를 단위로 하여 그 정수배의 지연을 주는 정수지연장치(10)와, 이 정수지연장치(10)의 출력측에 설치된, 기준클록((REFCLK))의 1주기 미만의 지연을 주는 단수지연장치(20)와, 정수지연장치(10)의 입력측에 설치된 가산처리장치(30), 고정치기억장치(31) 및 래치회로(32)에 의하여 구성되어 있다.
이 발명에 있어서는, 정수지연장치(10)의 다운 카운터(11)가 출력하는 정수지연신호(MT)를 래치하는 제4의 래치회로(16)와, 정수지연장치(10)의 제l의 래치회로(12)가 출력하는 단수치(MDAT)를 래치하는 제5의 래치회로(17)를 클록발생기(113A)의 외부에 설치한 구성에 특징이 있다.
제4 및 제5의 래치회로(16 및 17)은 기준클록((REFCLK))에 의해서 각각 구동되고, 또한 다운 카운터(11)가 출력하는 정수지연신호MT가 제4의 래치회로(16)의 데이터입력단자(D) 및 제5의 래치회로(17)의 인에이블단자E에 동시에 공급된다. 또한, 제1의 래치회로(12)가 출력하는 단수치(MDAT)는 제5의 래치회로(17)의 데이터입력단자(D)에도 공급된다. 그 결과, 다운 카운터(11)가 정수지연신호(MT)를 출력할 때에, 제4의 래치회로(16)는 이 정수지연신호(MT)를 넣고, 동시에 제5의 래치회로(17)는 제1의 래치회로(12)가 출력하는 단수치(MDAT)를 넣게 된다.
그 밖의 구성은 도 14에 나타낸 종래 예의 구성과 완전히 동일하기때문에,여기서는 제4 및 제5의 래치회로(16 및 17)의 동작만을 설명한다.
제4의 래치회로(16)는 넣은 정수지연신호(MT)를 래치하여, 다음 기준클록(REFCLK)에 동기하여 정수지연신호(MT)를 출력한다. 따라서, 제4의 래치회로(16)는 넣은 정수지연신호(MT)를, 도 20에 나타내듯이 1기준 클록주기만 지연시켜 출력한다. 제5의 래치회로(17)도 마찬가지로, 넣은 단수치(MDAT)를 래치하여, 다음 기준클록(REFCLK)에 동기하고, 도 2P에 나타내듯이 1기준클록주기만 지연된 단수치(MDATs)를 출력한다.
도3은 이 발명에 의한 타이밍신호발생장치의 1실시예에 사용된 제1오설정검출장치의 구성을 나타낸다. 이 제1오설정검출장치(200)는, 동일사이클판정장치(210)과, 다른 사이클판정장치(220)와, 제1 및 제2의 S-R 플립플룹(SR1 및 SR2)와, 제1 및 제2의 앤드 게이트(AND1 및 AND2)와, 테스트개시신호테스트와 데이터 버스 리세트신호(DBRES)와의 논리합을 취하는 오어게이트(OR)에 의하여 구성되어 있다.
동일사이클판정장치(210)는, 기준클록(REFCLK)의 동일사이클내에서 세트 펄스(Ps)와 리세트 펄스 PR가 발생된 경우에, 그 세트 펄스(Ps)의 발생타이밍과 리세트 펄스(PR)의 발생타이밍간의 시간 차이, 즉, 동일사이클내의 펄스폭을 계측하여, 이것이 제한치 이상인지 또는 이하인지를 판정한다. 한편, 다른 사이클판정장치(220)는, 세트 펄스(Ps)의 발생타이밍과 리세트 펄스(PR)의 발생타이밍이 기준클록(REFCLK)의 다른 사이클 (인접하는 사이클)에 존재하는 경우에 그것들간의 시간 차이, 즉, 펄스폭을 계측하여, 이 펄스폭이 제한치이상인지 또는 이하인지를 판정한다.
도 1에 나타낸 세트 펄스발생용의 클록발생기(113A)의 외부에 설치된 제4 및 제5의 래치회로(16 및 17)로부터 각각 출력되는 정수지연펄스(MTs) 및 단수치(MDATs)와, 도시하지않은 리세트 펄스발생용의 클록발생기(113B)의 외부에 설치된 제4 및 제5의 래치회로에서 각각 출력되는 정수지연펄스(MTR) 및 단수치(MDATR)를 각각 래치하는 제1의 래치회로군(DP1)과, 이들 래치회로군(DF1)으로부터 출력되는 정수지연펄스(MTs1), 단수치(MDATs1) 및 정수지연펄스(MTR1), 단수치(MDATR1)을 각각 래치하는 제2 래치회로군(DF2)이 설치되어 있다.
이들 제1 및 제2의 래치회로군(DF1) 및 (DF2)는 종속접속되어 있고, 모든 래치회로는 기준클록(REFCLK)에 의해서 구동된다. 따라서, 이들 래치회로군(DF1 및 DF2)를 통하여 전송되는 데이터는, 제1의 래치회로군(DF1)의 입력측과 출력측 사이, 및 제2의 래치회로군(DF2)의 입력측과 출력측 사이에서 기준클록(REFPCLK)의 1주기분씩 지연하고 있다.
도4는 도3에 나타낸 제1오설정검출장치(200)의 동작을 설명하기위한 타이밍챠트이고, 제1의 래치회로군(DF1)의 입력측의 데이터(MTs, MDATs, MTR, MDATR)과, 제1의 래치회로군(DP1)의 출력측 (제2의 래치회로군(DP2)의 입력측)의 데이터(MTs₁, MDATs1, MTR1, MDATR1)와, 제2의 래치회로군(DP2)의 출력측의 데이터(MTs2, MDATs2, MTR2, MDATR2)의 타이밍을 나타낸다.
동일사이클판정장치(210)는 도4D 및 도41E에 "CASE1"로서 나타내는 상태를 검출한다. 이때문에, 동일사이클판정장치(210)는, 제1의 래치회로군DF1으로부터 출력되는 데이터(MTs1)와(MTR1)의 NAND (부정적(否定積)을 취하는 넌드게이트(NAND1)와, 제1의 래치회로군(DF1)으로부터 출력되는 데이터(MDATs1과 MDATR1)사이의 감산을 하는 (이 예에서는 MDATR1으로부터 MDATs1을 감산하는) 감산기(SUB1)와, 이 감산기(SUB1)로부터 출력되는 감산결과와, 제1오설정검출장치(200)의 외부에 설치된 제한치기억기(LMT)에서 공급되는 펄스폭의 제한치(WMT1)를 비교하는 비교기(MC1)와, 이 비교기(MC1)의 비교결과의 출력를 래치하는 래치회로(DF4)와, 감산기(SUB1)의 보로단자(BR)에 출력되는 보로신호가 비교기(MC1)의 인에이블단자(E)에 주어지는 것을 금지하는 양입력단자가 반전단자인 넌드게이트(NANDlA)에 의해서 구성되어 있다.
즉, 넌드게이트(NAND1)는 세트측 및 리세트측의 정수지연신호(MTs1및 MTR1)이 동일타이밍으로 발생한 것을 검출하여, 도5A, 5B 및 5C에 나타내듯이, 기준클록(REFCLK)의 동일주기내에서 세트 펄스(Ps) 및 리세트 펄스(PR)가 발생한 것을 검출한다.
이 검출과 동시에, 감산기(SUB1)는 세트측의 단수치(MDATs1)및 리세트측의 단수치(MDATR1)를 그 입력단자(A 및 B)에 넣어 그 차이 B - A (MDATR1-MDATs1)를 연산하여, 도 5D에 나타내는 시험패턴신호(TP)의 펄스폭(Tpw)을 산출한다. 산출된 펄스폭(TPW)은 비교기(MC1)의 입력단자(A)에 입력된다. 이 비교기(MC1)의 다른 쪽의 입력단자(B)에는 제한치기억기(LMT)에서 펄스폭의 제한치(WMT1)가 입력되어, 어느것이 큰지가 판정된다.
비교기(MC1)의 입력단자(A)에 입력된 펄스폭(Twr)이 제한치(WMT1)보다 작은 경우에, 이 비교기(MC1)는 오설정을 나타내는 H논리신호를 출력한다. 즉, Tpw< WMT1인 경우에는, 시험프로그램(PM)에 설정한 펄스폭(Tpw)이 제한치(WMT1)보다 좁은 것을 의미한다. 이 H논리신호는 래치회로(DF4)에 래치된 후, 제1의 S-R 플립플롭(SR1)의 세트단자(S)에 주어진다. 이것에 의해서 제1의 S-R 플립플롭(SR1)으로부터 H 논리신호가 출력되어 제1의 앤드 게이트(AND1)의 한 쪽의 입력단자에 공급된다. 이 제1의 앤드 게이트(AND1)의 다른 쪽의 입력단자에는 읽어내기 명령(RECOM)이 주어져, 이 읽어내기 명령(RECOM)에 동기하여 H논리의 오설정검출신호 (에러 검출신호)가 앤드 게이트(AND1)로부터 출력단자(ERR)에 출력된다. 또, 제1의 S-R 플립플롭(SR1)은, 테스트개시시나 데이터 패스의 리세트시에 주어지는 테스트개시신호테스트나 데이터 버스 리세트신호(DBRES)와 같은 리세트신호가 오어게이트(OR)를 통하여 리세트단자(R)에 주어짐으로써, 리세트된다.
이것에 대하여, 비교기(MC1)에 있어서 Tpw> WMT₁인 경우에는, 오설정이 없던 것을 나타내는 L 논리신호가 출력된다. 이 L 논리신호는 제1의 S-R 플립플룹(SR1)의 세트단자(S)에 주어지더라도, S-R 플립플롭(SR1)는 H논리신호를 출력하지않는다. 따라서, 출력단자(ERR)에는 오설정검출신호가 출력되지 않는다.
다른 사이클판정장치(220)는 도4E 및 도4F에 "CASE2"로서 나타내는 상태를 검출한다. 이때문에, 다른 사이클판정장치(220)는, 제2의 래치회로군(DF2)으로부터 출력되는 데이터(MTs2)와 제1의 래치회로군(DF1)으로부터 출력되는 데이터(MTR1)의 (NAND)(부정적)을 취하는 넌드게이트(NAND2)와, 제2의 래치회로군(DF2)으로부터 출력되는 데이터(MDATs2)와 제1의 래치회로군(DF1)에서 출력되는 데이터(MDATR1)사이의 감산을 하는(이 예에서는 MDATR1로부터 MDATs2를 감산하는) 감산기(SUB2)와, 이 감산기(SUB2)로부터 출력되는 감산결과와, 제한치기억기(LMT)에서 공급되는 펄스폭의 제한치(WMT1)을 비교하는 비교기(MC2)와, 이 비교기(MC2)의 비교결과의 출력을 래치하는 래치회로(DF5)에 의하여 구성되어 있다.
넌드게이트(NAND2)는 세트측 및 리세트측의 정수지연신호(MTs2및 MTR1)이 다른 타이밍에서 발생한 것을 검출하여, 도6A, 6B 및 6C에 나타내듯이, 기준클록(REFCLK)의 하나의 주기(T1)중에 세트 펄스(Ps)가 발생하고, 다음 주기(T2) 중에 리세트 펄스(PR)이 발생한 것을 검출한다.
이때문에, 제2의 래치회로군(DP2)의 출력측에 세트측의 정수지연신호MTs2가 출력되어 있는 것과, 제1의 래치회로군(DP1)의 출력측에 리세트측의 정수지연신호(MTR1)가 출력되어 있는 것을 넌트게이트(NAND2)에 의해서 검출할 필요가 있다. 동시에, 이 상태에 있어서의 세트측의 단수치(MDATs2)와 리세트측의 단수치(MDATR1)사이의 감산을 감산기(SUB2)에서 연산하여 (이 예에서는단수치(MDATR1)에서 단수치(MDATs2)를 감산하여), 세트 펄스(Ps)의 발생타이밍으로부터 리세트 펄스(PR)의 발생타이밍까지의 시간 차이, 즉, 펄스폭(TPW)를 산출할 필요가 있다. 이 경우, 감산기(SUB2) 에서의 연산은, 도6A, 6B, 및 6C에서 알 수 있듯이, 기준클록(REFCLK)의 1주기를 8ns, MDATs₂= 3ns, MDATR1 = 4ns 로 한 경우, 8 + 4 -3 = 9ns라는 감산을 하게 되어, 그 결과, 도6D에 나타내는 시험패턴신호(TP)의 9ns라는 펄스폭(TPW)이 산출되게 된다.
즉, 도3에 나타내는 감산기(SUB2)의 입력단자B에 단수치(MDATR1 = 4ns)라는 기준클록(REFCLK)의 1주기분의 수치(TREF = 8ns)를 가한 수치(12ns)를 입력하고, 감산기(SUB2)의 입력단자(A)에 입력된 단수치(MDATs₂= 3ns)를 이 가산수치로부터 감산하여 (12 - 3 = 9ns), 출력파형의 펄스폭(TPW = 9ns)를 구한다.
산출된 펄스폭(Tpw)는 비교기(MC2)의 입력단자(A)에 입력된다. 이 비교기(MC2)의 다른 쪽의 입력단자(B)에는 제한치기억기(LMT)에서 펄스폭의 제한치(WMT1)가 입력되어, 어느것이 큰지가 판정된다. TPW> WMT₁인 경우에는, 오설정이 없던 것을 나타내는 L논리신호가 비교기(MC2)로부터 출력된다. 이 L 논리신호는 제2의 S - R 플립플롭(SR2)의 세트단자(S)에 주어져도, S-R 플립플롭(SR2)는 H논리신호를 출력하지않는다. 따라서, 출력단자(ERR)에는 오설정(에러)검출신호가 출력되지 않는다.
TPW< WMT1인 경우에, 비교기(MC2)는 오설정을 나타내는 H논리신호를 출력한다. 즉, 시험프로그램(PM)에 설정한 펄스폭(Tpw)이 제한치(WMT1)보다 좁은 것을 의미한다. 이 H논리신호는 래치회로(DF5)에 래치된 후, 제2의 S-R 플립플롭(SR2)의 세트단자(S)에 주어진다. 이것에 의해서 제2의 S - R 플립플롭(SR2)로부터 H논리신호가 출력되어 제2의 앤드게이트(AND2)의 한 쪽의 입력단자에 공급된다. 이 제2의 앤드 게이트(AND2)의 다른 쪽의 입력단자에는 읽어내기 명령(RECOM)이 주어지고, 이 읽어내기 명령(RECOM)에 동기하여 H논리의 오설정(에러)검출신호가 앤드 게이트(AND2)로부터 출력단자(ERR)에 출력된다. 또, 이 제2의 S - R 플립플롭(SR2도, 제1의 S - R 플립플롭(SR1)과 마찬가지로, 테스트개시시나 데이터 버스 리세트시에 주어지는 테스트개시신호테스트나 데이터 버스 리세트신호(DBRES)와 같은 리세트신호가 오어게이트(OR)를 통하여 리세트단자(R)에 주어짐으로써, 리세트된다.
도7은 이 발명에 의한 타이밍신호발생장치의 1실시예에 사용된 제2오설정검출장치를 나타내는 블록도이다. 이 제2오단정검출장치(300)는 기준클록(REFCLK)의 동일한 사이클에서의 앞의 시험패턴신호(TP)의 하강 엣지(리세트 펄스의 발생타이밍)에서 다음 시험패턴신호(TP)의 상승 엣지(세트 펄스의 발생타이밍)까지의 시간 간격이 제한치(WMT2)보다 작은지 아닌지를 검출한다. 즉, 바로 앞의 또는 앞의 기준클록주기에 있어서 출력된 시험패턴신호(TP)의 하강 엣지로부터 다음에 출력되는 시험패턴신호(TP)의 상승 엣지까지의 동일기준 클록사이클에서의 시간 간격(리세트-세트시간폭)이 제한치(WMT2)보다 작은지 아닌지를 검출한다.
이 제2오설정검출장치(300)는, 동일사이클판정장치(310)와, 다른 사이클판정장치(320)와, 제3 및 제4의 S-R 플립플롭(SR3 및 SR4)와, 제3 및 제4의 앤드 게이트(AND3 및 AND4)과, 테스트개시신호(TEST)와 데이터 패스 리세트신호(DBRES)와의 논리합을 취하는 오어게이트(OR)에 의하여 구성되어 있다.
동일사이클판정장치(310)는, 기준클록(REFCLK)의 동일사이클내에서 리세트 펄스(PR)과 세트 펄스(Ps)가 리세트 펄스 → 세트 펄스의 순서로 발생된 것을 검출하고, 이들 리세트 펄스(PR)의 발생타이밍과 세트 펄스(Ps)의 발생타이밍간의 시간 차이, 즉, 동일사이클내의 리세트 - 세트시간폭을 계측하여, 이것이 제한치이상인지 또는 이하인지를 판정한다.
동일사이클판정장치(310)는 도4D 및 도4E에 "CASE3"으로서 나타내는 상태를 검출한다. 이때문에, 동일사이클판정장치(310)는, 제1의 래치회로군(DF1)으로부터 출력되는 데이터(MTs1와 MTR1)의 NAND(부정적)를 취하는 넌드게이트(NAND3)와, 제1의 래치회로군(DP1)으로부터 출력되는 데이터(MDATs1와 MDATR1)사이의 감산(B-A)을 실행하는 (이 예에서는 MDATs1에서 MDATR1를 감산하는) 감산기(SUB3)와, 이 감산기(SUB3)로부터 출력되는 감산결과와, 제2오설정검출장치(300)의 외부에 설치된 제한치기억기(LMT)에서 공급되는 펄스폭의 제한치(WMT2)를 비교하는 비교기(MC3)와, 이 비교기(MC3)의 비교결과의 출력을 래치하는 래치회로(DF6)와, 감산기(SUB3)의 보로단자(BR)에 출력되는 보로신호가 비교기(MC3)의 인에이블단자에 주어지는 것을 금지하는, 양입력단자가 반전단자인 넌드게이트(NAND3A)에 의하여 구성되어 있다.
즉, 넌드게이트(NAND3)는 세트측 및 리세트측의 정수지연신호(MTs1및 MT)이 동일타이밍으로 발생한 것을 검출하여, 도8A, 8B 및 8C에 나타내듯이, 기준클록(REFCLK)의 동일주기(T1)안에서 리세트펄스(PR) 및 세트 펄스 Ps가 발생한 것을 검출한다.
이 검출과 동시에, 감산기(SUB3)는 세트측의 단수치(MDATs1) 및 리세트측의 단수치(MDATR1)를 그 입력단자(A 및 B)에 각각 넣어 그 차이 B - A (MDATs₁-MDATR1)를 연산하여, 도8D에 나타내는 시험패턴신호(TP)의 리세트-세트시간 폭(TRS)를 산출한다. 산출된 시간 폭(TRS)는 비교기(MC3)의 입력단자(A)에 입력된다. 이 비교기(MC3)의 다른 쪽의 입력단자(B)에는 제한치기억기(LMT)에서 시간폭의 제한치(WMT2)가 입력되어, 어느것이 큰지가 판정된다.
비교기(MC3)의 입력단자(A)에 입력된 시간폭(TRS)이 제한치(WMT2)보다 작은 경우 (T <WMT₂)에, 비교기(MC3)는 오설정을 나타내는 H논리신호를 출력한다. 이 H논리신호는 래치회로(DF6)에 래치된 후, 제4의 S-R 플립플롭(R4)의 세트단자(S)에 주어진다. 이것에 의해서 제4의 S-R 플립플롭(SR4)으로부터 H논리신호가 출력되어 제4의 앤드 게이트(AND4)의 한 쪽의 입력단자에 공급된다. 이 제4의 앤드 게이트(AND4)의 다른 쪽의 입력단자에는 읽어내기 명령(RECOM)이 주어지고, 이 읽어내기명령(RECOM)에 동기하여 H논리의 오설정검출신호 (에러검출신호)가 앤드 게이트(AND4)로부터 출력단자(ERR)에 출력된다. 또, 제4의 S-R 플립플롭(SR4)는, 테스트개시시나 데이터 패스의 리세트시에 주어지는 테스트개시신호테스트나 데이터패스 리세트신호(DBRES)와 같은 리세트신호가 오어게이트(OR)를 통하여 리세트단자(R)에 주어짐으로써, 리세트된다.
도4에 나타낸 CASE3의 예에서는(MTs1과 MTR1)이 동일타이밍으로 존재하는 경우에 있어서 단수(MDATs1= 6ns, MDATR1 = 1ns)이기때문에, 도8B에 나타내듯이 세트 펄스 Ps가 기준클록(REFCLK)의 제1주기 T₁의 상승엣지로부터 6ns에서 출력된다. 시험패턴신호(TP)는 이 세트펄스(Ps)보다 전에 출력되어 있고, 또한 이 출력파형의 하강 타이밍이 기준클록(REFCLK)의 제1주기T1의 상승엣지로부터 1ns의 타이밍이기때문에, 전의 시험패턴신호TP의 하강의 타이밍으로부터 다음 시험패턴신호(TP)의 상승타이밍까지의 시간T 는 6 - 1 = 5ns가 된다.
이(TRS= 5ns)와 제한치기억장치(LMT)에서 출력되는 제한치(WMT2)를 비교기(MC3)에 입력하여, (TRS< WMT2)이면 설정치가 너무 작다고 판정하고, 오설정이 행해졌다고 판단하여 출력단자(ERR)에 H논리의 에러검출신호를 출력시킨다.
이것에 대하여, 다른 사이클판정장치(320)는, 리세트 펄스(PR)의 발생타이밍과 세트 펄스(Ps)의 발생타이밍이 리세트 펄스 → 세트 펄스의 순서로 기준클록(REFCLK)의 다른 사이클 (인접사이클)에서 발생된 경우에 그것들간의 시간 차이, 즉, 기준클록(REFCLK)이 다른 사이클에 이르는 리세트-세트시간폭을 계측하여, 이 시간폭이 제한치이상인지 또는 이하인지를 판정한다.
다른 사이클판정장치(320)는 도4D 및 도4G에 "CASE4" 로서 나타내는 상태를 검출한다. 이때문에, 다른 사이클판정장치(320)는, 제2의 래치회로군(DF2)로부터출력되는 데이터(MTR2)와 제1의 래치회로군(DF1)으로부터 출력장난되는 데이터(MTs1)의 NAND(부정적)를 취하는 넌드게이트(NAND4)와, 제2의 래치회로군(DP2)으로부터 출력되는 데이터(MDATR2)와 제1의 래치회로군(DP1)으로부터 출력되는 데이터(MDATs2)사이의 감산을 하는 (이 예에서는 MDATs1에서 MDATR1를 감산하는) 감산기(SUB4)와, 이 감산기(SUB4)로부터 출력되는 감산결과와, 제한치기억기(LMT)에서 공급되는 펄스폭의 제한치(WMT2)를 비교하는 비교기(MC4)와, 이 비교기(MC4)의 비교결과의 출력을 래치하는 래치회로(DF7)에 의하여 구성되어 있다.
넌드게이트(NAND4)는 정수지연신호(MTR2와 MTs1)이 동시각에 존재하는 것을 검출한다. 즉, 정수지연신호(MTR2)는, 도 9에 나타내듯이, 기준클록(REFCLK)의 1주기전에 리세트 펄스(PR)가 출력될 때에 H논리로 되고, 다음 주기에서 세트 펄스 Ps가 발생되면 정수지연신호(MTs1)가 H논리가 된다. 이 조건이 일치하면, 넌드게이트(NAND4)는 L논리를 출력하여, 비교기(MC4)를 동작모드로 제어한다. 도4에(CASE4)로서 나타낸 예에서는 단수치(MDATs1)가 4ns, MDATR2가 4ns인 경우를 나타낸다. 따라서, 도 9에 나타내듯이, 앞의 시험패턴신호(TP)의 하강 타이밍으로부터 다음 시험패턴신호(TP)의 상승타이밍까지의 시간TRS는 8 + 4 - 4 = 8ns가 된다.
즉, 감산기(SUB4)에서는 단수치(MDATs1)에 기준클록(REFCLK)의 1주기(8ns)를 가하여, 그 값(12ns)에서 단수치(MTR1= 4ns를 감산하여 TRs = 8ns)를 산출한다.
비교기(MC4)는 시간(Tns = 8ns)와 제한치(WMT2)를 비교하여, TRs < WMT2이면, 오설정인 것을 나타내는 H논리의 에러검출신호를 출력한다. 이것에 대하여, TRS > WMT2이면, 정상인 것을 나타내는 L논리신호를 출력한다.
도3 및 도7에 나타낸 실시예에서는, 설명을 간단히 하기위해서, 제1오설정검출장치(200)와 제2오설정검출장치(300)를 분리하여 나타냈지만, 실제로는, 도 10에 나타내듯이, 제1오설정검출장치(200)와 제2오설정검출장치(300)의 쌍방을 구비한 구성으로 하는 것은 쉽게 이해할 수 있을 것이다.
상기 실시예에서는 이 발명에 의한 타이밍신호발생장치 및 타이밍신호의 오설정검출방법을 IC테스터에 사용한 경우에 대하여 기재했지만, 이 발명은 프로그램에 따라서 타이밍신호를 발생시키는 각종 타이밍신호발생장치 그 자체나 이 종류의 타이밍발생장치를 사용하면 여러가지 기기 및 장치에도 적용할 수 있는 것은 말할 필요도 없다.
이상 설명하였둣이, 이 발명에 의하면, 시험패턴신호의 상승과 하강의 타이밍을 규정하는 설정치를, 잘못하여 규정치보다 짧은 시간으로 설정한 경우에도, 제1오설정검출장치와 제2오설정검출장치에 의하여 그 오설정을 검출할 수 있기 때문에, 한번만 시험프로그램을 실행하면, 오설정상태를 검출할 수 있다. 따라서, 단시간에 오설정 상태를 검출할 수 있기때문에, 예컨대 불량 발생율이 매우 높은 상태의 해명을 단시간에 끝낼 수 있다는 현저한 이점이 있다.
따라서, 예컨대 이 발명을 반도체디바이스시험장치의 타이밍발생장치에 적용하면, IC와 같은 반도체디바이스의 시험 효율을 향상시킬 수 있다는 이점이 얻어지고, 그 효과는 실용에 이용하여 매우 크다.
이상, 이 발명을 도시한 바람직한 실시예에 관해서 기재하였지만, 이 발명의 정신 및 범위로부터 일탈하지않고, 상술한 실시예에 관하여 여러가지 변형, 변경 및 개량을 할 수 있는 것은 이 분야의 기술자에게는 분명할 것이다. 따라서, 이 발명은 예시의 실시예에 한정되는 것이 아니고, 첨부의 특허청구의 범위에 의해서 정해지는 이 발명의 범위내에 들어가는 모든 그와 같은 변형, 변경 및 개량을 포함하는 것이다.

Claims (26)

  1. 프로그램에 따라서 소정의 지연시간으로 세트 펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 타이밍신호발생장치에 있어서,
    상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제1오설정검출수단을 구비하는 것을 특징으로 하는 타이밍신호발생장치.
  2. 제 1 항에 있어서, 상기 제1오설정검출수단은, 기준클록의 동일주기내에서의 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 것을 특징으로 하는 타이밍신호발생장치.
  3. 제 1 항에 있어서, 상기 제1오설정검출수단은, 기준클록이 인접하는 주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 것을 특징으로 하는 타이밍신호발생장치.
  4. 제 1 항에 있어서, 상기 제1오설정검출수단은, 기준클록의 동일주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과,
    기준클록이 인접하는 주기내에서의 상기 세트 펄스를 발생시키는 타이밍에서 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과,
    상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비하는 것을 특징으로 하는 타이밍신호발생장치.
  5. 프로그램에 따라서 소정의 지연시간에서 세트 펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 타이밍신호발생장치에 있어서,
    상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오과설정을 알리는 제2오설정검출수단을 구비하는 것을 특징으로 하는 타이밍신호발생장치.
  6. 제 5 항에 있어서, 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 것을 특징으로 하는 타이밍신호발생장치.
  7. 제 5 항에 있어서, 상기 제2오설정검출수단은, 기준클록이 인접하는 주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 것을 특징으로 하는 타이밍신호발생장치.
  8. 제 5 항에 있어서, 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과,
    기준클록의 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍에서 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과,
    상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비하는 것을 특징으로 하는타이밍신호발생장치.
  9. 제 1 항에 있어서, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2오설정검출수단을 더 포함하는 것을 특징으로 하는 타이밍신호발생장치.
  10. 제 9 항에 있어서, 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 것을 특징으로 하는 타이밍신호발생장치.
  11. 제 9 항에 있어서, 상기 제2오설정검출수단은, 기준클록이 인접하는 주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 것을 특징으로 하는 타이밍신호발생장치.
  12. 제 9 항에 있어서, 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과,
    기준 클록이 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍에서 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과,
    상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비하는 것을 특징으로 하는 타이밍신호발생장치.
  13. 프로그램에 따라서 타이밍신호발생기로부터 소정의 지연시간에서 세트펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 시험패턴신호를 생성하여, 이 시험패턴신호를 피시험반도체디바이스에 인가하는 반도체디바이스시험장치에 있어서,
    상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제1오설정검출수단을 구비하는 것을 특징으로 하는 반도체디바이스시험장치.
  14. 제 13 항에 있어서, 상기 제1오설정검출수단은, 기준클록의 동일주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과,
    기준클록이 인접하는 주기내에서의 상기 세트 펄스를 발생시키는 타이밍에서 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과,
    상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비하는 것을 특징으로 하는 반도체디바이스시험장치.
  15. 프로그램에 따라서 타이밍신호발생기로부터 소정의 지연시간에서 세트펄스와 리세트 펄스를 발생시켜, 이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 시험패턴신호를 생성하여, 이 시험패턴신호를 피시험반도체디바이스에 인가하는 반도체디바이스시험장치에 있어서,
    상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2오설정검출수단을 구비하는 것을 특징으로 하는 반도체디바이스시험장치.
  16. 제 15 항에 있어서, 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과,
    기준클록이 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍에서 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과,
    상기 검출한 시간폭이 소정의 제l의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비하는 것을 특징으로 하는 반도체디바이스시험장치.
  17. 제 13 항에 있어서, 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2오설정검출수단을 더 포함하는 것을 특징으로 하는 반도체디바이스시험장치.
  18. 제 17 항에 있어서, 상기 제2오설정검출수단은, 기준클록의 동일주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 동일사이클판정수단과,
    기준클록이 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍에서 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하여, 이 검출시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 다른 사이클판정수단과,
    상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 수단을 구비하는 것을 특징으로 하는 반도체디바이스시험장치.
  19. 프로그램에 따라서 소정의 타이밍으로 세트 펄스와 리세트 펄스를 발생시키는 단계와,
    이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 단계와,
    상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와,
    이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 단계를 포함하는 것을 특징으로 하는 타이밍신호의 오설정검출방법.
  20. 제 19 항에 있어서, 상기 시간폭검출단계는, 기준클록의 동일주기내에서의 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고,
    상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하는 것을 특징으로 하는 오설정검출방법.
  21. 제 19 항에 있어서, 상기 시간폭검출단계는, 기준클록이 인접하는 주기내에서의 상기세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고,
    상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하는 것을 특징으로 하는 오설정검출방법.
  22. 프로그램에 따라서 소정의 타이밍으로 세트 펄스와 리세트 펄스를 발생시키는 단계와,
    이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 단계와,
    상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와,
    이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 단계를 포함하는 것을 특징으로 하는 타이밍신호의 오설정검출방법.
  23. 제 22 항에 있어서, 상기 시간폭검출단계는, 기준클록의 동일주기내에서의 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고,
    상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제1의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하는 것을 특징으로 하는 오설정검출방법.
  24. 제 22 항에 있어서, 상기 시간폭검출단계는, 기준클록이 인접하는 주기내에서의 상기 리세트펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계를 포함하고,
    상기 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하는 것을 특징으로 하는 오설정검출방법.
  25. 프로그램에 따라서 소정의 타이밍으로 세트 펄스와 리세트 펄스를 발생시키는 단계와,
    이들 세트 펄스와 리세트 펄스에 의해서 소정레벨의 논리신호를 생성하는 단계와,
    상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 상기논리신호의 펄스폭을 검출하는 단계와,
    이 검출한 펄스폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제1의 오설정 알림단계와,
    상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와,
    이 검출한 시간폭이 소정의 제한치보다 작은 경우에, 오설정을 알리는 제2의 오설정 알림단계를 포함하는 것을 특징으로 하는 타이밍신호의 오설정검출방법.
  26. 제 25 항에 있어서, 상기 펄스복검출단계는, 기준클록의 동일주기내에서의 상기 세트 펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 펄스폭을 검출하는 단계와, 기준클록이 인접하는 주기내에서의 상기 세트펄스를 발생시키는 타이밍으로부터 상기 리세트 펄스를 발생시키는 타이밍까지의 펄스복을 검출하는 단계를 포함하고,
    상기 시간폭검출단계는, 기준클록의 동일주기내에서의 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는 단계와, 기준클록이 인접하는 주기내에서의 상기 리세트 펄스를 발생시키는 타이밍으로부터 상기 세트 펄스를 발생시키는 타이밍까지의 시간폭을 검출하는단계를 포함하고,
    상기 제1의 오설정 알림단계는, 상기 검출한 펄스폭이 소정의 제1의 제한치 또는 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 펄스폭이 소정의 제1의 제한치 또는 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하고,
    상기 제2의 오설정 알림단계는, 상기 검출한 시간폭이 소정의 제l의 제한치 또는 소정의 제2의 제한치보다 작은지 아닌지를 판단하는 단계와, 상기 검출한 시간폭이 소정의 제1의 제한치 또는 소정의 제2의 제한치보다 작은 경우에, 오설정을 나타내는 논리신호를 발생하는 단계를 포함하는 것을 특징으로 하는 오설정검출방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7171602B2 (en) * 2001-12-31 2007-01-30 Advantest Corp. Event processing apparatus and method for high speed event based test system
JP4721707B2 (ja) * 2002-12-13 2011-07-13 株式会社アドバンテスト タイミング発生回路とこのタイミング発生回路を備えた半導体試験装置
JP4820560B2 (ja) * 2005-03-07 2011-11-24 株式会社アドバンテスト 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法
US7317343B1 (en) * 2005-10-25 2008-01-08 Lattice Semiconductor Corporation Pulse-generation circuit with multi-delay block and set-reset latches
JP2008216221A (ja) * 2007-03-08 2008-09-18 Yokogawa Electric Corp 半導体試験装置
JP4968035B2 (ja) * 2007-12-12 2012-07-04 横河電機株式会社 エッジ信号生成装置及び半導体試験装置
KR101079898B1 (ko) * 2010-04-09 2011-11-04 엘에스산전 주식회사 피엘씨의 입력 모듈
EP3462276A4 (en) * 2017-08-04 2019-08-21 Shenzhen Goodix Technology Co., Ltd. SYNCHRONIZATION METHOD, CLOCK DEVICE, AND TERMINAL DEVICE

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4399412A (en) * 1981-12-21 1983-08-16 Gte Automatic Electric Labs Inc. Duty cycle monitor circuit
DE4039355C2 (de) * 1990-12-10 1998-07-30 Bosch Gmbh Robert Vorrichtung zur Funktionsüberprüfung einer Watchdog-Schaltung
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
US5359232A (en) * 1992-05-08 1994-10-25 Cyrix Corporation Clock multiplication circuit and method
FR2711286B1 (fr) * 1993-10-11 1996-01-05 Sgs Thomson Microelectronics Dispositif de surveillance du déphasage entre deux signaux d'horloge.

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