JPS63271625A - タイミングシステム - Google Patents

タイミングシステム

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JPS63271625A
JPS63271625A JP63011804A JP1180488A JPS63271625A JP S63271625 A JPS63271625 A JP S63271625A JP 63011804 A JP63011804 A JP 63011804A JP 1180488 A JP1180488 A JP 1180488A JP S63271625 A JPS63271625 A JP S63271625A
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JP
Japan
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signal
memory
period
timing system
output
Prior art date
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JP63011804A
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English (en)
Inventor
ポール・ディー・マグリオッコ
スティーブン・アール・ブリストウ
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MEGATESUTO CORP
Original Assignee
MEGATESUTO CORP
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Filing date
Publication date
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Expired - Lifetime legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals

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  • Theoretical Computer Science (AREA)
  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ 〈産業上の利用分野〉 本発明はタイミング信号の発生に関し、特に集積回路を
試験するために使用されるようなコンピユータ化された
テストシステムへの使用に適したタイミング信号発生装
置に関する。
〈従来の技術及び解決しようとする課題〉従来より集積
回路を試験するための様々な手段が知られている。この
ような最近のシステムは、試験中のデバイス（ＤＵＴ）
に印加される特定のタイミング信号を生成し、かつ前記
ＤＵＴの実際の作動状態をシミュレートするために必要
な適当な供給電圧、接地電圧及び他の電圧を設定するよ
うにプログラムされたデジタルコンピュータを使用する
。集積回路デバイスが大型化するに伴い、適当なタイミ
ング信号を発生するための手段を含めてより正確、高速
度、低価格かつ繰り返し可能なテスト技術が必要となっ
ている。しかしながら、高速度、正確かつ繰り返し可能
なタイミング信号を得るために使用される技術は一層高
価なものとなっている。更に、これらの技術は一般に非
常に高価であるにも拘らず、要求に応じた正確さまたは
繰り返し性を有するものではない。
このようなタイミング信号を生成するための従来技術が
、セントフレア（Ｓｔ、　　Ｃ］　ａｉ　ｒ）による１
９８２年１０月２８日付米国特許第４゜２３１．１０４
号明細書に記載されている。このセントフレアの特許明
細書によれば、水晶発振器のような発振器を用いてクロ
ック信号が供給される。このクロック信号は、水晶発振
器から所望の長さの周期を生成させ得る周期生成回路に
印加される。セントフレアは、水晶発振器からのクロッ
ク信号の整数を計数するための計数器と、生成される周
期を水晶発振器のクロックサイクルの整数と等しい周期
とする必要がないようにクロックサイクル間を補間する
ための遅延路線とを使用する。
更に、セントフレアによれば、そのタイミング信号のエ
ツジを生成する方法のために、生成される周期が水晶発
振器からのクロック信号を遅延させた出力信号ＴＳｙｎ
と実際の周期信号Ｔｏｕｔとの２個の出力信号を供給す
ることが要求される。またセントフレアによれば、これ
らの出力信号Ｔ　ｓｙｎ、’ｒｏｕｔが補間されて必ず
しも水晶発振器のクロック信号のエツジと整合させる必
要がないように供給されるために、遅延路線を用いる必
要がある。
このような遅延路線は通常プリント回路板上に比較的長
いトレースを有するため、該プリント回路板上に相当大
きな面積を必要とするので、同様に高価格となる。使用
し得る他の形式の遅延路線には、集中誘導子コンデンサ
はしご形回路または回路網があるが、同様に高価である
。
更に、使用される遅延路線の形式に拘らず、遅延路線回
路は注意して補正しなければならず、そのなめに高価か
つ機能維持の困難な補正回路を追加して設ける必要があ
る。更に、遅延路線回路を一旦補正した後も、使用率に
よって更に補正しても除去できない誤差が発生する虞れ
がある。遅延路線回路は補正しても容易にドリフトして
しまうので、該回路を広範囲に維持して再補正する必要
があるん釈誤差は、遅延路線を通過するタイミング信号
とシステム内の周辺信号との間の漏話と、立ち上り時間
及び立ち下がり時間の変更を伴なうタイミング信号の減
衰によって起るジッタにより減らすことができる。
また従来技術に於ては、一般に大きなシステム内の多数
の場所に長さ不定の信号Ｔ　Ｓｙｎを「放送」即ち広く
通信する必要があり、伝送線路効果により起るタイミン
グの固有劣化や該システム内の様々な場所に「放送」す
るために使用される多くの伝送線路間の変化を伴なうと
いう問題があった。
また、セントフレアの従来技術によれば、周期生成器か
ら信号’ｒｓｙｎ　、　’ｒｏｕｔを入力信号として受
は取る波形発生器を備える。このセントフレアの波形発
生器は、その特許明細書の第２図に示されるように２個
のエツジ発生回路と１個の波形形成器６０とを備える。
このエツジ発生器は、波形発生器内に設けられた計数器
との一致に基づいて周期内のエツジの位置を定義するメ
モリを備える。
更に各エツジ発生器について、周期生成器によって与え
られる点間を補間したある点にエツジを配置するために
、別の遅延路線が追加して設けられている。前述したよ
うに、これらの遅延路線回路は大きな欠点を有する。更
に、セントフレアによる従来構造に於ては、波形発生器
内に設けられた遅延路線が、水晶発振器の周期の２倍ま
で信号を遅延させる能力を有する。これによって更に誤
差が生じる。
セントフレアによる波形発生器は、その中の各エツジ発
生器が所定の周期について１個のエツジしか供給できな
いという不都合がある。
更に、セントフレアの場合には様々な遅延路線を用いる
ことによって、回路内のタイミング信号が水晶発振器に
同期されず、それによってこのようなタイミングシステ
ムの設計、補正及びデバギングが相当複雑かつ面倒にな
る。
［発明の構成］ 〈実施例〉 第１図は、本発明による周期生成器の１実施例のブロッ
ク線図である。本明細書に於ては第１図示の構造を周期
生成器と称するが、第１図示の周期生成器は従来技術に
よる周期生成器と異なり、実際の周期を供給する出力信
号を供給するのではなく、周期を定義するデジタル情報
を供給するものであることは以下の説明から当業者にと
って明らかであると思う。このデジタル情報は、後述す
る第２図示のエツジ生成器によってそれに応答する出力
信号を供給するために使用される。
第１図に於て、発振器１は例えば水晶発振器のような適
当な発振器を使用する。本発明による構造は全ゆる所望
のタイミング周期を用いても実行することができるが、
本明細書では説明のためにある一定の周期を使用する。
例えば、発振器１は非常に安定した１６ナノセカンドの
周期を供給する周知の水晶発振器である。また、周期生
成器１００は生成されるべき所望の周期を定義する適当
な情報をメモリ２．３にロードする機能を有するＣＰＵ
１８を備える。メモリ２．３に適当なデータを記憶させ
るために、ＣＰＵ１８が発振器１の周期によって前記所
望の周期を分割し、かつ前記所望の周期に適合する発振
器１のクロック周期の整数値であるＣｑＵＯｔｉｅｎｔ
と、発振器１のクロック周期間に要求される補間値であ
るＣ　ｒｅｍａ　ｉ　ｎｄｅｒとを決定する。値ｃ　ｑ
ｕｏｔｉｅｎｔはメモリ２に記憶され、かつ値Ｃｒｅｍ
ａ　ｉ　ｎｄｅｒは例えば論理ＲＡＭを結合したエミッ
タであるメモリ３に記憶される。本質的に、メモリ２に
記憶される実際の数値は計数器５に周期毎にｃ　ｑｕｏ
ｔ　ｒ　ｅｎｔ個のクロック音を計数させるような数値
である。
計数器５は発振器１からの発振信号を受信するための入
力リード線を備える。また、計数器５はメモリ２に記憶
された数値を受は取るためのバスと、その周期内に計数
器５がｃ　ｑｕｏｔ　１ｅｎｔのクロック信号を計数し
たときに発生するＴｌ０ａｄ信号を受は取ったときにメ
モリ２が供給するデータを計数器５にロードさせるロー
ド入力リード線とを備える。計数器５は、端子計数信号
ＴＣと端子計数＋１信号ＴＣ＋１との２個の出力信号を
供給する。
出力信号ＴＣは計数器５が発振器からｃ　ｑｕｏｔ　ｒ
　ｅｎｔクロック信号を受は取ると励起状態となり、か
つＴＣ＋１出力信号は、計数器５が最新のＴｌｏａｄ信
号に続いて発振器１からＣｑｕｏｔ　１ｅｎｔ＋　１ク
ロック信号を受は取ると励起状態となる。後述するよう
に、一方がｃ　ｒｅｍａｉｎｄｅｒの関数として選択さ
れる２個の出力信号ＴＣ，ＴＣ＋１の双方を供給する必
要がある。
加算器４は、周期から周期へ適当な補間をするためにゼ
・要なＣｒｅ’ｍａ　ｉ　ｎｄｅｒ値の合計を供給する
機能を有する。例えば、周期が変化しない場合に於て、
Ｃｒｅｍａ　ｉ　ｎｄｅｒを２ナノセカンドとすると、
第１周期では補間値が２ナノセカンドとなり、第２周期
では４ナノセカンド、第３周期では６ナノセカンドとな
り、補間値が発振器の周期と等しいかまたはそれ以上と
なるまで、例えば第３図の実施例では１６ナノセカンド
となるまで加算される。
この場合に、ＴＣａｒｒｌ／信号が励起状態となり、そ
れによってマルチプレクサ７が計数器５から出力信号Ｔ
Ｃ＋１をＴｌｏａｄ信号として選択する。発振器１の周
期が１６ナノセカンドでありかつ周期の所望の分解能が
１ナノセカンドであるような実施例に於ては、加算器４
が４ビツト加算器でありかつＣｒｅｍａｉｎｄｅｒが４
ビツト数となる。これにより、発振器１の周期の倍増ま
たは該周期の分解能の半減がそれぞれ１ビット単位で行
なわれる。
加算器４は繰り上げ出力信号及び和出力信号をレジスタ
６に送り出す。レジスタ６は、この周期に必要な補間要
素を表わす加算器４から受は取った和値を記憶する。こ
の補間要素はデータワードＴｏｆｆｓｅｔとしてバス６
−１に供給される。また、ＴＣａｒｒｙ信号はレジスタ
６に記憶され、かつ出力リード線６−２を介してマルチ
プレクサ７の選択入力リード線に送られ、それによって
マルチプレクサ７が要求に応じて計数器５からのＴＣ信
号またはＴＣ＋１信号のいずれかを選択する。また、Ｔ
ｏｆｆｓｅｔデータは加算器４の一方の入力リード線に
印加され、それにより加算器４がＴｏｆｆｓｅｔ値にｃ
　ｒｅｍａ　１ｎｄｅｒ値を加えて次の周期のために新
たな繰り上げ値及び和値を供給する。
このように、周期生成器１００は、出力信号ＴＯ３Ｃ１
発振器１からのクロック信号、及び以下に第２図のエツ
ジ生成器に関して詳述されるように、各周期についてそ
の周期の開始に正確に一致させる必要はないが、エツジ
生成器の計数器を再始動させる信号Ｔｌｏａｄを供給す
る。Ｔｌ０ａｄ信号と新たな周期が開始する時期との関
係はＴｏｆｆｓｅｔデータによって定義される。本発明
によれば、周知のように固定周波数クロック信号につい
ての伝送線路誤差は容易に補償されることから、変化す
る周期の長さに関してクロック信号に於ける減衰を排除
しつつ、固定周波数のクロック信号及びデジタルデータ
ワードを用いて周期及び長さのタイミング基準情報を複
数の場所に「放送」する。
本発明の実施例に於ては、Ｃｑｕｏｔｉｅｎｔ値はＣＰ
Ｕによって決定される実際の商である。この場合に、計
数器５は発振器１からの出力信号に応答して１からｃ　
ｑｕｏｔ　ｒｅｎｔまで計数する。ＴＣ信号は計数器５
がｃ　ｑｕｏｔ　１ｅｎｔに達すると励起状態になり、
かつＴＣ＋１信号は計数器５がＣＱ＋１になると励起状
態となる。
本発明の別の実施例に於ては、メモリ２がＣ（１０ｏｔ
ｉｅｎｔ−１を記憶し、かつ計数器５が各ＬＯＡＤ信号
に続いてｃ　ｑｕｏｔｉｅｎｔ　−１からＯまで減少す
る。
この場合に、出力信号ＴＣは計数器５がＯに達すると励
起状態になり、かつＴＣ＋１信号は計数器５が０より１
計数分だけ大きい値に達すると、即ち全て１の値になる
と励起状態になる。全てが０（ＴＣが励起状態）または
全てが１（ＴＣ＋１が励起状態）のいずれかからなる二
進数を検知することは非常に容易であることから、これ
は特に優れた手法である。
第２図は、本発明によるエツジ生成器の実施例を示して
いる。以下の説明から当業者にとっては明らかであるが
、エツジ生成器２００は１個のハードウェア回路と１個
の遅延路線とを用いて１の信号周期内に複数のエツジを
供給することができる。メモリ１０は、Ｔｏｆｆｓｅｔ
を０と仮定して計算される値によってＤＵＴを試験する
前に、ＣＰＵ１８によってロードされる。エツジ生成器
２００は、Ｔｏｆｆｓｅｔが０と等しくないときにエツ
ジの位置を調整する機能を有する。メモリ１０は１周期
内の複数のエツジを定義する複数のデータフードを持つ
ことができる。またメモリ１０は、複数のエツジの定義
を異なる形式の複数の周期について容易に適用できるよ
うにするために、このようなデータを複数組備えること
ができる。
計数器８は、メモリ１０から所望のデータワードを選択
するためにメモリ１０をアドレスする機能を有する。計
数器８はＣＰＵ１８からベースアＦレス、即ちアドレス
の組の中の最初のアドレスを受は収る。さもなければ、
計数器８は周知のように、この情報を高速度パターン発
生器から受は取る。また、計数器８は励起状態の、Ｌ　
ＯＡ　Ｄ信号またはＩＮＣ信号の作用によって許可され
ると、その出力状態を変化させる’ｒｏｓｃ信号を受は
取る。
ＬＯＡＤ信号が新しい周期番表わす励起状態にあると、
ＣＰＵ１８から、または図示されないパターン発生器か
ら新しいデータが、メモリ１０の新しいページにアクセ
スするために計数器８にロードされる。同様に、ＩＮＣ
信号が励起状態になると、計数器８の計数が増大してメ
モリ１０内の選択されたページの新しいワードにアクセ
スし、その周期内に生成させる次のエツジを定義するデ
ータ出力ワードをメモリ１０に供給させる。
メモリ１０からのデータ出力ワードＧこよって、エツジ
がＴｌｏａｄ信号から整数のＴｏｓｃサイクル内に生成
されるべきこと、及び該エツジが隣接する２個の’ｒｏ
ｓｃ信号間に生成されるようにする補間要素を指定する
ことができる。更に、Ｔｌｏａｄが実際にはＴＯｌｆＳ
ｅｔによって開始する周期からオフセットしているので
、メモリ１０からのＥｔｉｍｅデータ信号と第１図の周
期生成器１００から受信したＴｏｆｆｓｅｔ値とが加算
器１２によって加算されて、Ｔｌｏａｄによって許可さ
れるＴ　Ｏ３Ｃ出力信号に関してエツジが配置される位
置を正確に定義する出力信号Ｅｑｕｏｔｉｅｎｔ、　Ｅ
ｒｅｍａｉｎｄｅｒを供給する。このようにするために
、レジスタ１１は、Ｔｏｆｆｓｅｔ値が容易に加算器１
２に於て使用可能となるように、Ｔ　Ｏ３Ｃ信号によっ
て刻時されるとＴｌｏａｄ信号に応答してＴＯｆｆｓｅ
ｔを記憶する。加算器１２がらの最上位ビットによって
加算器１２からＥ　ｑｕｏｔ　ｉ　ｅｎｔ値が与えられ
、かつ最下位ビットによって加算器１２からＥ　ｒｅｍ
ａ　ｉ　ｎｄｅｒ値が与えられる。発振器１が１６ナノ
セカンドの周期を有し、かつ所望のエツジ位置分解能が
１ナノセカンドである場合には、Ｅ　ｑｕｏｔ　１ｅｎ
ｔは生成されるべき所望の最も長い周期によって決定さ
れ、かつＥ　ｒｅｍａｉｎｄｅｒは４ビツトの長さを有
する。このように、Ｅ　ｑｕｏｔ　１ｅｎｔはエツジの
生成前に計数されるべきＴ　Ｏ３Ｃ信号の数を定義し、
かつＥ　ｒｅｍａ　ｉ　ｎｄｅｒは前記エツジの生成前
に遅延路線１４によって与えられるべき遅延の大きさを
定義する。
計数器９は、Ｔ　Ｏ３Ｃ信号をＴｌ０ａｄ信号によって
クリアになった後に計数する。計数器９は一致検出器１
３に印加されるＴＣＯＵｎｔ出力信号を送り出す。一致
検出器１３は、ＴＣＯＵｎｔがＥ　ｑｕｏｔ　ｉ　ｅｎ
ｔと等しくなると遅延路線１４に出力パルスを発生ずる
。このパルスの遅延路線１４によって遅らされる遅延の
大きさはＥ　ｒｅｍａ’１ｎｄｅｒの値によって決定さ
れる。これによって、所望の波形を形成するために、例
えば図示されない波形形成器に印加される所望のＴＯＵ
ｔ信号が送り出される。このような波形形成器は公知で
あるので、本明細書では説明を省略する。また、一致検
出器１３からの出力パルスはリード線１５を介して計数
器８のＩＮＣＮＣリカソード線加され、それにより計数
器８が」二連したように増加しかつメモリ１０の選択さ
れたページの次のワードをアドレスする。
第３図は、第１図及び第２図の実施例に関するタイミン
グ信号を示している。ここで、ＴＯ３Ｃは１６ナノセカ
ンド、周期の長さは５２ナノセカンドであり、かつＴＯ
Ｕｔパルスは周期の開始位置がらＯナノセカンド及び２
４ナノセカンドに発生する。重要なことは、サイクルマ
ーカーは第３図に於て説明のためにのみ記載され、実際
には全く回路内に出力信号として表われないことである
。
第４図は、本発明によるエツジ生成器４００の別の実施
例を示している。第４図の構造は、使用される加算器の
幅を最小限とすることにより、回路を単純化して゛速度
を早める効果がある。第４図の構成では、メモリ１０か
らの出力ビットが分割されてＥｔｉｍｅＭＳＢとＥ　ｔ
ｉｍｅＬ　Ｓ　Ｂとが供給される。
Ｅ　ｔｉｍｅＬ　Ｓ　ＢはＣＰＵ１８によってロードさ
れてメモリ１０に記憶される補間要素である。ＣＰＵ１
８は、’ｒｏｔｒｓｅｔが０であると仮定してＥｔｉｍ
ｅＬＳＢとＥ　ｔｉｍｅｌＶＩ　Ｓ　Ｂとを計算する。
エツジ生成器４００は、Ｔｏｆ、ｆｓｅｔが０に等しく
ない場合にエツジの位置を調整する機能を有する。Ｅｔ
ｉｍｅＬＳＢとＴｏＮｓｅｔとは、Ｅ　ｒｅｍａ　ｉ　
ｎｄｅ’ｒ出力信号と繰り上げ信号とを供給する加算器
１２ａによって加算される。Ｅ　ｔｉｍｅＭ　Ｓ　Ｂは
、計数器９によって形成されるＴ　Ｏ５Ｃクロック信号
の数がＥ　ｔｉｍｅＭ　Ｓ　Ｂと等しいときを検出する
ように作動する一致検出器１３ａに印加される。このと
き、一致検出器１３ａはエツジを生成すべきことを表わ
す出力信号を送り出す。
加算器１２ａからの繰り上げ信号は、一致検出器１３ａ
からの出力信号をＴＯ３Ｃの１計数分だけ遅らせる時期
を知らせる機能を有する。場合によっては、この１計数
分の遅れは、例えば１ビツトシフトレジスタと該１ビツ
トシフトレジスタからの出力信号または入力信号のどち
らかを選択するマルチプレクサとからなる周知のデジタ
ル遅延回８９８によって与えられる。このように、デジ
タル遅延回路９８によって一致検出器１３ａからの出力
信号がＴＯ３Ｃの１計数分だけ遅延し、かっこのデジタ
ル遅延に続いてＥ　ｒｅｍａ　ｉ　ｎｄｅｒ信号が遅延
路線１４に送られる。
尚、上述の実施例は本発明の一典型例であって、本発明
の技術的範囲を限定するものではない。また本発明は、
当業者にとって明らかなように、その技術的範囲内に於
て上述の実施例に様々な変形・変更を加えて実施するこ
とができる。
［発明の効果］ 本発明によれば、固定周波数クロックから様々な周期及
びエツジを有し、かつ分解能が固定基準周波数の分解能
より大きなタイミング事象をプログラムすることができ
る新規なタイミングシステムが提供される。また本発明
によれば、基本的に高価かつ不正確であって繰り返して
補正を必要とする遅延要素を最小限にすることができる
。
【図面の簡単な説明】
第１図は、本発明により周期生成器の一実施例を示すブ
ロック線図である。 第２図は、本発明によるエツジ生成器の一実施例を示す
ブロック線図である。 第３図は、第１図及び第２図の実施例に炭化するタイミ
ング信号を表す線図である。 第４図は、本発明によるエツジ生成器の別の実施例を示
すブロック線図である。 １・・・発振器　　　　　２．３・・・メモリ４・・・
加算器　　　　　５・・・計数器６・・・レジスタ　　
　　６−１・・・バス６−２・・・出力リード線７・・
・マルチプレクサ８．９・・・計数器　　　１０・・・
メモリ１１・・・レジスタ　　　１２．１２ａ・・・加
算器１３．１３ａ・・・一致検出器 １４・・・遅延手段　　　１５・・・リード線１８・・
・ＣＰＵ　　　　　９８・・・デジタル遅延回路１００
・・・周期生成器 ２００．４００・・・エツジ生成器 特許出願人　　メガテスト・コーポレイション代理人　
弁理士　大　島　陽　− 図面の浄ｉ′？（内容に′４ｒ：更なし）］ 手続補正書（方　式） 昭和６３年５月２３日 特許庁長官　　小　川　邦　夫　殿　　　　　　　　　
　　　σ゛１、事件の表示　　　　　　　　　　　　　
　　　　　　　　　゛′−゛′昭和６３昭和６顆 タイミングシステム ３、補正をする者 事件との関係　特許出願人 名　　　　称　メガテスト・コーポレイション４、代理
人

Claims (32)

    【特許請求の範囲】
  1. （１）固定周波数のクロック信号を受信するための手段
    と、 生成されるべき出力周期内の前記クロック信号の数を定
    義する値を記憶するための第１メモリと、生成されるべ
    き前記出力周期を与えるために、出力周期内に前記クロ
    ック信号の前記数に加算される前記クロック信号の周期
    の一部分を定義する値を記憶するための第２メモリと、 前記クロック信号を受信するための第１入力ターミナル
    と、新しい周期についてクロック信号の計数を開始させ
    るＬＯＡＤ信号を受信するための第２入力ターミナルと
    、前記数の前記クロック信号が計数されると第１出力信
    号を送り出す第１出力リード線と、前記第１出力信号に
    続いて１個のクロック信号が更に計数されると第２出力
    信号を送り出すための第２出力リード線とを有する計数
    器と、 前記計数器の前記第１出力信号または前記第２出力信号
    を前記ＬＯＡＤ信号として選択する選択手段と、 生成されるべき前記周期を生成するために必要な前記ク
    ロック信号の周期の一部分を定義する第１出力信号を供
    給し、かつこの第１出力信号と前記第２メモリの前記値
    とを加算すると共に、この前記第１出力信号と前記第２
    メモリの前記値との和が前記クロック信号の周期以上に
    なるときを定義する第２出力信号を供給する加算器と、 前記加算器の前記第２出力信号によって前記和が前記ク
    ロック信号の周期以上であることが知らされると、前記
    選択手段が前記計数器の前記第１出力信号を前記ＬＯＡ
    Ｄ信号として選択し、かつ前記加算器の前記第２出力信
    号によって前記和が前記クロック信号の周期より少ない
    ことが知らされると、前記選択手段が前記計数器の前記
    第１出力信号を前記ＬＯＡＤ信号として選択するように
    前記加算器の前記第２出力信号を前記選択手段に印加す
    る信号印加手段とを有し、 前記ＬＯＡＤ信号によって最も近い先のクロック信号に
    同期して新たな周期の開始が定義され、かつ前記加算器
    の前記第１出力信号によって前記ＬＯＡＤ信号と生成さ
    れるべき前記周期の実際の開始との関係が定義されるこ
    とを特徴とするタイミングシステム。
  2. （２）前記第１メモリ及び前記第２メモリがＣＰＵから
    ロードされることを特徴とする特許請求の範囲第１項に
    記載のタイミングシステム。
  3. （３）前記第１メモリ及び前記第２メモリが、それぞれ
    生成されるべき異なる周期を定義する複数の値を含むこ
    とを特徴とする特許請求の範囲第１項に記載のタイミン
    グシステム。
  4. （４）前記第１メモリ及び前記第２メモリのアドレシン
    グが計数器によって制御されることを特徴とする特許請
    求の範囲第１項に記載のタイミングシステム。
  5. （５）前記第１メモリ及び前記第２メモリのアドレシン
    グがＣＰＵによって制御されることを特徴とする特許請
    求の範囲第３項に記載のタイミングシステム。
  6. （６）前記第１メモリ及び前記第２メモリのアドレシン
    グが高速度パターン発生器によって制御されることを特
    徴とする特許請求の範囲第３項に記載のタイミングシス
    テム。
  7. （７）前記加算器の前記第１出力信号が和であり、かつ
    前記加算器の前記第２出力信号が繰り上げであることを
    特徴とする特許請求の範囲第１項に記載のタイミングシ
    ステム。
  8. （８）前記信号印加手段がレジスタであることを特徴と
    する特許請求の範囲第１項に記載のタイミングシステム
    。
  9. （９）前記レジスタが前記ＬＯＡＤ信号によってロード
    されるようになっていることを特徴とする特許請求の範
    囲第８項に記載のタイミングシステム。
  10. （１０）前記ＬＯＡＤ信号が前記クロック信号に同期し
    ていることを特徴とする特許請求の範囲第８項に記載の
    タイミングシステム。
  11. （１１）前記クロック信号に同期して作動することを特
    徴とする特許請求の範囲第１項に記載のタイミングシス
    テム。
  12. （１２）固定周波数のクロック信号を受信するための手
    段と、 最も近い先のクロック信号に同期した新しい周期の開始
    を定義するＬＯＡＤ信号を受信するための第１入力ター
    ミナルと、 前記ＬＯＡＤ信号と生成されるべき前記周期の実際の開
    始との関係を定義するオフセット値を受信するための第
    ２入力ターミナルと、 周期の前記開始に関してエッジが生成されるときを定義
    する値を記憶するためのメモリと、前記ＬＯＡＤ信号を
    受信した後にクロック信号を計数し、かつ前記ＬＯＡＤ
    信号によって定義される周期の開始後に受信された前記
    クロック信号の数を表わす出力信号を供給する計数器と
    、前記メモリに記憶された前記値と前記オフセット値と
    を加算し、かつ前記エッジが発生する前に前記クロック
    信号の整数値を定義する出力値の商と、前記エッジが発
    生する際に前記商の値の後に前記クロック信号の周期の
    一部分を定義する剰余値とを供給する加算器と、 前記計数器からの前記出力信号が前記商の値に等しくな
    ると出力信号を供給する一致検出器と、前記一致検出器
    の前記出力信号を受信するための入力リード線と、前記
    一致検出器の前記出力信号を遅延させて供給するための
    出力リード線とを有し、かつその遅れが前記剰余値を表
    わす出力信号によってプログラムされるプログラム可能
    遅延手段とを備えることを特徴とするタイミングシステ
    ム。
  13. （１３）前記メモリがＣＰＵからロードされることを特
    徴とする特許請求の範囲第１２項に記載のタイミングシ
    ステム。
  14. （１４）前記メモリが、単一の周期内に生成されるべき
    異なるエッジを定義する複数の値を含むことを特徴とす
    る特許請求の範囲第１２項に記載のタイミングシステム
    。
  15. （１５）前記メモリのアドレシングが計数器によって制
    御されることを特徴とする特許請求の範囲第１２項に記
    載のタイミングシステム。
  16. （１６）前記メモリのアドレシングがＣＰＵによって制
    御されることを特徴とする特許請求の範囲第１４項に記
    載のタイミングシステム。
  17. （１７）前記メモリのアドレシングが高速度パターン発
    生器によって制御されることを特徴とする特許請求の範
    囲第１４項に記載のタイミングシステム。
  18. （１８）前記ＬＯＡＤ信号が前記クロック信号に同期し
    ていることを特徴とする特許請求の範囲第１２項に記載
    のタイミングシステム。
  19. （１９）前記プログラム可能遅延手段以外の動作が前記
    クロック信号に同期していることを特徴とする特許請求
    の範囲第１２項に記載のタイミングシステム。
  20. （２０）前記プログラム可能遅延手段によって与えられ
    る必要な遅れの合計が前記固定周波数のクロック信号の
    周期以下であることを特徴とする特許請求の範囲第１２
    項に記載のタイミングシステム。
  21. （２１）固定周波数のクロック信号を受信するための手
    段と、 最も近い先のクロック信号に同期した新しい周期の開始
    を定義するＬＯＡＤ信号を受信するための第１入力ター
    ミナルと、 前記ＬＯＡＤ信号と生成されるべき前記周期の実際の開
    始との関係を定義するオフセット値を受信するための第
    ２入力ターミナルと、 エッジが生成される周期の開始後に於けるクロック信号
    の数を郭定する第１の値を記憶するための第１メモリと
    、生成されるべき前記エッジを供給するために前記クロ
    ック信号の前記数に加算される前記クロック信号の周期
    の一部分を定義する第２の値を記憶するための第２メモ
    リと、 前記ＬＯＡＤ信号を受信した後にクロック信号を計数し
    、かつ前記ＬＯＡＤ信号によって定義される周期の開始
    後に受信された前記クロック信号の数を表わす出力信号
    を供給する計数器と、前記第２メモリに記憶された前記
    第２の値と前記オフセット値とを加算し、かつ前記エッ
    ジが発生する前に前記クロック信号の整数値を定義する
    第１出力値と、前記エッジが発生されるべき前記第１出
    力値の後に於ける前記クロック信号の周期の一部分を定
    義する第２出力値とを供給する加算器と、 前記計数器からの前記出力信号が前記第１出力値と等し
    くなると出力信号を供給する一致検出器と、 前記一致検出器の前記出力信号を受信するための入力リ
    ード線と、前記一致検出器の前記出力信号を遅延させて
    供給するための出力リード線とを有し、その遅延が前記
    加算器の前記第１出力信号及び前記第２出力信号によっ
    てプログラムされるプログラム可能遅延手段とを備える
    タイミングシステム。
  22. （２２）前記プログラム可能遅延手段が、前記クロック
    信号の周期と等しい遅れを供給することのできる第１遅
    延手段と、前記加算器の前記第２出力値によってプログ
    ラムされる遅れを供給することのできる第２遅延手段と
    を有することを特徴とする特許請求の範囲第２１項に記
    載のタイミングシステム。
  23. （２３）前記第１遅延手段がデジタル遅延手段であるこ
    とを特徴とする特許請求の範囲第２２項に記載のタイミ
    ングシステム。
  24. （２４）前記第１メモリ及び前記第２メモリがＣＰＵか
    らロードされることを特徴とする特許請求の範囲第２１
    項に記載のタイミングシステム。
  25. （２５）前記第１メモリ及び前記第２メモリが、それぞ
    れ単一の周期内に生成されるべき異なるエッジを定義す
    る複数の値を含むことを特徴とする特許請求の範囲第２
    １項に記載のタイミングシステム。
  26. （２６）前記第１メモリ及び前記第２メモリが計数器に
    よってアドレスされることを特徴とする特許請求の範囲
    第２１項に記載のタイミングシステム。
  27. （２７）前記第１メモリ及び前記第２メモリがＣＰＵに
    よってアドレスされることを特徴とする特許請求の範囲
    第２５項に記載のタイミングシステム。 （２７）前記第１メモリ及び前記第２メモリはＣＰＵに
    よってアドレスされることを特徴とする特許請求の範囲
    第２５項に記載のタイミングシステム。
  28. （２８）前記第１メモリ及び前記第２メモリが高速度パ
    ターン発生器によってアドレスされることを特徴とする
    特許請求の範囲第２６項に記載のタイミングシステム。
  29. （２９）前記加算器の前記第１出力信号が和であり、か
    つ前記加算器の前記第２出力信号が繰り上げであること
    を特徴とする特許請求の範囲第２１項に記載のタイミン
    グシステム。
  30. （３０）前記ＬＯＡＤ信号が前記クロック信号に同期し
    ていることを特徴とする特許請求の範囲第２１項に記載
    のタイミングシステム。
  31. （３１）前記クロック信号に同期して動作することを特
    徴とする特許請求の範囲第２１項に記載のタイミングシ
    ステム。
  32. （３２）前記プログラム可能遅延手段によって与えられ
    るべき必要な遅延の合計が前記固定周波数のクロック信
    号の周期以下であることを特徴とする特許請求の範囲第
    ２１項に記載のタイミングシステム。
JP63011804A 1987-01-28 1988-01-21 タイミングシステム Expired - Lifetime JPS63271625A (ja)

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US07/008,212 US4779221A (en) 1987-01-28 1987-01-28 Timing signal generator
US008,212 1987-01-28

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FR (1) FR2610154B1 (ja)
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IN170088B (ja) 1992-02-08
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FR2610154A1 (fr) 1988-07-29
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