KR20050074473A - 시험장치 및 시험방법 - Google Patents

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Abstract

셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를, 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성하는 타이밍 발생부와, 클록 신호 및 데이터 신호를 생성하는 패턴 발생부와, 클록 신호에 대한 데이터 신호의 위상을, 순차 생성된 타이밍 신호에 따라 순차 시프트하고, 클록 신호 및 위상 시프트된 데이터 신호를 피시험 디바이스에 순차 공급하는 파형 정형부, 및 피시험 디바이스가 상기 데이터 신호를 기억한 기억 데이터에 기초해서, 피시험 디바이스의 셋업 타임 또는 홀드 타임을 산출하는 판정부를 포함하는 시험장치를 제공한다.

Description

시험장치 및 시험방법{TEST DEVICE AND TEST METHOD}
본 출원은 2003년 9월 30일자로 출원된 PCT/JP2003/012462의 계속출원이며, 2002년 10월 1일자로 출원된 일본특허출원 2002-289284호의 우선권을 주장하며 그 내용은 본 출원에 참조로서 결합된다.
본 발명은 피시험 장치의 셋업(settup) 시험 또는 홀드(hold) 시험을 행하는 시험장치에 관한 것이다. 특히, 본 발명은 셋업 시험 또는 홀드 시험을 효율적으로 행할 수 있는 시험장치에 관한 것이다. 또한, 본 출원은, 하기의 일본특허출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 있어서는, 하기의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키고, 본 출원의 기재의 일부로 한다.
일본특허출원 2002-289284 출원일 2002년 10월 1일
최근, 전자 디바이스에 있어서 동작 속도의 고속화 및 저가격화에 대한 요구가 현저하다. 동작 속도의 고속화에 수반하여, 전자 디바이스 간에 데이터를 주고 받는데 있어서의 셋업 타임과 홀드 타임의 확보가 곤란하게 된다.
전자 디바이스 대해서, 클록을 기준으로 해서 외부 데이터의 기입을 행하는 경우, 외부 데이터를 확실히 전자 디바이스에 기입하기 위해서는 외부 데이터가 클록의 엣지보다도 소정의 시간 이상 전에 안정되어 있어야 한다. 해당 소정의 시간을 셋업 타임이라고 한다. 또한, 외부 데이터가 클록의 엣지로부터 소정의 시간 이상 경과할 때 까지 안정되어 있어야 한다. 해당 소정의 시간을 홀드 타임이라고 한다. 셋업 타입과 홀드 타임의 조건을 만족시키지 못하는 경우, 전자 디바이스에 있어서 데이터의 유지가 올바르게 행해질 수 없는 경우가 있다.
이 때문에, 전자 디바이스에 대해서, 셋업 타임과 홀드 타임을 확보하고 있는가를 시험할 필요가 있다. 이 시험은 시험장치를 이용해서 행해진다. 최근, 전자 디바이스의 제조 비용에 있어서, 이와 같은 전자 디바이스의 시험 비용이 차지하는 비율이 증가하고 있다. 이 때문에, 시험 비용을 줄이기 위해 시험 시간의 단축화 및 시험 정밀도의 향상이 요구된다.
종래의 시험장치에서는, 전자 디바이스에 대해 외부 데이터를 기입하기 위해 필요한 셋업 타임을, 클록에 대한 외부 데이터의 위상을 서서히 시프트하고 전자 디바이스에 외부 데이터를 올바르게 기입할 수 있는가를 각각 판정함으로써 측정한다. 또한, 홀드 타임에 대해서도, 같은 방법으로 측정한다. 외부 데이터는 시험장치가 생성하는 타이밍 신호에 따라 전자 디바이스에 공급된다. 이 때문에, 셋업 타임과 홀드 타임을 측정하기 위해서는 위상이 서서히 시프트하는 복수의 타이밍 신호를 생성할 필요가 있다.
시험장치는, 타이밍 신호를 생성해야 하는 타이밍을 나타내는 타이밍 설정 데이터를 기입해야 하는 외부 데이터에 대응시켜서 격납하고, 해당 타이밍 설정 데이터에 따라서 타이밍 신호를 생성한다. 결국, 셋업 타임과 홀드 타임을 측정하기 위해서는, 복수의 타이밍 신호의 각각에 대응하는 타이밍 설정 데이터를 격납할 필요가 있다.
그러나, 생성해야 하는 복수의 타이밍 신호의 전체에 대응하는 타이밍 설정 데이터 전체를 격납하는 것은 곤란하다. 즉, 전체의 타이밍 설정 데이터를 격납하기 위해서는, 매우 큰 메모리 용량이 필요하다. 종래의 시험장치는 수개 정도의 타이밍 설정 데이터를 격납할 수 있는 레지스터를 가지고 있다. 위상이 서서히 시프트하는 타이밍 신호를 생성하는 경우, 레지스터에 격납된 타이밍 설정 데이터를 순차적으로 고쳐쓸 필요가 있다.
그러나, 레지스터에 새로운 타이밍 설정 데이터를 기입하기 위해서는, 시험장치로부터 전자 디바이스에 인가하는 시험 패턴을 정지시키고 기입할 필요가 있기 때문에, 전자 디바이스의 시험에 있어서 데드타임이 발생한다. 이 때문에, 전자 디바이스의 시험 시간의 증가를 초래한다. 또한, 전자 디바이스의 제조 비용의 증가를 초래한다.
이에 본 발명은 상기의 과제를 해결할 수 있는 시험장치 및 시험방법을 제공하는 것을 목적으로 한다. 이 목적은, 청구범위에 있어서 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 다른 유리한 구체예를 규정한다.
도1은 본 발명의 실시형태에 관한 시험장치 100의 구성의 일예를 도시한 도면이다.
도2는 셋업 시험의 일예를 설명하는 도면이다.
도3은 판정부 30의 구성의 일예를 도시한 도면이다.
도4는 시험장치 100의 동작의 일예를 설명하는 순서도이다.
도5는 타이밍 발생부 40의 구성의 일예를 도시한 도면이다.
도6은 연산부 44의 구성의 일예를 도시한 도면이다.
도7은 시프트값 산출기 70의 구성의 일예를 도시한 도면이다.
도8은 도7에서 설명한 시프트값 산출기 70의 동작의 일예를 도시한 순서도이다.
상기 과제를 해결하기 위하여, 본 발명의 제1의 형태에 있어서는, 인가된 클록 신호에 따라, 인가된 데이터 신호를 기록하는 피시험 디바이스의 셋업 시험 또는 홀드 시험을 행하는 시험장치에 있어서, 셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를, 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성하는 타이밍 발생부와, 클록 신호 및 데이터 신호를 생성하는 패턴 발생부와, 클록 신호에 대한 데이터 신호의 위상을, 순차 생성된 타이밍 신호에 따라 순차 시프트하고, 클록 신호 및 위상 시프트된 데이터 신호를 피시험 디바이스에 순차 공급하는 파형 정형부, 및 피시험 디바이스가 데이터 신호를 기억한 기억 데이터에 기초해서, 피시험 디바이스의 셋업 타임 또는 홀드 타임을 산출하는 판정부를 포함하는 것을 특징으로 하는 시험장치를 제공한다.
타이밍 발생부는, 파형 정형부가 피시험 디바이스에 데이터 신호를 공급할 때 마다, 다른 타이밍을 나타내는 타이밍 신호를 생성하는 것이 바람직하다. 또한, 타이밍 발생부는, 제1 오프셋 값에 기초해서, 클록 신호에 대한 위상 시프트량이 제1 오프셋 값 만큼씩 증가하는 복수의 타이밍 신호를 순차 생성하는 것이 바람직하다.
타이밍 발생부는, 제1 오프셋 값을 격납하는 오프셋 메모리와, 오프셋 메모리가 격납한 제1 오프셋 값에 기초해서, 제1 오프셋 값 만큼씩 증가하는 가산치를 순차 산출하는 연산부, 및 가산치에 따라 위상 시프트된 타이밍 신호를 순차 생성하는 신호 생성부를 포함해도 좋다.
판정부는, 파형 정형부가 클록 신호 및 데이터 신호를 피시험 디바이스에 공급할 때마다, 피시험 디바이스가 기억한 기억 데이터를 읽어 내고, 읽어낸 각각의 기억 데이터와 위상 시프트량을 대응시켜서 격납하는 해석 메모리를 포함해도 좋다.
해석 메모리는, 위상 시프트량으로서, 대응하는 데이터 신호가 셋업 시험 또는 홀드 시험에 있어서 몇번째로 피시험 디바이스에 공급되었는가를 격납해도 좋다.
판정부는, 기억 데이터의 각각과, 피시험 디바이스로부터 읽어내야 하는 기대치 신호를 비교하고, 기억 데이터와 기대치 신호와의 비교 결과와, 대응하는 위상 시프트량에 기초해서, 피시험 디바이스가 데이터 신호를 기억하는데 필요한 셋업 타임 또는 홀드 타임을 산출해도 좋다.
연산부는, 가산치의 초기치를 격납하는 타이밍 메모리와, 제1 오프셋 값 만큼씩 값이 증가하는 시프트값을 순차 산출하는 시프트값 산출기, 및 초기치와 시프트값을 가산하고, 가산치를 순차 산출하는 가산기를 포함해도 좋다.
시프트값 산출기는, 제1 오프셋 값을 수취하고, 인가된 기준 클록에 따라 수취한 제1 오프셋 값을 제1 출력 신호로서 출력하는 제1 출력기와, 제1 오프셋 값의 2배의 값을 나타내는 제2 오프셋 값을 산출하는 제1 오프셋 값을 산출하는 제1 산출기와, 제2 오프셋 값을 수취하고, 인가된 기준 클록에 따라 수취한 제2 오프셋 값을 제2 출력 신호로서 출력하는 제2 출력기와, 제2 출력 신호에, 오프셋 메모리에 격납된 제1 오프셋 값을 가산하고, 제1 출력기에 새롭게 제1 오프셋 값으로서 공급하는 제2 산출기, 및 제2 출력 신호에, 제1 가산기가 산출한 제2 오프셋 값을 가산하고, 제2 출력기에 새롭게 제2 오프셋 값으로서 공급하는 제3 산출기를 포함하고, 제1 출력 신호와 제2 출력 신호를 가산치로서 순차 출력해도 좋다.
해석 메모리는, 위상 시프트량으로서, 제1 오프셋 값을 몇번 가산해서 대응하는 가산치를 산출했는가를 나타내는 값을 격납해도 좋다.
본 발명의 제2의 형태에 있어서는, 인가된 클록 신호에 따라, 인가된 데이터 신호를 기록하는 피시험 디바이스의 셋업 시험 또는 홀드 시험을 행하는 시험방법에 있어서, 셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를, 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성하는 타이밍 발생 단계와, 클록 신호 및 데이터 신호를 생성하는 패턴 발생 단계와, 클록 신호에 대한 데이터 신호의 위상을, 순차 생성된 타이밍 신호에 따라 순차 시프트하고, 클록 신호 및 위상 시프트된 데이터 신호를 피시험 디바이스에 순차 공급하는 파형 정형 단계, 및 피시험 디바이스가 데이터 신호를 기억한 기억 데이터에 기초해서, 피시험 디바이스의 셋업 타임 또는 홀드 타임을 산출하는 판정 단계를 포함하는 시험방법을 제공한다.
또한, 상기의 발명의 개요는 본 발명의 필요한 특징의 전체를 열거한 것은 아니고, 이러한 특징군의 서브콤비네이션 또한 발명을 이룰 수 있다.
이하, 본 발명의 실시의 형태를 통해 본 발명을 설명하는 바, 이하의 실시 형태는 특허청구범위에 기재된 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되는 특징의 조합의 전체가 발명의 해결수단으로서 필수인 것으로 한정되지 않는다.
도1은 본 발명의 실시형태에 관한 시험장치 100의 구성의 일예를 도시한다. 시험장치 100은 인가된 클록 신호에 따라 인가되는 데이터 신호를 기억하는 피시험장치 200의 셋업 시험 또는 홀드 시험을 행한다. 또한, 시험장치 100은 타이밍 발생부 40, 패턴 발생부 10, 파형 정형부 20, 및 판정부 30을 포함한다.
타이밍 발생부 40은 셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋(offset) 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성한다. 예를 들면, 타이밍 발생부 40은, 제1 오프셋 값에 기초해서 복수의 타이밍 신호를 연산에 의해 순차 생성한다. 본 예에 있어서, 타이밍 발생부 40은 제1 오프셋 값에 기초해서 위상 시프트량이 제1 오프셋 값 만큼씩 증가하는 복수의 타이밍 신호를 순차 생성한다.
여기서, 셋업 시험 또는 홀드 시험의 개시 전이라 함은, 셋업 타임 또는 홀드 타임을 측정하기 위해 피시험 디바이스 200에 클록 신호 및 데이터 신호의 공급을 개시하기 전을 가리킨다. 또한, 셋업 시험 또는 홀드 시험의 시험 중이라 함은, 셋업 타임 또는 홀드 타임을 측정하기 위해 필요한 전체의 클록 신호 및 데이터 신호를 피시험 디바이스 200에 공급하기 시작해서부터 공급을 종료할 때까지의 상태를 가리킨다.
패턴 발생부 10은 피시험 디바이스 200애 공급하는 클록 신호 및 데이터 신호를 생성한다. 파형 정형부 20은 클록 신호에 대한 데이터 신호의 위상을 타이밍 발생부 40이 순차 생성한 타이밍 신호에 따라 순차 시프트하고, 클록 신호 및 데이터 신호를 피시험 디바이스 200에 순차 공급한다.
피시험 디바이스 200은 인가된 클록 신호에 따라 인가되는 데이터 신호를 순차 기억한다. 판정부 30은 피시험 디바이스 200이 데이터 신호를 순차 기억한 기억 데이터에 기초해서, 피시험 디바이스 200에 대해서 데이터 신호를 기입하기 위해 필요한 셋업 타임 또는 홀드 타임을 산출한다. 즉, 판정부 30은 피시험 디바이스 200에 데이터 신호가 올바르게 기억되었는가를, 각각의 클록 신호 및 위상 시프트된 데이터 신호에 대해 판정하고, 판정 결과에 기초헤서 셋업 타임 또는 홀드 타임을 산출한다.
본 예에 있어서의 시험장치 100에 의하면, 제1 오프셋 값에 기초해서 복수의 타이밍 신호를 생성하기 때문에, 생성해야 하는 복수의 타이밍 신호에 대응하는 복수의 타이밍 설정 데이터를 격납할 필요가 없다. 결국, 종래의 시험장치에 비해 메모리 용량을 저감할 수 있다. 또한, 시험 중에 타이밍 설정 데이터를 기입할 필요가 없기 때문에, 셋업 시험 및 홀드 시험을 효율적으로 행할 수 있다.
도2는 셋업 시험의 일예를 설명하는 도면이다. 셋업 시험에 있어서 시험장치 100은, 클록 신호와 클록 신호에 대해서 위상이 서서히 시프트되는 데이터 신호를 피시험 디바이스 200에 공급한다. 피시험 디바이스 200은 클록 신호의 엣지에 응하여 데이터 신호의 값을 기억한다. 도2에 도시된 바와 같이, 시험장치 100은 각각의 클록 신호 및 위상 시프트된 데이터 신호에 대해서, 피시험 디바이스 200이 기억한 기억 데이터를 읽어 들이고 읽어 들인 기억 데이터에 기초해서 피시험 디바이스 200이 데이터 신호를 기억하기 위해 필요한 셋업 타임을 측정한다.
시험장치 100은 읽어 들인 기억 데이터가 공급한 데이터 신호와 동일한 값을 갖는가를 판정하고, 기억 데이터와 데이터 신호가 다른 값을 가질 때까지 데이터 신호의 위상을 시프트한다. 예를 들면, 시험장치 100은 데이터 신호의 출력으로부터 클록 신호의 상승까지의 시간이 서서히 줄어들도록 데이터 신호의 위상을 시프프트한다. 이렇게 해서, 기억 데이터와 데이터 신호가 다른 값을 갖는 경우의, 직전에 공급한 데이터 신호의 위상 시프트량으로부터 셋업 타임을 측정할 수 있다.
도3은 판정부 30의 구성의 일예를 도시한다. 판정부 30은 레벨 비교기 32, 논리 비교기 34, 해석 메모리 36, 실패 메모리(fail memory) 28, 및 카운터 38을 갖는다.
레벨 비교기 32는 피시험 디바이스의 기억 데이터를 순차 수취하고, 깅ㄱ 데이터의 값을 검출한다. 예를 들면, 레벨 비교기 32에는 스트로브 신호가 인가되고, ㅅ트로브 신호의 타이밍에 있어서의 기억 데이터의 값이 하이 레벨(H level)인지 로우 레벨(L level)인지를 검출한다.
논리 비교기 34는 레벨 비교기 32에서 검출된 기억 데이터의 값이 기대치 신호와 동일한지 아닌지를 비교한다. 기대치 신호는 피시험 디바이스 200에 공급된 데이터 신호여도 좋다.
실패 메모리 28은 논리 비교기 34에 있어서의 비교 결과를 격납한다. 또한, 판정부 30은 파형 정형부 20이 클록 신호 및 데이터 신호를 피시험 디바이스 200에 공급할 때마다, 피시험 디바이스 200이 기억한 기억 데이터를 읽어 낸다. 해석 메모리 36은 읽어낸 각각의 기억 데이터와 공급한 데이터 신호의 위상 시프트량을 대응시켜서 격납한다. 또한, 해석 메모리 36은 기억 데이터가 기대치 신호와 일치하는 비교 결과로부터 기억 데이터가 기대치 신호와 일치하지 않는 비교 결과로 변화하는 경우에 대응하는 데이터 신호의 위상 시프트량을 격납해도 좋다.
카운터 38에는 데이터 신호를 위상 시프트할 때마다 신호가 인가되고, 카운터 38은 데이터 신호를 위상 시프트한 횟수를 계수한다. 해석 메모리 36은 카운터 38이 계수한 신호의 횟수를 위상 시프트량으로서 격납한다. 위상 시프트 회수와 제1 오프셋 값을 곱함으로써 데이터 신호의 위상 시프트량을 산출할 수 있다.
또한, 카운터 38은 대응하는 데이터 신호가 셋업 시험 또는 홀드 시험에 있어서 몇번째로 피시험 디바이스 200에 공급되었는가를 계수해도 좋다. 이 경우에, 해석 메모리 36은, 위상 시프트량으로서, 대응하는 데이터 신호가 셋업 시험 또는 홀드 시험에 있어서 몇번째로 피시험 디바이스 200에 공급되었는가를 격납한다. 판정부 30은 해석 메모리 36이 격납한 위상 시프트량에 기초해서 셋업 타임 또는 홀드 타임을 산출하는 수단을 더 가져도 좋다.
도4는 시험장치 100의 동작의 일예를 설명하는 순서도이다. 우선, 단계 S300에서 제1 오프셋 값을 취득한다. 다음으로, 단계 S302에서 셋업 시험 또는 홀드 시험을 개시한다.
다음으로, 단계 S304에서, 타이밍 발생부 40이 피시험 디바이스 200에 공급해야 하는 데이터 신호의 위상 시프트량을 산출한다. 다음으로, 단계 S306에서, 파형 정형부 20이 단계 S304에서 산출한 위상 시프트량에 기초해서 데이터 신호를 위상 시프트한다. 그리고, 클록 신호와 위상 시프트된 데이터 신호를 피시험 디바이스 200에 공급한다.
다음으로, 단계 S308에서, 피시험 디바이스 200이 기억한 기억 데이터를 읽어 내고, 판정부 30에 공급한다. 다음으로, S310에서, 판정부 30은 읽어낸 기억 데이터가 변화했는가 여부를 판정한다. 즉, 판정부 30은 읽어낸 기억 데이터가 기대치와 일치하는 상태로부터 기대치와 일치하지 않는 상태로 변화했는가를 판정한다. 그리고, 읽어낸 기억 데이터가 기대치와 일치하지 않는 상태로 변화한 경우, S312에 있어서, 판정부 30은 대응하는 데이터 신호의 위상 시프트량에 기초해서 셋업 타임 또는 홀드 타임을 산출한다.
읽어낸 기억 데이터가 기대치와 일치하는 경우, 다음으로 피시험 디바이스 200에 공급해야 하는 데이터 신호의 위상 시프트량을 산출하고, 기억 데이터가 변화할 때까지 상술한 처리를 반복한다.
도5는 타이밍 발생부 40의 구성의 일예를 도시한다. 타이밍 발생부 40은 오프셋 메모리 42, 연산부 44, 신호 발생부 46, 및 셋/리셋(set/reset) 래치 56을 포함한다.
오프셋 메모리 42는 제1 오프셋 값을 격납한다. 연산부 44는 오프셋 메모리 42가 격납한 제1 오프셋 값에 기초해서 제1 오프셋 값 만큼씩 증가하는 가산치를 순차 산출한다. 신호 생성부 46 및 셋/리셋 래치 56은, 연산부 44가 순차 산출한 가산치에 따라 위상 시프트한 타이밍 신호를 순차 생성한다. 본 예에 있어서, 신호 생성부 46 및 셋/리셋 래치 56은 가산치에 따라 기준 클록을 지연시키고, 타이밍 신호를 생성한다.
신호 생성부 46은 타이밍 신호의 상승 엣지를 생성하기 위한 셋(set) 신호와 리셋(reset) 신호를 생성하고, 셋/리셋 래치 56은 셋 신호 및 리셋 신호에 기초해서 타이밍 신호를 생성한다.
또한, 연산부 44는, 신호 생성부 46이 셋 신호와 리셋 신호를 생성하도록 하기 위한 셋 신호용 가산치와 리셋 신호용 가산치를 생성한다. 신호 생성부 46은 셋 신호를 생성하기 위한 카운터 48-1, 선형화 메모리 54-1, 논리적(AND) 회로 50-1, 및 가변지연회로 52-1을 포함한다.
연산부 44는 복수의 비트로 구성된 디지털 데이터의 가산치를 출력한다. 카운터 48-1은 가산치의 상위 비트와 기준 클록을 수취하고, 기준 클록의 상승 엣지 또는 하강 엣지를 계수하고, 가산치의 상위 비트에 나타나는 횟수, 기준 클록의 엣지를 계수한 경우에, 논리적 회로 50-1에 1을 출력한다. 논리적 회로 50-1은 카운터 48-1로부터 1을 수취할 때 마다, 가변지연회로 52-1에 소정의 신호를 공급한다. 본 예에 있어서, 논리적 회로 50-1은 기준 클록을 가변지연회로 52-1에 공급한다. 결국, 카운터 48-1 및 논리적 회로 50-1은 기준 클록의 주기의 정수배의 지연을 생성한다.
선형화 메모리 54-1은, 가산치의 하위 비트를 수취하고, 가산치의 하위 비트에 기초해서 가변지연회로 52-1의 지연량을 제어한다. 즉, 선형화 메모리 54-1 및 가변지연회로 52-1은 가산치에 나타나는 지연량 가운데 기준 클록의 주기 이하의 미소 지연을 생성한다. 가변지연회로 52-1은 지연시킨 신호를 셋/리셋 래치 56의 셋 단자에 공급한다.
또한, 신호 생성부 46은 리셋 신호를 생성하기 위해, 카운터 48-2, 선형화 메모리 54-2, 논리적 회로 50-2, 및 가변지연회로 52-2를 포함한다. 이에 의해, 셋 신호를 생성하는 경우와 마찬가지로, 리셋 신호를 생성하고, 셋/리셋 래치 56의 리셋 단자에 리셋 신호를 공급한다.
본 예에 있어서의 타이밍 발생부 40에 의하면, 오프셋 메모리 42가 격납한 제1 오프셋 값에 기초해서, 연산부 44가 서서히 값이 증가하는 가산치를 산출하고, 신호 생성부 46 및 셋/리셋 래치 56이 가산치에 기초해서 타이밍 신호를 생성하기 때문에, 위상이 서서히 시프트하는 타이밍 신호를 용이하게 생성할 수 있다. 또한, 타이밍 신호를 생성하기 위해, 제1 오프셋 값 만을 격납하면 되기 때문에, 타이밍 신호의 전체 타이밍을 메모리에 격납하는 경우에 비해 메모리 용량을 저감할 수 있다. 또한, 오프셋 메모리 42에 격납한 제1 오프셋 값을 고쳐쓸 필요가 없기 때문에, 연속해서 타이밍 신호를 생성할 수 있다. 이 때문에, 셋업 시험 또는 홀드 시험에 있어서, 시험을 정지하지 않고 연속해서 실행할 수 있다.
도6은 연산부 44의 구성의 일예를 도시한다. 연산부 44는 셋 신호용 가산치를 산출하는 셋 신호용 연산부 58-1과 리셋 신호용 가산치를 산출하는 리셋 신호용 연산부 58-2를 포함한다.
셋 신호용 연산부 58-1은 타이밍 메모리 60, 시프트값 산출기 70, 플립플롭 62, 가산기 66, 플립플롭 68, 및 가산기 64를 포함한다. 타이밍 메모리 60은 생성해야 하는 셋 신호용 가산치의 초기치를 격납한다. 또한, 시프트값 산출기 70은, 오프셋 메모리 42가 격납한 제1 오프셋 값에 기초해서 서서히 값이 증가하는 시프트값을 차례로 산출한다.
가산기 66은 시프트값 산출기 70이 산출한 시프트값에 인가된 레이트 데이터(rate data)의 값을 가산하고, 플립플롭 68에 공급한다. 또한, 타이밍 메모리 60은 격납한 초기치를 플립플롭 62에 공급한다. 예를 들면, 셋 신호용 가산치를 18 비트의 디지털 데이터로서 출력하는 경우, 타이밍 메모리 60은 18 비트의 초기치를 격납하고, 시프트값 산출기 70은 시프트값을 9 비트의 디지털 데이터로서 출력한다.
플립플롭 62 및 68은 수취한 데이터를 동기해서 가산기 64에 공급한다. 가산기 64는 초기치의 하위 비트에 시프트값을 가산해서 출력한다. 예를 들면, 가산기 64는 초기치의 하위 9 비트에 시프트값을 가산하고 셋 신호용 가산치로서 출력한다.
또한, 리셋 신호용 연산부 58-2는 셋 신호용 연산부 58-1과 동일한 구성을 갖는다. 본 예에 있어서, 셋 신호용 연산부 58-1과 리셋 신호용 연산부 58-2의 타이밍 메모리 62에는 동일한 초기치가 인가되고, 각각의 시프트값 산출기 70은 실질적으로 동일한 시프트값을 산출한다. 또한, 리셋 신호용 연산부 58-2의 가산기 66에는 셋 신호용 연산부 58-1의 가산기 66에 인가되는 레이트 데이터보다 생성해야 하는 타이밍 신호의 펄스폭만큼 큰 레이트 데이터가 인가된다. 이에 의해, 셋/리셋 래치 56에 있어서, 소망의 펄스폭을 갖는 타이밍 신호를 생성할 수 있다. 이러한 경우, 셋 신호용 연산부 58-1 및 리셋 신호용 연산부 58-2는 공통의 타이밍 메모리 및 시프트값 산출기를 가져도 좋다.
또한, 다른 예에 있어서는, 연산부 44가 리셋 신호용 연산부 58-2를 갖지 않아도 좋다. 이 경우, 셋 신호용 연산부 58-1이 산출한 가산치의 상위 비트는 카운터 48-1 및 48-2에 인가되고, 가산치의 하위 비트는 선형화 메모리 54-1 및 54-2에 인가된다. 예를 들면, 선형화 메모리 54-1과 54-2에 동일한 값이 인가된 경우에, 가변지연회로 52-2가 가변지연회로 52-1보다 소정의 시간만큼 큰 지연을 생성하도록, 각각의 선형화 메모리 54를 미리 초기화하거나 조정함으로써 소정 시간의 펄스폭을 갖는 타이밍 신호를 생성할 수 있다.
도6에서 설명한 연산부 44에 의하면, 서서히 값이 증가하는 가산치를 효율적으로 산출할 수 있다. 예를 들면, 산출해야 하는 가산치 전체를 미리 타이밍 메모리 60에 격납해 두는 경우에 비해 메모리 용량을 저감할 수 있다. 또한, 본 예에 있어서의 연산부 44는 셋 신호 또는 리셋 신호를 생성하기 위한 셋 신호용 연산부 58-1과 리셋 신호용 연산부 58-2를 하나씩 가지고 있지만, 다른 예에서는 셋 신호용 연산부 58-1과 리셋 신호용 연산부 58-2를 2개씩 가지고 있어도 좋다. 이 경우, 2개의 셋 신호용 연산부 58-1을 인터리브 동작시키고, 2개의 리셋 신호용 연산부 58-2를 인터리브 동작시킴으로써, 연산부 44는 보다 고속으로 동작할 수 있다.
도7은 시프트값 산출기 70의 구성의 일예를 도시한다. 시프트값 산출기 70은, 복수의 논리적 회로 72, 74, 76, 80, 88, 및 90, 복수의 가산기 78, 86, 및 92, 및 복수의 플립플롭 82, 84, 94, 및 96을 포함한다.
논리적 회로 72는 오프셋 메모리 42로부터 제1 오프셋 값을 수취하고, 논리적 회로 76 및 가산치 78로 출력한다. 또한, 논리적 회로 72에는 수취한 제1 오프셋 값을 출력할지 여부를 제어하기 위한 명령 신호 1-1이 인가된다. 수취한 제1 오프셋 값을 출력하지 않는 경우, 논리적 회로 72에는 명령 신호 1-1로서 0이 인가된다.
논리적 회로 74는 오프셋 메모리 42로부터 제1 오프셋 값을 수취하고, 가산기 78에 출력한다. 또한, 논리적 회로 74에는, 수취한 제1 오프셋 값을 출력할지 여부를 제어하는 명령 신호 1-2가 인가된다.
본 발명에 관한 제1 산출기의 일예인 가산기 78은 논리적 회로 72와 논리적 회로 74가 출력한 신호를 가산하고, 논리적 회로 80에 출력한다. 즉, 명령 신호 1-1 및 1-2가 1인 경우, 가산기 78은 제1 오프셋 값의 2배의 값을 나타내는 제2 오프셋 값을 출력한다.
논리적 회로 76은 수취한 신호를 플립플롭 82에 출력한다. 또한, 논리적 회로 76에는, 수취한 신호를 플립플롭 82에 출력할지 여부를 제어하는 명령 신호 2-1이 인가된다. 또한, 논리적 회로 80은 수취한 신호를 플립플롭 84에 츨력한다. 논리적 회로 80에는, 수취한 신호를 플립플롭 84에 출력할지 여부를 제어하는 명령 신호 2-2가 인가된다. 본 예에 있어서, 명령 신호 2-1 및 2-2에는 0이 인가된다.
플립플롭 82 및 84는 수취한 신호를 보유하고, 동기해서 출력한다. 본 예에 있어서, 플립플롭 82는 제1 오프셋 값을 보유하고, 플립플롭 84는 제2 오프셋 값을 보유한다.
본 발명에 관한 제1 출력기의 일예인 플립플롭 94는, 우선 제1 오프셋 값을 수취하고, 기준 클록에 따라 제1 오프셋 값을 제1 출력신호로서 출력한다. 또한, 본 발명에 관한 제2 출력기의 일예인 플립플롭 96은, 우선 제2 오프셋 값을 수취하고, 기준 클록에 따라 제2 오프셋 값을 제2 출력신호로서 출력한다.
논리적 회로 88은, 제2 출력신호를 수취하고, 가산기 86에 출력한다. 또한, 논리적 회로 88에는 수취한 제2 출력신호를 출력할지 여부를 제어하는 명령 신호 3-1이 인가된다. 또한, 논리적 회로 90은, 제2 출력신호를 수취하고, 가산기 92에 출력한다. 또한, 논리적 회로 90에는 수취한 제2 출력신호를 출력할지 여부를 제어하는 명령 신호 3-1 및 3-2가 인가된다.
본 발명에 관한 제2 산출기의 일예인 가산기 86은 제2 출력 신호에 플립플롭 82가 보유하고 있는 제1 오프셋 값을 가산하고, 새로운 제1 오프셋 값으로서 플립플롭 94에 출력한다. 또한, 가산기 92는 제2 출력 신호에 플립플롭 84가 보유하고 있는 제2 오프셋 값을 가산하고, 새로운 제2 오프셋 값으로서 플립플롭 96에 출력한다.
플립플롭 94 및 96은 수취한 제1 오프셋 값과 제2 오프셋 값을 순차로 제1 출력 신호 및 제2 출력 신호로서 출력한다. 시프트값 산출기 70은 플립플롭 94 및 96이 출력한 제1 출력 신호 및 제2 출력 신호를 번갈아서 가산치로서 출력한다. 또한, 시프트값 산출기 70의 각각의 플립플롭에는, 보유하고 있는 값을 리셋할지 여부를 제어하기 위한 제어신호가 인가된다.
본 발명에 있어서 시프트값 산출기 70에 의하면, 서서히 값이 증가하는 가산치를 용이하게 생성할 수 있다. 또한, 각각의 명령 신호를 제어함으로써, 다양한 가산치를 생성할 수 있다. 또한, 각각의 명령 신호의 조합에 의해, 생성된 가산치의 각각의 값이 제1 오프셋 값을 몇번 가산한 값인지를 판정할 수 있다. 즉, 각각의 명령 신호에 몇번 0 또는 1이 입력되었는가를 계수함으로써, 생성된 타이밍 신호의 위상 시프트량을 산출할 수 있다. 이렇게 해서, 도3에서 설명한 카운터 38은 각각의 명령 신호로서 1이 입력된 횟수를 계수해도 좋다.
또한, 본예에 있어서 시프트값 산출기 70은 서서히 값이 증가하는 가산치를 생성하지만, 다른 예에 있어서 시프트값 산출기 70은 서서히 값이 감소하는 가산치를 생성해도 좋다. 본예에 있어서의 시프트값 산출기 70과 같은 구성에 의해 서서히 값이 감소하는 가산치를 용이하게 생성할 수 있다.
도8은, 도7에서 설명한 시프트값 산출기 70의 동작의 일예를 도시한 순서도이다. 본 예에서, 오프셋 메모리 42에는 제1 오프셋 값으로서 125ps가 격납된다. 도8에 도시된 바와 같이, 시험장치 100은 명령 신호 1-1, 1-2, 2-1, 및 2-2의 조합에 의해, 플립플롭 82가 보유하는 제1 오프셋 값 및 플립플롭 84가 보유하는 제2 오프셋 값을 변화시킨다.
플립플롭 94 및 96은 플립플롭 82가 보유하는 제1 오프셋 값 및 플립플롭 84가 보유하는 제2 오프셋 값과, 명령 신호 3-1 및 3-2에 기초해서, 제1 출력신호 및 제2 출력신호를 출력한다.
상술한 바와 같이, 본 예에 있어서 시프트값 산출기 70에 의하면, 서서히 값이 증가하는 가산치를 용이하게 생성할 수 있다.
이상, 본 발명을 실시의 형태를 이용해서 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 가할 수 있다는 것은 당업자에게 자명하다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것은 청구의 범위의 기재로부터 명백하다.
상기 설명으로부터 명확한 바와 같이, 본 발명의 시험장치에 의하면, 셋업 시험 또는 홀드 시험을 효율적으로 행할 수 있다.

Claims (11)

  1. 인가된 클록 신호에 따라, 인가된 데이터 신호를 기록하는 피시험 디바이스의 셋업 시험 또는 홀드 시험을 행하는 시험장치에 있어서,
    상기 셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를, 상기 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성하는 타이밍 발생부와,
    상기 클록 신호 및 상기 데이터 신호를 생성하는 패턴 발생부와,
    상기 클록 신호에 대한 상기 데이터 신호의 위상을, 순차 생성된 상기 타이밍 신호에 따라 순차 시프트하고, 상기 클록 신호 및 위상 시프트된 상기 데이터 신호를 상기 피시험 디바이스에 순차 공급하는 파형 정형부, 및
    상기 피시험 디바이스가 상기 데이터 신호를 기억한 기억 데이터에 기초해서, 상기 피시험 디바이스의 셋업 타임 또는 홀드 타임을 산출하는 판정부를 포함하는 시험장치.
  2. 제1항에 있어서, 상기 타이밍 발생부는, 상기 파형 정형부가 상기 피시험 디바이스에 상기 데이터 신호를 공급할 때 마다, 다른 타이밍을 나타내는 상기 타이밍 신호를 생성하는 시험장치.
  3. 제2항에 있어서, 상기 타이밍 발생부는, 상기 제1 오프셋 값에 기초해서, 상기 클록 신호에 대한 위상 시프트량이 상기 제1 오프셋 값 만큼씩 증가하는 상기 복수의 타이밍 신호를 순차 생성하는 시험장치.
  4. 제3항에 있어서, 상기 타이밍 발생부는,
    상기 제1 오프셋 값을 격납하는 오프셋 메모리와,
    상기 오프셋 메모리가 격납한 상기 제1 오프셋 값에 기초해서, 상기 제1 오프셋 값 만큼씩 증가하는 가산치를 순차 산출하는 연산부, 및
    상기 가산치에 따라 위상 시프트된 상기 타이밍 신호를 순차 생성하는 신호 생성부를 포함하는, 시험장치.
  5. 제4항에 있어서, 상기 판정부는, 상기 파형 정형부가 상기 클록 신호 및 상기 데이터 신호를 상기 피시험 디바이스에 공급할 때마다, 상기 피시험 디바이스가 기억한 기억 데이터를 읽어 내고, 읽어낸 각각의 상기 기억 데이터와 상기 위상 시프트량을 대응시켜서 격납하는 해석 메모리를 포함하는, 시험장치.
  6. 제5항에 있어서, 상기 해석 메모리는 상기 위상 시프트량으로서, 대응하는 상기 데이터 신호가 상기 셋업 시험 또는 홀드 시험에 있어서 몇번째로 상기 피시험 디바이스에 공급되었는가를 격납하는, 시험장치.
  7. 제6항에 있어서, 상기 판정부는, 상기 기억 데이터의 각각과, 상기 피시험 디바이스로부터 읽어내야 하는 기대치 신호를 비교하고, 상기 기억 데이터와 상기 기대치 신호와의 비교 결과와, 대응하는 상기 위상 시프트량에 기초해서, 상기 피시험 디바이스가 상기 데이터 신호를 기억하는데 필요한 셋업 타임 또는 홀드 타임을 산출하는, 시험장치.
  8. 제5항에 있어서, 상기 연산부는,
    상기 가산치의 초기치를 격납하는 타이밍 메모리와,
    상기 제1 오프셋 값 만큼씩 값이 증가하는 시프트값을 순차 산출하는 시프트값 산출기, 및
    상기 초기치와 상기 시프트값을 가산하고, 상기 가산치를 순차 산출하는 가산기를 포함하는, 시험장치.
  9. 제8항에 있어서, 상기 시프트값 산출기는,
    상기 제1 오프셋 값을 수취하고, 인가된 기준 클록에 따라 수취한 제1 오프셋 값을 제1 출력 신호로서 출력하는 제1 출력기와,
    상기 제1 오프셋 값의 2배의 값을 나타내는 제2 오프셋 값을 산출하는 제1 오프셋 값을 산출하는 제1 산출기와,
    상기 제2 오프셋 값을 수취하고, 인가된 기준 클록에 따라 수취한 제2 오프셋 값을 제2 출력 신호로서 출력하는 제2 출력기와,
    상기 제2 출력 신호에, 상기 오프셋 메모리에 격납된 제1 오프셋 값을 가산하고, 상기 제1 출력기에 새롭게 제1 오프셋 값으로서 공급하는 제2 산출기, 및
    상기 제2 출력 신호에, 상기 제1 가산기가 산출한 상기 제2 오프셋 값을 가산하고, 상기 제2 출력기에 새롭게 제2 오프셋 값으로서 공급하는 제3 산출기를 포함하고,
    상기 제1 출력 신호와 상기 제2 출력 신호를, 상기 가산치로서 순차 출력하는, 시험장치.
  10. 제9항에 있어서, 상기 해석 메모리는, 상기 위상 시프트량으로서, 상기 제1 오프셋 값을 몇번 가산해서 대응하는 상기 가산치를 산출했는가를 나타내는 값을 격납하는, 시험장치.
  11. 인가된 클록 신호에 따라, 인가된 데이터 신호를 기록하는 피시험 디바이스의 셋업 시험 또는 홀드 시험을 행하는 시험방법에 있어서,
    상기 셋업 시험 또는 홀드 시험의 개시 전에 미리 인가된 제1 오프셋 값에 기초해서, 다른 타이밍을 나타내는 복수의 타이밍 신호를, 상기 셋업 시험 또는 홀드 시험의 시험 중에 순차 생성하는 타이밍 발생 단계와,
    상기 클록 신호 및 상기 데이터 신호를 생성하는 패턴 발생 단계와,
    상기 클록 신호에 대한 상기 데이터 신호의 위상을, 순차 생성된 상기 타이밍 신호에 따라 순차 시프트하고, 상기 클록 신호 및 위상 시프트된 상기 데이터 신호를 상기 피시험 디바이스에 순차 공급하는 파형 정형 단계, 및
    상기 피시험 디바이스가 상기 데이터 신호를 기억한 기억 데이터에 기초해서, 상기 피시험 디바이스의 셋업 타임 또는 홀드 타임을 산출하는 판정 단계를 포함하는 시험방법.
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