JP4951534B2 - 試験装置および試験方法 - Google Patents

Description

本発明は、試験装置および試験方法に関する。特に本発明は、サンプリングクロックを発生し、発生したサンプリングクロックのタイミングに基づき被試験デバイスが出力する出力信号を取得する試験装置および試験方法に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００６−０１６９３７ 出願日 ２００６年１月２５日

従来の試験装置は、シリアル伝送信号を出力する被試験デバイスを試験する場合、出力信号に対してクロックデータリカバリー処理を行って、当該出力信号に同期したサンプリングクロックを生成する。そして、従来の試験装置は、生成したサンプリングクロックのタイミングに基づき被試験デバイスから出力信号を取得して、良否を判定する。従来の試験装置は、この場合におけるクロックデータリカバリー処理を、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いて行っていた（非特許文献１参照。）。

D.C.Keezer, D.Minier, M.Paradis, F.Binette , "Modular Extension of ATE to 5 Gbps", USA, 2004年, INTERNATIONAL TEST CONFERENCE 2004 (ITC2004), P748-757 (Paper 26.3)

ところで、ＰＬＬ回路は、サンプリングクロックの周波数が安定するまでの時間が遅い。また、高速応答が可能なＰＬＬ回路は、例えばＧａＡｓ等の高速デバイスを有するので非常に高価である。従って、従来の試験装置は、高クロックレートの出力信号を取得する場合、高コストとなっていた。また、ＰＬＬ回路は、出力信号のランダムジッタが蓄積され、これがサンプリングクロックに影響する。従って、従来の試験装置は、クロックデータリカバリー処理をＰＬＬ回路により行った場合、高精度に出力信号を取得することが困難であった。

そこで本発明は、上記の課題を解決することのできる試験装置および試験方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、被試験デバイスを試験する試験装置であって、被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックの位相を調整するためのカウント値を記憶する記憶部と、当該試験装置の基準クロックおよびカウント値に応じたオフセット量に基づいて、被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックを生成するクロック生成部と、基準クロックおよびオフセット量に基づいて、サンプリングクロックと同一周波数であり、かつ、サンプリングクロックに対して予め設定された位相差を有する第１遅延クロックを出力する第１遅延部と、被試験デバイスが出力する出力信号の変化点と、第１遅延クロックとの位相差を検出し、位相差を減少させる方向にカウント値を変更する位相検出部と、被試験デバイスが出力する出力信号をサンプリングクロックの変化タイミングで取得するタイミング比較部と、タイミング比較部により取得された出力信号を期待値と比較して、被試験デバイスが出力する出力信号の良否を判定する判定部とを備える試験装置を提供する。

試験装置は、第１遅延クロックと同一周波数であり、かつ、第１遅延クロックとの間に１周期未満の予め定められた位相差を有する第２遅延クロックを出力する第２遅延部を更に備え、位相検出部は、被試験デバイスが出力する出力信号を第１遅延クロックの変化タイミングで取得する第１フリップフロップと、被試験デバイスが出力する出力信号を第２遅延クロックの変化タイミングで取得する第２フリップフロップと、第１フリップフロップが取得した信号値が第２フリップフロップが取得した信号値と異なることを条件として記憶部に記憶されたカウント値を増加させ、同一であることを条件として記憶部に記憶されたカウント値を減少させるカウント制御部とを有してよい。

位相検出部は、第２フリップフロップが取得した信号値を第２遅延クロックの変化タイミングで取得する第３フリップフロップを更に有し、カウント制御部は、第２フリップフロップが取得した信号値が、第３フリップフロップが取得した信号値と同一であることを条件として、カウント値を変化させなくてよい。第２遅延部は、第１遅延クロックに対して被試験デバイスが出力する出力信号の１／２周期遅れた第２遅延クロックを出力するように設定されてよい。試験装置は、カウント値の下位から予め定められたビット数分を除いた値をオフセット量として出力する減衰器を更に備えてよい。

クロック生成部および第１遅延部のそれぞれは、基準クロックに基づいて、被試験デバイスが出力信号を出力する周期と同一周期の周期信号を出力する周期発生部と、周期信号を予め定められた位相を有するクロックとするべく指定された遅延量と、オフセット量に基づく遅延量とを加えた遅延量分周期信号を遅延させる第１遅延発生部と、第１遅延発生部により遅延された周期信号を、オフセット量に基づく遅延量遅延させる第２遅延発生部とを有し、第２遅延発生部が出力する信号をサンプリングクロックまたは第１遅延クロックとしてよい。

クロック生成部および第１遅延部のそれぞれは、オフセット量に応じて第１遅延発生部および第２遅延発生部のそれぞれの遅延量を変化させるか否かを設定する設定レジスタを更に有してよい。クロック生成部および第１遅延部のそれぞれは、オフセット量の変化に応じた第１遅延発生部および第２遅延発生部のそれぞれの遅延量の変化率を指定された値に設定するゲイン制御部を更に有してよい。

本発明の第２の形態によると、被試験デバイスを試験装置により試験する試験方法であって、被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックの位相を調整するためのカウント値を記憶する記憶段階と、試験装置の基準クロックおよびカウント値に応じたオフセット量に基づいて、被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックを生成するクロック生成段階と、基準クロックおよびオフセット量に基づいて、サンプリングクロックと同一周波数であり、かつ、サンプリングクロックに対して予め設定された位相差を有する第１遅延クロックを出力する第１遅延段階と、被試験デバイスが出力する出力信号の変化点と、第１遅延クロックとの位相差を検出し、位相差を減少させる方向にカウント値を変更する位相検出段階と、被試験デバイスが出力する出力信号をサンプリングクロックの変化タイミングで取得するタイミング比較段階と、タイミング比較段階により取得された出力信号を期待値と比較して、被試験デバイスが出力する出力信号の良否を判定する判定段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１０の構成をＤＵＴ１００とともに示す。 位相検出部２６の構成の一例を示す。 出力信号、第１遅延クロック、第２遅延クロックおよびサンプリングクロックの一例を示す。 クロック生成部２３、第１遅延部２４および第２遅延部２５の構成の一例を示す。 本実施形態の変形例に係る試験装置１０の構成をＤＵＴ１００とともに示す。

符号の説明

１０ 試験装置
１１ タイミング発生器
１２ 波形成形部
１３ ドライバ
２１ レベルコンパレータ
２２ 記憶部
２３ クロック生成部
２４ 第１遅延部
２５ 第２遅延部
２６ 位相検出部
２７ タイミング比較部
２８ 判定部
４１ 第１フリップフロップ
４２ 第２フリップフロップ
４３ 第３フリップフロップ
４４ カウント制御部
６１ 周期発生部
６２ 第１遅延発生部
６３ 第２遅延発生部
７１ 設定レジスタ
７２ 第１スイッチ
７３ 第２スイッチ
７４ ゲイン制御部
７５ 第１減衰器
７６ 第２減衰器
７７ 遅延量記憶部
７８ 加算部
８１ 粗遅延発生部
８２ 第１微小遅延発生素子
８３ 第２微小遅延発生素子
９１ 切替部
９２ 切替制御部
１００ ＤＵＴ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を、被試験デバイス１００（以下、ＤＵＴ１００と称する。）とともに示す。試験装置１０は、ＤＵＴ１００から出力される出力信号に対してクロックデータリカバリー処理を行って、当該出力信号に同期したサンプリングクロックを生成する。そして、試験装置１０は、生成したサンプリングクロックのタイミングに基づき出力信号を取得して、出力信号の良否を判定する。

試験装置１０は、タイミング発生器１１と、波形成形部１２と、ドライバ１３と、レベルコンパレータ２１と、記憶部２２と、クロック生成部２３と、第１遅延部２４と、第２遅延部２５と、位相検出部２６と、タイミング比較部２７と、判定部２８とを備える。タイミング発生器１１は、当該試験装置１０の基準クロックに基づき生成したタイミングパルスを出力する。波形成形部１２は、タイミングパルスに基づき試験信号を発生する。ドライバ１３は、波形成形部１２により発生された試験信号をＤＵＴ１００に供給する。なお、試験装置１０は、ＤＵＴ１００の複数の入力端子のそれぞれに対応した複数のタイミング発生器１１、波形成形部１２およびドライバ１３を備えてよい。

レベルコンパレータ２１は、試験信号に応じてＤＵＴ１００が出力する信号を、所定のレベルで２値化して、出力信号として出力する。記憶部２２は、ＤＵＴ１００が出力する出力信号を取得するタイミングを示すサンプリングクロックの位相を調整するためのカウント値を記憶する。

クロック生成部２３は、当該試験装置１０の基準クロックおよび記憶部２２に記憶されたカウント値に応じたオフセット量に基づいてサンプリングクロックを生成する。より具体的には、クロック生成部２３は、指定された遅延量および当該オフセット量に基づいてサンプリングクロックを生成してもよい。第１遅延部２４は、基準クロックおよび記憶部２２に記憶されたカウント値に応じたオフセット量に基づいて、サンプリングクロックと同一周波数であり、かつ、サンプリングクロックに対して予め設定された位相差を有する第１遅延クロックを出力する。第２遅延部２５は、第１遅延クロックと同一周波数であり、かつ、第１遅延クロックとの間に１周期未満の予め定められた位相差を有する第２遅延クロックを出力する。第２遅延部２５は、例えば、基準クロックおよび記憶部２２に記憶されたカウント値に応じたオフセット量に基づいて、第２遅延クロックを生成してよい。

位相検出部２６は、ＤＵＴ１００が出力する出力信号の変化点と、第１遅延クロックとの位相差を検出し、位相差を減少させる方向にカウント値を変更する。位相検出部２６は、例えば、ＤＵＴ１００が出力する出力信号の変化点が、第１遅延クロックに対して進んでいる場合に記憶部２２に記憶されたカウント値を減少させ、遅れている場合に記憶部２２に記憶されたカウント値を増加させる。タイミング比較部２７は、ＤＵＴ１００が出力する出力信号を、クロック生成部２３から出力されたサンプリングクロックの変化タイミングで取得する。判定部２８は、タイミング比較部２７により取得された出力信号を期待値と比較して、ＤＵＴ１００が出力する出力信号の良否を判定する。

このような試験装置１０は、出力信号の変化点が第１遅延クロックに対して進んでいるか遅れているかに応じてサンプリングクロックの位相を調整することにより、出力信号にサンプリングクロックを同期させている。つまり、試験装置１０は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）処理を用いたクロックデータリカバリー処理によって、出力信号にサンプリングクロックを同期させている。

ＤＬＬ処理は、高速デバイスを用いずに、出力信号に高速に追従したサンプリングクロックを生成できるという特徴を有する。従って、ＤＬＬ処理を用いた当該試験装置１０によれば、高速にＤＵＴ１００を試験することができるとともに、安価な構成によりＤＵＴ１００を試験することができる。また、ＤＬＬ処理は、ＰＬＬ処理のようなランダムジッタを蓄積せず、高精度に出力信号に追従したサンプリングクロックを生成できるという特徴を有する。従って、ＤＬＬ処理を用いた当該試験装置１０によれば、高精度にＤＵＴ１００を試験することができる。

図２は、位相検出部２６の構成の一例を示す。位相検出部２６は、第１フリップフロップ４１と、第２フリップフロップ４２と、第３フリップフロップ４３と、カウント制御部４４とを有してよい。第１フリップフロップ４１は、ＤＵＴ１００が出力する出力信号を第１遅延クロックの変化タイミングで取得する。第２フリップフロップ４２は、ＤＵＴ１００が出力する出力信号を第２遅延クロックの変化タイミングで取得する。第３フリップフロップ４３は、第２フリップフロップ４２が取得した信号値を第２遅延クロックの変化タイミングで取得する。すなわち、第３フリップフロップ４３は、前サイクルにおいてＤＵＴ１００が出力した出力信号の信号値を取得する。

カウント制御部４４は、第１フリップフロップ４１が取得した信号値が第２フリップフロップ４２が取得した信号値と異なることを条件として記憶部２２に記憶されたカウント値を増加させ、同一であることを条件として記憶部２２に記憶されたカウント値を減少させる。

また、カウント制御部４４は、第２フリップフロップ４２が取得した信号値が、第３フリップフロップ４３が取得した信号値と同一であることを条件として、カウント値を変化させなくてよい。すなわち、第１フリップフロップ４１が取得した信号値と第２フリップフロップ４２が取得した信号値とが一致するか否かに関わらず、カウント制御部４４は、第２フリップフロップ４２が取得した信号値が第３フリップフロップ４３が取得した信号値に一致する場合には、カウント値を変化させなくてよい。

下記表１は、カウント制御部４４によるカウント値の増減制御の一例を示す。下記表１において、ＰＤ１（ｎ）は第１フリップフロップ４１が取得した信号値を示し、ＰＤ２（ｎ）は第２フリップフロップ４２が取得した信号値を示し、ＰＤ２（ｎ−１）は第３フリップフロップ４３が取得した信号値を示す。表１に示すように、第２フリップフロップ４２は、ＰＤ２（ｎ）＝ＰＤ２（ｎ−１）の場合においては、カウント値を変化させない。第２フリップフロップ４２は、ＰＤ２（ｎ）≠ＰＤ２（ｎ−１）を条件として、ＰＤ１（ｎ）≠ＰＤ２（ｎ）の場合においてはカウント値を増加させ、ＰＤ１（ｎ）＝ＰＤ２（ｎ）の場合においてはカウント値を減少させる。

図３は、出力信号、第１遅延クロック、第２遅延クロックおよびサンプリングクロックの一例を示す。図３の（Ａ）は、出力信号を示し、図３の（Ｂ）は第１遅延クロックを示し、図３の（Ｃ）は第２遅延クロックを示し、図３の（Ｄ）はサンプリングクロックを示す。

第１遅延部２４は、第１遅延クロックのタイミングを、出力信号の変化点の近傍に位置するように制御する。これに対して、第２遅延部２５は、第２遅延クロックを、第１遅延クロックから遅延しており、その位相差は１周期未満となるように制御する。第１遅延クロックと第２遅延クロックとの間にこのような関係がある場合、第１遅延クロックのタイミングで取得した出力信号の信号値と、第２遅延クロックのタイミングで取得した出力信号の信号値とが異なっていれば、第１遅延クロックのタイミングが出力信号の切り換えタイミングより前に位置する。従って、位相検出部２６は、第１遅延クロックのタイミングで取得した出力信号の信号値と、第２遅延クロックのタイミングで取得した出力信号の信号値とが異なっていれば、出力信号の変化点が第１遅延クロックに対して遅れていると判断してよい。

一方、第１遅延クロックのタイミングで取得した出力信号の信号値と、第２遅延クロックのタイミングで取得した出力信号の信号値とが同一であれば、第１遅延クロックのタイミングが出力信号の切り換えタイミングより後に位置する。従って、位相検出部２６は、第１遅延クロックの変化タイミングで取得した出力信号の信号値と、第２遅延クロックの変化タイミングで取得した出力信号の信号値とが同一である場合、出力信号の変化点が第１遅延クロックに対して進んでいると判断してよい。

出力信号の変化点が第１遅延クロックに対して遅れていると判断した場合、位相検出部２６は、記憶部２２に記憶されているカウント値を増加させる。カウント値が増加してこれに応じてオフセット量が変化すると、第１遅延部２４は、第１遅延クロックの位相を遅らせる。同時に、クロック生成部２３および第２遅延部２５は、同一の位相だけサンプリングクロックおよび第２遅延クロックの位相を遅らせる。

出力信号の変化点が第１遅延クロックに対して進んでいると判断した場合、位相検出部２６は、記憶部２２に記憶されているカウント値を減少させる。カウント値が減少してこれに応じてオフセット量が変化すると、第１遅延部２４は、第１遅延クロックの位相を進ませる。同時に、クロック生成部２３および第２遅延部２５は、同一の位相だけサンプリングクロックおよび第２遅延クロックの位相を進ませる。以上により、位相検出部２６は、第１遅延クロックの変化タイミングを調整し、出力信号の変化タイミングに一致させるように制御することができる。

位相検出部２６は、このように第１遅延クロックのタイミングで取得した出力信号の信号値と、第２遅延クロックのタイミングで取得した出力信号の信号値を比較することにより、第１遅延クロックと出力信号の変化点との前後関係が検出できるので、第１遅延クロックに対する出力信号の変化点の位相関係を容易に判断することができる。

上記の方法に代えて、第２遅延部２５は、第２遅延クロックを、第１遅延クロックから進んでおり、その位相差は１周期未満となるように制御してもよい。この場合においては、位相検出部２６は、第１遅延クロックのタイミングで取得した出力信号の信号値と、第２遅延クロックのタイミングで取得した出力信号の信号値とが同一であれば、出力信号の変化点が第１遅延クロックに対して進んでいると判断し、カウント値を減少させる。反対に、位相検出部２６は、第１遅延クロックのタイミングで取得した出力信号の信号値と、第２遅延クロックのタイミングで取得した出力信号の信号値とが異なっていれば、出力信号の変化点が第１遅延クロックに対して遅れていると判断し、カウント値を増加させる。
さらに、第２遅延部２５は、第１遅延クロックに対してＤＵＴ１００が出力する出力信号の１／２周期異なる第２遅延クロックを出力するように設定されてよい。これにより、第２遅延クロックの変化タイミングは、出力信号のデータアイの中心のタイミングを示すこととなり、出力信号の信号値を確実に検出できる。この結果、位相検出部２６は、出力信号の変化点と第１遅延クロックとの位相関係を、正確に検出することができる。

また、位相検出部２６は、出力信号の信号値が変化した場合、以上の方法によって第１遅延クロックに対する出力信号の変化点の位相関係を検出することができるが、出力信号の信号値が変化しなかった場合には、検出できない。従って、位相検出部２６は、第２遅延クロックのタイミングで取得した出力信号の信号値と、当該タイミングの１周期前のタイミングで取得した出力信号の信号値とが同一であることを条件として、記憶部２２に記憶されたカウント値の増加および減少をさせなくてよい。これにより、位相検出部２６によれば、変化点が存在しない場合にはカウント値の増減を行わないので、カウント値を正確に更新できる。

また、クロック生成部２３は、例えば、第１遅延クロックに対して出力信号の１／２周期の位相差を有するサンプリングクロックを発生してよい。これにより、タイミング比較部２７は、出力信号のデータアイの中心で出力信号を取得することができるので、良否判定の誤りを少なくすることができる。また、クロック生成部２３は、第１遅延クロックに対するサンプリングクロックの位相差を、例えば時間方向に前後にスキャンするように変化させてもよい。これにより、試験装置１０は、出力信号に対する取込の位相を変化させてマージン試験等を行うことができる。

位相検出部２６は、記憶部２２に記憶されたカウント値を、所定値（例えば１）ずつ増加および減少させてよい。例えばこのような場合において、記憶部２２は、カウント値の下位から予め定められたビット数分を除いた値をオフセット量として出力してよい。これにより、位相変化に対する位相調整量のゲインを小さくすることができ、カウント値の下位ビットのみが変化する程度の位相変化に対してはサンプリングクロック等の位相を同一値に保つことができる。この結果、クロック生成部２３は、位相余裕を十分に確保して、安定した位相のサンプリングクロックを出力できる。また、記憶部２２は、カウント値の初期値をカウント可能範囲の半値としてよい。これにより、初期状態から位相が進んだ場合であっても遅れた場合であっても、広範囲で位相を調整することができる。

図４は、クロック生成部２３、第１遅延部２４および第２遅延部２５の構成の一例を示す。クロック生成部２３、第１遅延部２４および第２遅延部２５のそれぞれは、周期発生部６１と、第１遅延発生部６２と、第２遅延発生部６３と、設定レジスタ７１と、第１スイッチ７２と、第２スイッチ７３と、ゲイン制御部７４と、第１減衰器７５と、第２減衰器７６と、遅延量記憶部７７と、加算部７８とを有してよい。

周期発生部６１は、基準クロックに基づいて、ＤＵＴ１００が出力信号を出力する周期と同一周期の周期信号を出力する。第１遅延発生部６２は、周期信号を予め定められた位相を有するクロックとするべく指定された遅延量と、オフセット量に基づく遅延量とを加えた第１遅延量分周期信号を遅延させる。第１遅延発生部６２は、一例として、粗遅延発生部８１と、第１微小遅延発生素子８２とを含んでよい。粗遅延発生部８１は、当該第１遅延発生部６２が遅延する遅延量のうち、基準クロックのサイクル単位分周期信号を遅延させる。第１微小遅延発生素子８２は、当該第１遅延発生部６２が遅延する遅延量のうち、基準クロックの１周期未満分周期信号を遅延させる。

第２遅延発生部６３は、第１遅延発生部６２により遅延された周期信号を、オフセット量に基づく第２遅延量遅延させる。第２遅延発生部６３は、一例として、第２微小遅延発生素子８３を含んでよい。第２微小遅延発生素子８３は、第１遅延発生部６２により遅延された周期信号を、基準クロックの１周期未満分遅延させる。そして、クロック生成部２３、第１遅延部２４および第２遅延部２５のそれぞれは、第２遅延発生部６３が出力する信号を、サンプリングクロック、第１遅延クロックまたは第２遅延クロックとして出力する。

設定レジスタ７１は、オフセット量に応じて第１遅延発生部６２および第２遅延発生部６３のそれぞれの遅延量を変化させるか否かを設定する。第１スイッチ７２は、オフセット量、および、オフセット量に基づく遅延をしないことを示す値（例えば、オフセット量の変動範囲内における半値）を入力し、設定レジスタ７１の設定に応じていずれか一方を出力する。これにより、第１遅延発生部６２は、第１スイッチ７２によりオフセット量が選択された場合、周期信号に対してオフセット量に応じた遅延を行い、第１スイッチ７２により遅延しないことを示す値が選択された場合、周期信号に対して、オフセット量に応じた遅延を行わない。

第２スイッチ７３は、オフセット量、および、オフセット量に基づく遅延をしないことを示す値（例えば、オフセット量の変動範囲内における半値）を入力し、設定レジスタ７１の設定に応じていずれか一方を出力する。これにより、第２遅延発生部６３は、第１スイッチ７２によりオフセット量が選択された場合、第１遅延発生部６２から出力された信号に対してオフセット量に応じた遅延を行い、第１スイッチ７２により遅延しないことを示す値が選択された場合、第１遅延発生部６２から出力された信号に対してオフセット量に応じた遅延を行わない。

ゲイン制御部７４は、オフセット量の変化に応じた第１遅延発生部６２および第２遅延発生部６３のそれぞれの遅延量の変化率を指定された値に設定する。第１減衰器７５は、第１スイッチ７２を介してオフセット量を入力し、オフセット量を入力した場合、その値をゲイン制御部７４により指定されたゲインにより減衰する。また、第１減衰器７５は、オフセット量に代えて、オフセット量に基づく遅延をしないことを示す値を入力した場合には、当該値を減衰せずに出力する。

第２減衰器７６は、第２スイッチ７３を介してオフセット量を入力し、オフセット量を入力した場合、その値をゲイン制御部７４により指定されたゲインにより減衰する。また、第２減衰器７６は、オフセット量に代えて、オフセット量に基づく遅延をしないことを示す値を入力した場合には、当該値を減衰せずに出力する。第１減衰器７５および第２減衰器７６は、一例として、右ビットシフト回路で構成し、オフセット量を１／２、１／４、１／８…といったように減衰させてよい。また、クロック生成部２３、第１遅延部２４および第２遅延部２５のそれぞれは、第１減衰器７５および第２減衰器７６に代えて、増幅器を有してもよい。

第２減衰器７６により減衰されたオフセット量（または遅延しないことを示す値）は、遅延量として第２遅延発生部６３に供給される。遅延量記憶部７７は、周期信号を予め定められた位相を有するクロックとするべく指定された遅延量（例えば試験パターンに基づく周期信号のサイクル単位の遅延量）を記憶する。加算部７８は、遅延量記憶部７７に記憶された指定された遅延量と、第１減衰器７５により減衰されたオフセット量（または遅延しないことを示す値）とを加算し、遅延量として第１遅延発生部６２に供給する。

以上のようなクロック生成部２３、第１遅延部２４および第２遅延部２５によれば、第１遅延発生部６２は、基準クロックの１周期を超える広い範囲でオフセット量に基づく遅延を発生することができる。ただし、第１遅延発生部６２は、加算部７８を経由してオフセット量が伝達されるので、応答が比較的遅い。これに対して、第２遅延発生部６３は、基準クロックの周期より短い比較的に狭い範囲でオフセット量に基づく遅延を発生する。ここで、第２遅延発生部６３に対しては、加算部７８等を経由せずにオフセット量が伝達されるので、応答が速い。

これにより、試験装置１０によれば、ＤＵＴ１００の出力信号に生じるジッタの種類または試験内容等に応じて最適な遅延制御を選択することができる。すなわち、例えば、試験装置１０は、温度に起因する出力信号の低速な変動に対応した位相調整をする場合には、第１遅延発生部６２による遅延を選択し、電流ノイズに起因する出力信号の高速な変動に対応した位相調整をする場合には、第２遅延発生部６３による遅延を選択してよい。

また、クロック生成部２３、第１遅延部２４および第２遅延部２５は、第１遅延発生部６２および第２遅延発生部６３のそれぞれについて、独立に遅延をするか否かを設定できる。また、クロック生成部２３、第１遅延部２４および第２遅延部２５は、記憶部２２に記憶されたカウント値に応じたオフセット量に対してゲイン調整をする。これにより、試験装置１０は、位相余裕を最適な値に設定することができ、さらに、追従速度を試験内容に応じて設定することができる。

図５は、本実施形態の変形例に係る試験装置１０の構成をＤＵＴ１００とともに示す。ここで、本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成及び機能を採るので、以下、図１に示す試験装置１０との相違点を除き説明を省略する。

本変形例に係る試験装置１０は、ＤＵＴ１００の２以上の端子のそれぞれに対応して、基準クロックを遅延させたタイミングパルスを出力する複数の切替部９１と、ＤＵＴ１００が出力する信号を２値化する複数のレベルコンパレータ２１と、タイミング発生器１１が出力したタイミングパルスに基づいてＤＵＴ１００がレベルコンパレータ２１を介して出力する出力信号を取得する複数のタイミング比較部２７と、切替部９１と、当該切替部９１を制御する切替制御部９２とを備える。

切替部９１は、ＤＵＴ１００からの出力信号を入力しない端子に対応して設けられたタイミング発生器１１を、ＤＵＴ１００からの出力信号を入力する端子に対応するクロック生成部２３、第１遅延部２４または第２遅延部２５の少なくとも１つとして利用するように切り替える。一例として、切替部９１は、ＤＵＴ１００からの出力信号を入力しない端子に対応しても受けられた２つのタイミング発生器１１の出力信号を位相検出部２６に接続することにより、当該２つのタイミング発生器１１を第１遅延部２４および第２遅延部２５として機能させる。切替制御部９２は、切替部９１に対して切り換え制御する。これにより、本変形例に係る試験装置１０によれば、当該試験装置１０が備える既存の資源を有効に活用することができるので、効率的に装置を構成することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (9)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックの位相を調整するためのカウント値を記憶する記憶部と、
   当該試験装置の基準クロックおよび前記カウント値に応じたオフセット量に基づいて、前記被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックを生成するクロック生成部と、
   前記基準クロックおよび前記オフセット量に基づいて、前記サンプリングクロックと同一周波数であり、かつ、前記サンプリングクロックに対して予め設定された位相差を有する第１遅延クロックを出力する第１遅延部と、
   前記被試験デバイスが出力する出力信号の変化点と、前記第１遅延クロックとの位相差を検出し、位相差を減少させる方向に前記カウント値を変更する位相検出部と、
   前記被試験デバイスが出力する出力信号を前記サンプリングクロックの変化タイミングで取得するタイミング比較部と、
   前記タイミング比較部により取得された出力信号を期待値と比較して、前記被試験デバイスが出力する出力信号の良否を判定する判定部と
   を備える試験装置。
2. 前記第１遅延クロックと同一周波数であり、かつ、前記第１遅延クロックとの間に１周期未満の予め定められた位相差を有する第２遅延クロックを出力する第２遅延部を更に備え、
   前記位相検出部は、
   前記被試験デバイスが出力する出力信号を前記第１遅延クロックの変化タイミングで取得する第１フリップフロップと、
   前記被試験デバイスが出力する出力信号を前記第２遅延クロックの変化タイミングで取得する第２フリップフロップと、
   前記第１フリップフロップが取得した信号値が前記第２フリップフロップが取得した信号値と異なることを条件として前記記憶部に記憶された前記カウント値を増加させ、同一であることを条件として前記記憶部に記憶された前記カウント値を減少させるカウント制御部と
   を有する
   請求項１に記載の試験装置。
3. 前記位相検出部は、前記第２フリップフロップが取得した信号値を前記第２遅延クロックの変化タイミングで取得する第３フリップフロップを更に有し、
   前記カウント制御部は、前記第２フリップフロップが取得した信号値が、前記第３フリップフロップが取得した信号値と同一であることを条件として、前記カウント値を変化させない
   請求項２に記載の試験装置。
4. 前記第２遅延部は、前記第１遅延クロックに対して前記被試験デバイスが出力する出力信号の１／２周期遅れた前記第２遅延クロックを出力するように設定される請求項２に記載の試験装置。
5. 前記カウント値の下位から予め定められたビット数分を除いた値を前記オフセット量として出力する減衰器を更に備える請求項１に記載の試験装置。
6. 前記クロック生成部および前記第１遅延部のそれぞれは、
   前記基準クロックに基づいて、前記被試験デバイスが出力信号を出力する周期と同一周期の周期信号を出力する周期発生部と、
   前記周期信号を予め定められた位相を有するクロックとするべく指定された遅延量と、前記オフセット量に基づく遅延量とを加えた遅延量分前記周期信号を遅延させる第１遅延発生部と、
   前記第１遅延発生部により遅延された前記周期信号を、前記オフセット量に基づく遅延量遅延させる第２遅延発生部と
   を有し、
   前記第２遅延発生部が出力する信号を前記サンプリングクロックまたは前記第１遅延クロックとする
   請求項１に記載の試験装置。
7. 前記クロック生成部および前記第１遅延部のそれぞれは、前記オフセット量に応じて前記第１遅延発生部および前記第２遅延発生部のそれぞれの遅延量を変化させるか否かを設定する設定レジスタを更に有する請求項６に記載の試験装置。
8. 前記クロック生成部および前記第１遅延部のそれぞれは、前記オフセット量の変化に応じた前記第１遅延発生部および前記第２遅延発生部のそれぞれの遅延量の変化率を指定された値に設定するゲイン制御部を更に有する請求項６に記載の試験装置。
9. 被試験デバイスを試験装置により試験する試験方法であって、
   前記被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックの位相を調整するためのカウント値を記憶する記憶段階と、
   前記試験装置の基準クロックおよび前記カウント値に応じたオフセット量に基づいて、前記被試験デバイスが出力する出力信号を取得するタイミングを示すサンプリングクロックを生成するクロック生成段階と、
   前記基準クロックおよび前記オフセット量に基づいて、前記サンプリングクロックと同一周波数であり、かつ、前記サンプリングクロックに対して予め設定された位相差を有する第１遅延クロックを出力する第１遅延段階と、
   前記被試験デバイスが出力する出力信号の変化点と、前記第１遅延クロックとの位相差を検出し、位相差を減少させる方向に前記カウント値を変更する位相検出段階と、
   前記被試験デバイスが出力する出力信号を前記サンプリングクロックの変化タイミングで取得するタイミング比較段階と、
   前記タイミング比較段階により取得された出力信号を期待値と比較して、前記被試験デバイスが出力する出力信号の良否を判定する判定段階と
   を備える試験方法。

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