KR20060131788A - 가변 지연 회로 - Google Patents

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KR20060131788A
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signal
clock signal
circuit
reference clock
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KR1020067012203A
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마사카츠 수다
사토시 수도우
토시유키 오카야스
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주식회사 아도반테스토
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Abstract

본 발명에 의한 가변 지연 회로는, 직렬로 접속되고, 기준 클럭 신호 또는 데이터 신호를 순차적으로 지연시키는 복수단의 제1 가변 지연 소자와, 복수단의 제1 가변 지연 소자에 병렬로 접속되고, 기준 클럭 신호를 지연시키는 제2 가변 지연 소자와, 복수단의 제1 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 위상을, 제2 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 위상과 비교하는 위상 비교기와, 위상 비교기의 비교 결과에 기초하여, 복수단의 제1 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 위상을, 제2 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 제1 가변 지연 소자의 각각의 지연량을 제어하는 지연량 제어부를 포함한다.
가변 지연 소자, 위상 비교기, 기준 클럭 신호, 지연량 제어, 인버터

Description

가변 지연 회로 {VARIABLE DELAY CIRCUIT}
본 발명은, 가변 지연 회로에 관한 것이다. 특히 본 발명은, DLL 회로를 이용한 가변 지연 회로에 관한 것이다.
또한 본 출원은, 다음의 일본 특허 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 다음의 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키며, 본 출원의 기재의 일부로 한다.
1. 일본특허출원 2003-391455 출원일 2003년 11월 20일
종래의 가변 지연 회로는, 분해능이 낮으나 가변량이 큰 조(粗)지연 회로와, 분해능이 높으나 가변량이 조지연 회로의 분해능과 동등한 정(精)지연 회로로 구성되어 있다. 조지연 회로는, 지연 소자의 전달 지연 시간을 분해능으로 하고, 정지연 회로는, 가변 용량 소자를 이용하여, 지연 소자의 부하 용량을 가변함으로써 지연량을 변화시킨다. 그리고, 노이즈나 환경 조건의 변화에 의한 전달 지연 시간의 변동에 의한 지연 정확도의 열화를 막기 위해, DLL 회로를 이용하여 조지연 회로를 구성하는 것이 제안되고 있다(예를 들면, 특허문헌 1 참조.).
특허문헌 1 : 국제공개 제03/036796호 팜플렛
[발명이 해결하고자 하는 과제]
그러나, 종래의 DLL 회로를 이용한 가변 지연 회로에는, 정지연 회로가 DLL의 피드백계의 외부에 설치되기 때문에, DLL 회로에 있어서 노이즈나 전압·온도 등의 환경 변화의 영향에 추종할 수 없고, 지연 정확도가 열화되어 버린다.
따라서 본 발명은, 상기의 과제를 해결할 수 있는 가변 지연 회로를 제공하는 것을 목적으로 한다. 이러한 목적은 청구범위에 있어서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 더욱 유리한 구체적인 예를 규정한다.
[과제를 해결하기 위한 수단]
이와 같은 목적을 달성하기 위해서, 본 발명의 제1 형태에 의하면, 기준 클럭 신호 또는 데이터 신호를 지연시켜 출력하는 가변 지연 회로에 있어서, 직렬로 접속되고, 기준 클럭 신호 또는 데이터 신호를 순차적으로 지연시키는 복수단의 제1 가변 지연 소자와, 복수단의 제1 가변 지연 소자에 병렬로 접속되고, 기준 클럭 신호를 지연시키는 제2 가변 지연 소자와, 복수단의 제1 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 위상을, 제2 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 위상을 비교하는 위상 비교기와, 위상 비교기의 비교 결과에 기초하여, 복수단의 제1 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 위상을, 제2 가변 지연 소자에 의해서 지연된 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 제1 가변 지연 소자 각각의 지연량을 제어하는 지연량 제어부를 포함한다.
복수단의 제1 가변 지연 소자 각각이 출력한 복수의 기준 클럭 신호 또는 데이터 신호 중 하나의 기준 클럭 신호를 선택하여 위상 비교기에 공급하고, 복수단의 제1 가변 지연 소자의 각각이 출력한 복수의 기준 클럭 신호 또는 데이터 신호 중 하나의 기준 클럭 신호를 상호 독립적으로 선택하여 당해 가변 지연 회로의 외부로 출력하는 선택기를 더 포함해도 좋다.
복수단의 제1 가변 지연 소자와 실질적으로 동일한 지연 특성을 갖고, 직렬로 접속되며, 데이터 신호를 순차적으로 지연시키는 복수단의 제3 가변 지연 소자를 더 포함하고, 지연량 제어부는, 복수단의 제1 가변 지연 소자의 각각에 제1 제어 신호를 공급함으로써 지연량을 제어하고, 복수단의 제3 가변 지연 소자의 각각에 제1 제어 신호로부터 고유하게 정해지는 제2 제어 신호를 공급함으로써 지연량을 제어해도 좋다.
지연량 제어부는, 복수단의 제1 가변 지연 소자의 각각에 제1 제어 신호를 공급하고, 복수단의 제3 가변 지연 소자의 각각에 제1 제어 신호와 동일한 제2 제어 신호를 공급함으로써, 복수단의 제1 가변 지연 소자와 복수단의 제3 가변 지연 소자를 실질적으로 동일한 지연량으로 제어해도 좋다.
위상 비교기는, 제2 가변 지연 소자에 의해서 지연된 기준 클럭 신호에 기초하여, 복수단의 제1 가변 지연 소자에 의해서 지연된 기준 클럭 신호를, 기생 용량에 의해 래치하여 출력하는 다이나믹 D 플립플롭 회로와, 제2 가변 지연 소자에 의해서 지연된 기준 클럭 신호에 기초하여, 다이나믹 D 플립플롭 회로가 출력한 출력 신호를, 래치하여 출력하는 D 플립플롭 회로를 포함해도 좋다.
다이나믹 D 플립플롭 회로는, 제2 가변 지연 회로에 의해서 지연된 기준 클럭 신호에 기초하여, 온오프 제어를 행하는 제1 아날로그 스위치와, 제1 아날로그 스위치를 통과한 신호를 반전시키는 제1 인버터와, 제1 인버터의 후단에 접속되고, 제2 가변 지연 회로에 의해서 지연된 클럭 신호에 기초하여, 제1 아날로그 스위치의 온오프 제어와 반전한 온오프 제어를 행하는 제2 아날로그 스위치와, 제2 아날로그 스위치를 통과한 신호를 반전시키는 제2 인버터를 포함해도 좋다.
D 플립플롭 회로는, 제2 가변 지연회로에 의해서 지연된 클럭 신호에 기초하여, 온오프 제어를 행하는 제3 아날로그 스위치와, 제3 아날로그 스위치를 통과한 신호를 반전시키는 제3 인버터와, 제3 인버터의 후단에 접속되고, 제2 가변 지연 회로에 의해서 지연된 클럭 신호에 기초하여, 제3 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하는 제4 아날로그 스위치와, 제4 아날로그 스위치를 통과한 신호를 반전시키는 제4 인버터와, 제3 인버터로부터 출력된 신호를 반전시키는 제5 인버터와, 제5 인버터의 후단에 접속되고, 제2 가변 지연 회로에 의해서 지연된 클럭 신호에 기초하여, 제3 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하며, 통과한 신호를 제3 인버터에 공급하는 제5 아날로그 스위치와, 제4 인버터로부터 출력된 신호를 반전시키는 제6 인버터와, 제6 인버터의 후단에 접속되고, 제2 가변 지연 회로에 의해서 지연된 클럭 신호에 기초하여, 제4 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하고, 통과한 신호를 제4 인버터에 공급하는 제6 아날로그 스위치를 포함해도 좋다.
위상 비교기는, 복수단의 제1 가변 지연 소자에 의해서 지연된 클럭 신호의 위상이, 제2 가변 지연 소자에 의해서 지연된 클럭 신호의 위상에 대하여 앞서 있는지 또는 뒤처져 있는지를 나타내는 플래그 신호를 출력하고, 지연량 제어부는, 플래그 신호가, 복수단의 제1 가변 지연 소자에 의해서 지연된 클럭 신호의 위상이 앞서 있다는 것을 나타내는 경우에는 카운트 값을 증가시키고, 뒤처져 있다는 것을 나타내는 경우에는 카운트 값을 감소시키는 카운터와, 카운터의 카운트 값에 기초하여, 복수단의 제1 가변 지연 소자 중 적어도 1개에 대하여 지연량을 제어하는 바이어스 신호를 공급하는 DAC를 포함해도 좋다.
또한 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이들의 특징군의 서브 컴비네이션도 또한 발명이 될 수 있다.
도 1은, 타이밍 비교기 100의 구성의 일례를 나타내는 도면이다.
도 2는, 다이나믹 D 플립플롭 회로 102의 구성의 일례를 나타내는 도면이다.
도 3은, 정귀환 D 플립플롭 회로 106의 구성의 일례를 나타내는 도면이다.
도 4는, 가변 지연 회로 400의 구성의 일례를 나타내는 도면이다.
도 5는, 가변 지연 회로 500의 구성의 일례를 나타내는 도면이다.
도 6은, 위상 비교기 406의 구성의 일례를 나타내는 도면이다.
도 7은, 시험 장치 700의 구성의 일례를 나타내는 도면이다.
도 8은, 비교부 712의 구성의 일례를 나타내는 도면이다.
도 9는, 시험 장치 900의 구성의 일례를 나타내는 도면이다.
도 10은, 신호 특성 검출부 912의 구성의 일례를 나타내는 도면이다.
도 11은, 신호 특성 검출부 912에 의한 위상 검출 동작의 일례를 나타내는 도면이다.
도 12는, 신호 특성 검출부 912의 구성의 일례를 나타내는 도면이다.
도 13은, 신호 특성 검출부 912에 의한 에지 검출 동작의 일례를 나타내는 도면이다.
도 14는, 신호 특성 검출부 912의 구성의 일례를 나타내는 도면이다.
도 15는, 신호 특성 검출부 912에 의한 지터 측정 동작의 일례를 나타내는 도면이다.
도 16은, 신호 특성 검출부 912에 의한 지터 측정 동작의 일례를 나타내는 도면이다.
도 17은, 통신 디바이스 1700 및 1702의 구성의 일례를 나타내는 도면이다.
도 18은, 클럭 리커버리 회로 1716의 구성의 일례를 나타내는 도면이다.
도 19는, 클럭 리커버리 회로 1716의 구성의 일례를 나타내는 도면이다.
이하, 발명의 실시형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구범위에 의한 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 전부가 발명의 해결 수단에 필수적인 것으로 한정되지 않는다.
도 1은, 본 발명에 의한 타이밍 비교기 100의 구성의 일례를 나타낸다. 타이밍 비교기 100은, 다이나믹 D 플립플롭 회로 102, 버퍼 104, 및 정귀환 D 플립플롭 회로 106을 포함하고, 데이터 신호(D)를 클럭 신호(CK)에 의해 샘플링하여 출력한다. 다이나믹 D 플립플롭 회로 102는, 타이밍 비교기 100이 수취한 클럭 신호(CK)에 기초하여, 데이터 신호(D)를, 기생 용량에 의해 래치하여 출력하고, 정귀환 D 플립플롭 회로 106에 공급한다. 버퍼 104는, 타이밍 비교기 100이 수취한 클럭 신호(CK)를 소정 시간 지연시키고, 정귀환 D 플립플롭 회로 106에 공급한다. 정귀환 D 플립플롭 회로 106은, 버퍼 104에 의해서 지연된 클럭 신호(CK)에 기초하여, 다이나믹 D 플립플롭 회로 102가 출력한 출력 신호를, 정귀환 회로에 의해 래치하여 출력한다. 버퍼 104는, 정귀환 D 플립플롭 회로 106의 셋업 타임 이상의 시간을 지연시키는 것이 바람직하다. 또한, 정귀환 D 플립플롭 회로 106은, 본 발명의 D 플립플롭 회로의 일례이다.
타이밍 비교기 100은, 버퍼 104를 포함함으로써, 다이나믹 D 플립플롭 회로 102와 정귀환 D 플립플롭 회로 106을 파이프라인 동작은 아니고 지연 라인 동작시킬 수 있다. 즉, 다이나믹 D 플립플롭 회로 102와 정귀환 D 플립플롭 회로 106을 동일한 클럭 신호로 동작시킬 수 있다.
도 2는, 다이나믹 D 플립플롭 회로 102의 구성의 일례를 나타낸다. 다이나 믹 D 플립플롭 회로 102는, 제1 아날로그 스위치 200, 제1 인버터 202, 제2 아날로그 스위치 204, 및 제2 인버터 206을 포함한다. 제1 아날로그 스위치 200은, 타이밍 비교기 100이 수취한 클럭 신호(CK)에 기초하여, 온오프 제어를 행한다. 제1 인버터 202는, 제1 아날로그 스위치 200을 통과한 신호를 반전시켜 출력한다. 제2 아날로그 스위치 204는, 제1 인버터 202의 후단(後段)에 접속되고, 타이밍 비교기 100이 수취한 클럭 신호(CK)에 기초하여, 제1 아날로그 스위치 200의 온오프 제어와 반전된 온오프 제어를 행한다. 제2 인버터 206은, 제2 아날로그 스위치 204를 통과한 신호를 반전시켜 출력한다.
제1 아날로그 스위치 200 및 제2 아날로그 스위치 204는, P 채널/N 채널의 트랜지스터를 이용한 아날로그 스위치이고, CK와 동위상의 CKP 및 CK 역위상의 CKN에 의해 스위칭 동작을 행한다. 또한, 제1 인버터 202 및 제2 인버터 206은, CMOS 인버터이다. 그리고, 다이나믹 D 플립플롭 회로 102는, 제1 아날로그 스위치 200 및 제2 아날로그 스위치 204의 아날로그 스위치와, 제1 인버터 202 및 제2 인버터 206의 게이트 용량 및 배선 용량 등의 기생 용량에 의해서, 샘플 홀드 회로를 구성한다.
다이나믹 D 플립플롭 회로 102는, 루프 회로를 포함하고 있지 않기 때문에, 충분히 전하가 충전되지 않으면 논리 출력 레벨이 「H」레벨과 「L」레벨의 중간 레벨이 되어 버린다. 그러나, 중간 레벨을 출력하는 위상폭은 극히 작고, 히스테리시스의 폭이 극히 작다고 하는 이점이 있다.
도 3은, 정귀환 D 플립플롭 회로 106의 구성의 일례를 나타낸다. 정귀환 D 플립플롭 회로 106은, 제3 아날로그 스위치 300, 제3 인버터 302, 제4 아날로그 스위치 304, 제4 인버터 306, 제5 인버터 308, 제5 아날로그 스위치 310, 제6 인버터 312, 제6 아날로그 스위치 314를 포함한다.
제3 아날로그 스위치 300은, 버퍼 104에 의해서 지연된 클럭 신호(CK)에 기초하여, 온오프 제어를 행한다. 제3 인버터 302는, 제3 아날로그 스위치 300을 통과한 신호를 반전시켜 출력한다. 제4 아날로그 스위치 304는, 제3 인버터 302의 후단에 접속되고, 버퍼 104에 의해서 지연된 클럭 신호(CK)에 기초하여, 제3 아날로그 스위치 300의 온오프 제어와 반전된 온오프 제어를 행한다. 제4 인버터 306은, 제4 아날로그 스위치 304를 통과한 신호를 반전시켜 출력한다. 제5 인버터 308은, 제3 인버터 302로부터 출력된 신호를 반전시켜 출력한다. 제5 아날로그 스위치 310은, 제5 인버터 308의 후단에 접속되고, 버퍼 104에 의해서 지연된 클럭 신호에 기초하여, 제3 아날로그 스위치 300의 온오프 제어와 반전된 온오프 제어를 행하며, 통과한 신호를 제3 인버터 302에 공급한다. 제6 인버터 312는, 제4 인버터 306으로부터 출력된 신호를 반전시켜 출력한다. 제6 아날로그 스위치 314는, 제6 인버터 312의 후단에 접속되고, 버퍼 104에 의해서 지연된 클럭 신호(CK)에 기초하여, 제4 아날로그 스위치 304의 온오프 제어와 반전된 온오프 제어를 행하며, 통과한 신호를 제4 인버터 306에 공급한다.
제3 아날로그 스위치 300, 제4 아날로그 스위치 304, 제5 아날로그 스위치 310, 및 제6 아날로그 스위치 314는, P 채널/N 채널의 트랜지스터를 이용한 아날로그 스위치이고, CK와 동위상의 CKP 및 CK 역위상의 CKN에 의해 스위칭 동작을 행한 다. 또한, 제3 인버터 302, 제4 인버터 306, 제5 인버터 308, 및 제6 인버터 312는, CMOS 인버터이다. 그리고, 정귀환 D 플립플롭 회로 106은, 제3 인버터 302, 제5 인버터 308, 및 제5 아날로그 스위치 310으로 구성되는 루프 회로로 제3 아날로그 스위치 300의 출력을 보유하고, 제4 인버터 306, 제6 인버터 312, 및 제6 아날로그 스위치 314로 구성되는 루프 회로로 제4 아날로그 스위치 304의 출력을 보유한다.
정귀환 D 플립플롭 회로 106은, 정귀환 회로에 의해 신호를 증폭하여 출력한다. 그 때문에, 다이나믹 D 플립플롭 회로 102로부터 중간 레벨의 데이터 신호(D)가 입력된 경우에, 히스테리시스가 생겨 버린다. 그러나, 이러한 히스테리시스의 폭은, 다이나믹 D 플립플롭 회로 102의 논리 출력이 중간 레벨이 되는 폭이므로, 극히 작다. 따라서, 본 발명에 의한 타이밍 비교기 100에 의하면, 중간 레벨의 논리 출력을 출력하는 경우가 없기 때문에, 위상이 락 될 때까지 필요로 하는 시간을 단축할 수 있고, 보다 고주파 대역으로의 대응이 가능해진다.
도 4는, 본 발명에 의한 가변 지연 회로 400의 구성의 일례를 나타낸다. 가변 지연 회로 400은, DLL(Delay Lock Loop) 회로이고, 기준 클럭 신호를 지정된 시간 지연시켜 출력한다. 가변 지연 회로 400은, 복수단(複數段)의 가변 지연 소자 402, 선택기 403, 가변 지연 소자 404, 위상 비교기 406, 및 지연량 제어부 408을 포함한다. 지연량 제어부 408은, 카운터 410 및 DAC 412를 포함한다.
복수단의 가변 지연 소자 402는, 직렬로 접속되고, 기준 클럭 신호 또는 데이터 신호를 순차적으로 지연시켜 선택기 403에 공급한다. 선택기 403은, 복수단 의 가변 지연 소자 402의 각각이 출력한 복수의 기준 클럭 신호 또는 데이터 신호 중 하나의 기준 클럭 신호를 상호 독립적으로 선택하여 위상 비교기 406에 공급하고, 또한, 복수단의 가변 지연 소자 402의 각각이 출력한 복수의 기준 클럭 신호 또는 데이터 신호 중 하나의 기준 클럭 신호를 선택하여 가변 지연 회로 400의 외부로 출력한다. 가변 지연 소자 404는, 복수단의 가변 지연 소자 402에 병렬로 접속되고, 기준 클럭 신호를 지연시킨다. 그리고, 위상 비교기 406은, 선택기 403으로부터 공급된, 복수단의 가변 지연 소자 402에 의해서 지연된 기준 클럭 신호의 위상을, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호의 위상과 비교한다. 지연량 제어부 408은, 위상 비교기 406의 비교 결과에 기초하여, 선택기 403으로부터 공급된, 복수단의 가변 지연 소자 402에 의해서 지연된 기준 클럭 신호의 위상을, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호의 소정의 사이클 마다의 위상과 실질적으로 동일하게 할 수 있도록, 복수단의 가변 지연 소자 402의 각각의 지연량을 제어한다.
구체적으로는, 위상 비교기 406은, 복수단의 가변 지연 소자 402에 의해서 지연된 기준 클럭 신호의 위상이, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호의 위상에 대하여 앞서 있는지 또는 뒤처져 있는지를 나타내는 플래그 신호를 출력한다. 그리고, 카운터 410은, 위상 비교기 406으로부터 출력된 플래그 신호가, 복수단의 가변 지연 소자 402에 의해서 지연된 기준 클럭 신호의 위상이 앞서 있다는 것을 나타내는 경우에는 카운트 값을 증가시키고, 뒤처져 있다는 것을 나타내는 경우에는 카운트 값을 감소시킨다. 그리고, DAC 412는, 카운터 410의 카운트 값에 기초하여, 복수단의 가변 지연 소자 402에 대하여 지연량을 제어하는 바이어스 신호를 공급한다. 여기서, 가변 지연 소자 402 한 단 마다의 지연 시간은, 다음 식과 같이 정해진다.
(가변 지연 소자 402 한 단의 지연량) = ((기준 클럭 신호의 주기)-(가변 지연 소자 404의 지연량))/(DLL에 이용되는 가변 지연 소자 402의 단수)
본 발명에 의한 가변 지연 회로 400에 의하면, 프로세스의 변화 또는 전압 또는 온도 등의 환경 변화에 의한 복수단의 가변 지연 소자 402의 전달 지연 시간의 가변량을, DLL의 락 레인지에 할당할 수 있으므로, 가변 지연 소자 402가(가변 지연 소자 404의 지연량)/(DLL에 이용되는 가변 지연 소자 402의 단수)만의 가변량을 포함하는 것만으로, 프로세스의 변화나 전압 또는 온도 등의 환경 변화에 의한 복수단의 가변 지연 소자 402의 전달 지연 시간의 격차를 흡수할 수 있다. 더욱이, 지연시킬 수 있는 기준 클럭 신호의 주기의 폭을 크게 할 수 있고, 또한 기준 클럭 신호의 주기가 바뀌어도, 회로를 수정하는 일 없이, 소프트웨어에 의한 처리만으로 용이하게 대응할 수 있다.
도 5는, 본 발명에 의한 가변 지연 회로 500의 구성의 일례를 나타낸다. 가변 지연 회로 500은, 도 4에 나타낸 가변 지연 회로 400의 일례인 DLL 회로를 포함하고, 데이터 신호를 지정된 시간 지연시켜 출력한다. 가변 지연 회로 500은, 도 4에 나타낸 가변 지연 회로 400의 구성 요소에 더하여, 복수단의 가변 지연 소자 502 및 선택기 504를 포함한다.
복수단의 가변 지연 소자 502는, 복수단의 가변 지연 소자 402와 실질적으로 동일한 지연 특성을 포함하고, 직렬로 접속되며, 데이터 신호를 순차적으로 지연시킨다. 기준 클럭 신호의 주기분의 지연 시간을 지연시키기 위한 단수를 한도로 가변 지연 소자 402의 단수를 작게 함으로써, 회로 규모를 축소할 수 있다. 또한, 선택기 504는, 복수단의 가변 지연 소자 502의 각각이 출력한 복수의 데이터 신호 중 하나의 데이터 신호를 선택하여 가변 지연 회로 500의 외부로 출력한다.
지연량 제어부 408은, 위상 비교기 406의 비교 결과에 기초하여, 복수단의 가변 지연 소자 402에 의해서 지연된 기준 클럭 신호의 위상을, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 가변 지연 소자 402의 각각의 지연량을 제어하며, 복수단의 가변 지연 소자 502에 의해서 지연된 기준 클럭 신호의 위상을, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 가변 지연 소자 402의 각각의 지연량을 제어한다. 예를 들면, 지연량 제어부 408은, 복수단의 가변 지연 소자 402의 각각에 제1 제어 신호를 공급함으로써 지연량을 제어하고, 복수단의 가변 지연 소자 502의 각각에 제1 제어 신호로부터 고유하게 정해지는 제2 제어 신호를 공급함으로써 지연량을 제어한다. 또한, 복수단의 가변 지연 소자 502와 복수단의 가변 지연 소자 402는, 동일한 단수인 경우에는, 지연량 제어부 408은, 복수단의 가변 지연 소자 402의 각각에 제1 제어 신호를 공급하고, 복수단의 가변 지연 소자 502의 각각에 제1 제어 신호와 동일한 제2 제어 신호를 공급함으로써, 복수단의 가변 지연 소자 402와 복수단의 가변 지연 소자 502를 실질적으로 동일한 지연량으로 제어해도 좋 다.
도 6은, 위상 비교기 406의 구성의 일례를 나타낸다. 위상 비교기 406은, 다이나믹 D 플립플롭 회로 600 및 정귀환 D 플립플롭 회로 602를 포함한다. 다이나믹 D 플립플롭 회로 600은, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호에 기초하여, 복수단의 가변 지연 소자 402에 의해서 지연된 기준 클럭 신호를, 기생 용량에 의해 래치하여 출력한다. 정귀환 D 플립플롭 회로 602는, 가변 지연 소자 404에 의해서 지연된 기준 클럭 신호에 기초하여, 다이나믹 D 플립플롭 회로 600이 출력한 출력신호를, 정귀환 회로에 의해 래치하여 출력한다.
다이나믹 D 플립플롭 회로 600은, 도 2에 나타낸 다이나믹 D 플립플롭 회로 102와 동일한 구성 및 기능을 가지고, 정귀환 D 플립플롭 회로 602는, 도 3에 나타낸 정귀환 D 플립플롭 회로 106과 동일한 구성 및 기능을 가지므로, 설명을 생략한다.
도 7은, 본 발명의 제1 실시 형태에 의한 시험 장치 700의 구성의 일례를 나타낸다. 시험 장치 700은, 패턴 발생기 702, 파형 정형부 704, 타이밍 발생기 706, 기준 클럭 발생기 708, 타이밍 발생기 710, 비교부 712, 및 판정부 714를 포함한다. 패턴 발생기 702는, 피시험 디바이스 716에 공급하는 데이터 신호를 발생하고, 파형 정형부 704에 공급한다. 또한, 기준 클럭 발생기 708은, 피시험 디바이스 716의 양부 판정을 행하기 위한 기대값 신호를 발생하고, 판정부 714에 공급한다. 타이밍 발생기 706은, 기준 클럭 발생기 708이 발생한 기준 클럭 신호에 기초하여, 파형 정형부 704가 피시험 디바이스 716에 데이터 신호를 공급하는 타이밍 을 나타내는 스트로브 신호를 발생한다. 또한, 타이밍 발생기 710은, 기준 클럭 발생기 708이 발생한 기준 클럭 신호에 기초하여, 비교부 712가 피시험 디바이스 716으로부터 출력된 데이터 신호를 샘플링하는 타이밍을 나타내는 스트로브 신호를 발생한다.
파형 정형부 704는, 패턴 발생기 702가 발생한 데이터 신호의 파형을 정형하고, 타이밍 발생기 706이 발생한 스트로브 신호에 기초하여, 데이터 신호를 피시험 디바이스 716에 공급한다. 피시험 디바이스 716은, 공급된 데이터 신호에 대응한 데이터 신호를 출력한다. 그리고, 비교부 712는, 피시험 디바이스 716으로부터 출력된 데이터 신호를, 타이밍 발생기 710이 발생한 스트로브 신호에 의해 샘플링한다. 그리고, 판정부 714는, 비교부 712의 샘플링 결과를, 패턴 발생기 702가 발생한 기대값 신호와 비교함으로써, 피시험 디바이스 716의 양부를 판정한다.
도 8은, 비교부 712의 구성의 일례를 나타낸다. 비교부 712는, H측 레벨 비교기 800, H측 타이밍 비교기 802, L측 레벨 비교기 804, 및 L측 타이밍 비교기 806을 포함한다. H측 레벨 비교기 800은, 피시험 디바이스 716으로부터 출력된 데이터 신호를 H측 역치(VOH)와 비교하고, 비교 결과(SH)를 출력한다. 예를 들면, H측 레벨 비교기 800은, 피시험 디바이스 716으로부터 출력된 데이터 신호가 H측 역치(VOH)보다 큰 경우에는 논리값 「0」을 출력하고, 피시험 디바이스 716으로부터 출력된 데이터 신호가 H측 역치(VOH)보다 작은 경우에는 논리값 「1」을 출력한다. 또한, L측 레벨 비교기 804는, 피시험 디바이스 716으로부터 출력된 데이터 신호를 L측 역치(VOL)와 비교하고, 비교 결과(SL)를 출력한다. 예를 들면, L측 레벨 비교 기 804는, 피시험 디바이스 716으로부터 출력된 데이터 신호가 L측 역치(VOL)보다 작은 경우에는 논리값 「0」을 출력하고, 피시험 디바이스 716으로부터 출력된 데이터 신호가 L측 역치(VOL)보다 큰 경우에는 논리값 「1」을 출력한다.
H측 타이밍 비교기 802는, H측 레벨 비교기 800의 비교 결과(SH)를, 타이밍 발생기 710이 발생한 H측 스트로브 신호(STRBH)에 의해 샘플링하여, 샘플링 결과를 판정부 714에 출력한다. 또한, L측 타이밍 비교기 806은, L측 레벨 비교기 804의 비교 결과(SL)를, 타이밍 발생기 710이 발생한 L측 스트로브 신호(STRBL)에 의해 샘플링하여, 샘플링 결과를 판정부 714에 출력한다.
H측 타이밍 비교기 802 및 L측 타이밍 비교기 806은, 도 1에 나타낸 타이밍 비교기 100과 동일한 구성 및 기능을 가지므로, 설명을 생략한다. H측 타이밍 비교기 802 및 L측 타이밍 비교기 806으로서, 도 1에 도시한 타이밍 비교기 100과 동일한 구성 및 기능을 가짐으로써, 피시험 디바이스 716으로부터 출력된 데이터 신호를 높은 정밀도로 샘플링할 수 있으므로, 피시험 디바이스 716을 정확하게 시험할 수 있다.
도 9는, 본 발명의 제2 실시 형태에 의한 시험 장치 900의 구성의 일례를 나타낸다. 시험 장치 900은, 패턴 발생기 902, 파형 정형부 904, 타이밍 발생기 906, 기준 클럭 발생기 908, 타이밍 발생기 910, 신호 특성 검출부 912, 및 판정부 914를 포함한다. 패턴 발생기 902는, 피시험 디바이스 916에 공급하는 데이터 신호를 발생하고, 파형 정형부 904에 공급한다. 또한, 기준 클럭 발생기 908은, 피시험 디바이스 916의 양부 판정을 행하기 위한 기대값 신호를 발생하고, 판정부 914에 공급한다. 기준 클럭 발생기 908은, 기준 클럭 신호를 발생하고, 타이밍 발생기 906 및 타이밍 발생기 910, 및 신호 특성 검출부 912에 공급한다. 타이밍 발생기 906은, 기준 클럭 발생기 908이 발생한 기준 클럭 신호에 기초하여, 파형 정형부 904가 피시험 디바이스 916에 데이터 신호를 공급하는 타이밍을 나타내는 스트로브 신호를 발생한다. 또한, 타이밍 발생기 910은, 기준 클럭 발생기 908이 발생한 기준 클럭 신호에 기초하여, 신호 특성 검출부 912가 피시험 디바이스 916으로부터 출력된 데이터 신호를 샘플링하는 타이밍을 나타내는 스트로브 신호를 발생한다.
파형 정형부 904는, 패턴 발생기 902가 발생한 데이터 신호의 파형을 정형하고, 타이밍 발생기 906이 발생한 스트로브 신호에 기초하여, 데이터 신호를 피시험 디바이스 916에 공급한다. 피시험 디바이스 916은, 공급된 데이터 신호에 대응한 데이터 신호를 출력한다. 그리고, 신호 특성 검출부 912는, 피시험 디바이스 916으로부터 출려된 데이터 신호를, 타이밍 발생기 910이 발생한 스트로브 신호에 의해 샘플링하고, 피시험 디바이스 916으로부터 출력된 데이터 신호의 신호 특성을 검출한다. 그리고, 판정부 914는, 신호 특성 검출부 912의 검출 결과를, 패턴 발생기 902가 발생한 기대값 신호와 비교함으로써, 피시험 디바이스 916의 양부를 판정한다.
도 10은, 신호 특성 검출부 912의 구성의 일례를 나타낸다. 신호 특성 검출부 912는, 복수단의 가변 지연 소자 1000, 선택기 1002, 가변 지연 소자 1004, 위상 비교기 1006, 지연량 제어부 1007, 복수단의 가변 지연 소자 1012, 복수의 타이 밍 비교기 1014, 복수단의 가변 지연 소자 1016, 복수단의 가변 지연 소자 1018, 선택기 1020, 가변 지연 소자 1022, 위상 비교기 1024, 및 지연량 제어부 1025를 포함한다. 지연량 제어부 1007은, 카운터 1008 및 DAC 1010을 포함하고, 지연량 제어부 1025는, 카운터 1026 및 DAC 1028을 포함한다. 또한, 신호 특성 검출부 912는, 본 발명의 데이터 샘플링 장치의 일례이다.
복수단의 가변 지연 소자 1012는, 직렬로 접속되고, 지연량 T로 피시험 디바이스 916으로부터 출력된 데이터 신호를 순차적으로 지연시킨다. 또한, 복수단의 가변 지연 소자 1016은, 직렬로 접속되고, 지연량 T보다 큰 지연량 T+Δt로, 타이밍 발생기 910으로부터 출력된 스트로브 신호를 순차적으로 지연시킨다. 그리고, 복수의 타이밍 비교기 1014는, 복수단의 가변 지연 소자 1012의 각각에 의해서 지연된, 지연량이 다른 복수의 데이터 신호의 각각을, 복수단의 가변 지연 소자 1012의 각각과 동일한 단의 가변 지연 소자 1016에 의해서 지연된 스트로브 신호에 의해 샘플링한다. 그리고, 신호 특성 검출부 912는, 복수의 타이밍 비교기 1014의 각각에 의한 샘플링 결과에 기초하여, 피시험 디바이스 916으로부터 출력된 데이터 신호의 위상을 검출한다.
또한, 복수의 타이밍 비교기 1014의 각각은, 도 1에 나타낸 타이밍 비교기 100과 동일한 구성 및 기능을 가지고, 지연량이 다른 복수의 데이터 신호(D0, D1, D2, …Dn-1, Dn)의 각각을, 지연량이 다른 복수의 스트로브 신호(C0, C1, C2, …Cn-1, Cn)의 각각으로 샘플링하며, 샘플링 결과(Q0, Q1, Q2, …Qn-1, Qn)를 출력한다. 이와 같이, 도 1에 나타낸 타이밍 비교기 100과 동일한 교정 및 기능을 가지 는 타이밍 비교기 1014를 이용함으로써, 보다 고주파 대역으로의 대응이 가능해져, 샘플링 신호의 상승 또는 하강에 있어서의 스큐를 작게 할 수 있다.
또한, 복수단의 가변 지연 소자 1000은, 직렬로 접속되고, 기준 클럭 발생기 908이 출력한 기준 클럭 신호를 순차적으로 지연시켜 선택기 1002에 공급한다. 또한, 복수단의 가변 지연 소자 1000은, 복수단의 가변 지연 소자 1012와 실질적으로 동일한 지연 특성을 갖는다. 그리고, 선택기 1002는, 복수단의 가변 지연 소자 1000의 각각이 출력한 복수의 기준 클럭 신호 또는 데이터 신호 중 하나의 기준 클럭 신호를 선택하여 위상 비교기 1006에 공급한다. 또한, 가변 지연 소자 1004는, 복수단의 가변 지연 소자 1000에 병렬로 접속되고, 미리 지정된 지연량으로, 기준 클럭 발생기 908이 출력한 기준 클럭 신호를 지연시켜 위상 비교기 1006에 공급한다.
위상 비교기 1006은, 선택기 1002로부터 공급된, 복수단의 가변 지연 소자 1000에 의해서 지연된 기준 클럭 신호의 위상을, 가변 지연 소자 1004에 의해서 지연된 기준 클럭 신호의 위상과 비교한다. 그리고, 지연량 제어부 1007은, 위상 비교기 1006의 비교 결과에 기초하여, 선택기 1002로부터 공급된, 복수단의 가변 지연 소자 1000에 의해서 지연된 기준 클럭 신호의 위상, 및 복수단의 가변 지연 소자 1012에 의해서 지연된 데이터 신호의 위상을, 가변 지연 소자 1004에 의해서 지연된 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 가변 지연 소자 1000의 지연량, 및 복수단의 가변 지연 소자 1012의 지연량을 제어한다.
또한, 복수단의 가변 지연 소자 1018은, 직렬로 접속되고, 기준 클럭 발생기 908이 출력한 기준 클럭 신호를 순차적으로 지연시켜 선택기 1020에 공급한다. 또한, 복수단의 가변 지연 소자 1018은, 복수단의 가변 지연 소자 1016과 실질적으로 동일한 지연 특성을 갖는다. 그리고, 선택기 1020은, 복수단의 가변 지연 소자 1018의 각각이 출력한 복수의 기준 클럭 신호 또는 데이터 신호 중 하나의 기준 클럭 신호를 선택하여 위상 비교기 1024에 공급한다. 또한, 가변 지연 소자 1022는, 복수단의 가변 지연 소자 1018에 병렬로 접속되고, 미리 지정된 지연량으로, 기준 클럭 발생기 908이 출력한 기준 클럭 신호를 지연시켜 위상 비교기 1024에 공급한다.
위상 비교기 1024는, 선택기 1020으로부터 공급된, 복수단의 가변 지연 소자 1018에 의해서 지연된 기준 클럭 신호의 위상을, 가변 지연 소자 1022에 의해서 지연된 기준 클럭 신호의 위상과 비교한다. 그리고, 지연량 제어부 1025는, 위상 비교기 1024의 비교 결과에 기초하여, 선택기 1020으로부터 공급된, 복수단의 가변 지연 소자 1018에 의해서 지연된 기준 클럭 신호의 위상, 및 복수단의 가변 지연 소자 1016에 의해서 지연된 데이터 신호의 위상을, 가변 지연 소자 1022에 의해서 지연된 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 가변 지연 소자 1018의 지연량, 및 복수단의 가변 지연 소자 1016의 지연량을 제어한다.
또한, 가변 지연 소자 1000, 선택기 1002, 가변 지연 소자 1004, 위상 비교기 1006, 지연량 제어부 1007, 카운터 1008, DAC 1010, 및 가변 지연 소자 1012의 각각은, 도 5에 나타낸 가변 지연 소자 402, 선택기 403, 가변 지연 소자 404, 위상 비교기 406, 지연량 제어부 408, 카운터 410, DAC 412, 및 가변 지연 소자 502의 각각과 동일한 구성 및 기능을 갖는다. 또한, 가변 지연 소자 1018, 선택기 1020, 가변 지연 소자 1022, 위상 비교기 1024, 지연량 제어부 1025, 카운터 1026, DAC 1028, 및 가변 지연 소자 1016의 각각은, 도 5에 나타낸 가변 지연 소자 402, 선택기 403, 가변 지연 소자 404, 위상 비교기 406, 지연량 제어부 408, 카운터 410, DAC 412, 및 가변 지연 소자 502의 각각과 동일한 구성 및 기능을 가지고, 지연 시간이 다른 복수의 스트로브 신호를 발생하는 멀티 스트로브 발생 회로로서 기능한다.
도 11은, 신호 특성 검출부 912에 의한 위상 검출 동작의 일례를 나타낸다. 도 11(a)는, 복수의 타이밍 비교기 1014의 입력 신호 및 출력 신호를 나타낸다. 도 11(b)는, 위상 검출 동작의 개요를 나타낸다.
1단째의 타이밍 비교기 1014는, 피시험 디바이스 916으로부터 출력된 데이터 신호(D0)를, 타이밍 발생기 910이 발생한, 데이터 신호(D0)의 변화점보다 Tofs 만큼 위상이 빠른 스트로브 신호(C0)에 의해 샘플링하여, 샘플링 결과(Q0)를 출력한다. 본 예에 있어서는, 스트로브 신호(C0)의 타이밍에 있어서 데이터 신호(D0)는, 「L」이므로, 샘플링 결과(Q0)는, 「L」이다.
2단째의 타이밍 비교기 1014는, 데이터 신호(D0)가 1단째의 가변 지연 소자 1012에 의해서 지연량 T 만큼 지연된 데이터 신호(D1)를, 스트로브 신호(C0)가 1단째의 가변 지연 소자 1016에 의해서 지연량 T+Δt 만큼 지연된 스트로브 신호(C1) 에 의해 샘플링하여, 샘플링 결과(Q1)를 출력한다. 본 예에 있어서는, 스트로브 신호(C1)의 타이밍에 있어서 데이터 신호(D1)는, 「L」이므로, 샘플링 결과(Q1)는, 「L」이다.
3단째의 타이밍 비교기 1014는, 데이터 신호(D1)가 2단째의 가변 지연 소자 1012에 의해서 지연량 T 만큼 한층 더 지연된 데이터 신호(D2)를, 스트로브 신호(C1)가 더욱 2단째의 가변 지연 소자 1016에 의해서 지연량 T+Δt 만큼 지연된 스트로브 신호(C2)에 의해 샘플링하여, 샘플링 결과(Q2)를 출력한다. 본 예에 있어서는, 스트로브 신호(C2)의 타이밍에 있어서 데이터 신호(D2)는, 「L」이므로, 샘플링 결과(Q2)는, 「L」이다.
이상과 같이, 복수의 타이밍 비교기 1014는, 복수의 데이터 신호(D0, D1, D2, …Dn-1, Dn)의 각각을, 복수의 스트로브 신호(C0, C1, C2, …Cn-1, Cn)의 각각으로 샘플링하고, 샘플링 결과(Q0, Q1, Q2, …Qn-1, Qn)를 출력한다.
n단째의 타이밍 비교기 1014는, 데이터 신호(Dn-1)가 n단째의 가변 지연 소자 1012에 의해서 지연량 T 만큼 지연된 데이터 신호(Dn)를, 스트로브 신호(Cn-1)가 n단째의 가변 지연 소자 1016에 의해서 지연량 T+Δt 만큼 지연된 스트로브 신호(Cn)에 의해 샘플링하여, 샘플링 결과(Qn)를 출력한다. 본 예에 있어서는, 스트로브 신호(Cn)의 타이밍에 있어서 데이터 신호(Dn)는, 「H」이므로, 샘플링 결과(Qn)는, 「H」이다.
즉, 예를 들면 판정부 914가, 복수의 타이밍 비교기 1014의 샘플링 결과(Q0, Q1, Q2, …Qn-1, Qn)를 읽어내 플롯함으로써, 도 11(b)에 나타낸 바와 같이, 피시 험 디바이스 916으로부터 출력된 데이터 신호의 변화점을 넘어 복수의 스트로브 신호(C0, C1, C2, …Cn-1, Cn)를 공급하고, 복수의 스트로브 신호(C0, C2, C2, … Cn-1, Cn)의 각각에 의해 데이터 신호를 샘플링하여, 데이터 신호의 변화점을 검출하는 것으로 유사한 기능을 실현할 수 있다. 더욱이, 본 실시 형태에 의한 시험 장치 700에 의하면, 1 패스(pass)의 시험 프로세스, 즉 피시험 디바이스 916에 데이터 신호를 한 번 출력시키는 것만으로, 당해 데이터 신호의 위상을 검출할 수 있으므로, 매우 단시간에 피시험 디바이스 916의 시험을 행할 수 있다.
도 12는, 신호 특성 검출부 912의 구성의 일례를 나타낸다. 신호 특성 검출부 912는, 도 10에 나타낸 구성 요소에 더하여, 복수의 EOR 회로 1200을 포함한다. 복수의 EOR 회로 1200은, 연속하는 2개의 타이밍 비교기 1014의 각각의 2개의 샘플링 결과를 한 조로 하여, 복수의 샘플링 결과의 조를 각각 배타적 논리합 연산한다.
구체적으로는, 1단째의 EOR 회로 1200은, 1단째의 타이밍 비교기 1014의 샘플링 결과(Q0)와 2단째의 타이밍 비교기 1014의 샘플링 결과(Q1)를 배타적 논리합 연산하고, 연산 결과(EDG1)를 출력한다. 또한, 2단째의 EOR 회로 1200은, 2단째의 타이밍 비교기 1014의 샘플링 결과(Q1)와 3단째의 타이밍 비교기 1014의 샘플링 결과(Q2)를 배타적 논리합 연산하고, 연산 결과(EDG2)를 출력한다. 또한, 3단째의 EOR 회로 1200은, 3단째의 타이밍 비교기 1014의 샘플링 결과(Q2)와 4단째의 타이밍 비교기 1014의 샘플링 결과(Q3)를 배타적 논리합 연산하고, 연산 결과(EDG3)를 출력한다. 그리고, n단째의 EOR 회로 1200은, n단째의 타이밍 비교기 1014의 샘플 링 결과(Qn-1)와 n+1단째의 타이밍 비교기 1014의 샘플링 결과(Qn)를 배타적 논리합 연산하고, 연산 결과(EDGn)를 출력한다. 또한, 복수의 EOR 회로 1200은, 2개의 샘플링 결과가 서로 다른지 아닌지를 나타내는 논리값을 출력하는 회로이면, EOR 회로 이외의 회로여도 좋다.
도 13은, 신호 특성 검출부 912에 의한 에지 검출 동작의 일례를 나타낸다. 신호 특성 검출부 912는, 복수의 EOR 회로 1200 중에서 2개의 샘플링 결과가 서로 다르다는 것을 나타내는 논리값을 출력한 EOR 회로 1200에 대응하는 스트로브 신호의 타이밍을, 데이터 신호의 에지로서 검출한다. 즉, 2개의 샘플링 결과가 서로 다르다는 것을 나타내는 논리값을 출력한 EOR 회로 1200이 배타적 논리합 연산에 이용한 샘플링 결과를 샘플링한 타이밍 비교기 1014가 수취한 스트로브 신호의 타이밍을, 피시험 디바이스 916으로부터 출력된 데이터 신호의 에지로서 검출한다.
예를 들면, 도 13에 나타낸 바와 같이, 1단째로부터 3단째까지의 타이밍 비교기 1014의 샘플링 결과(Q0, Q1, Q2)가 「L」이고, 4단째 이후의 타이밍 비교기 1014의 샘플링 결과(Q3, Q4, Q5, Q6 …)가 「H」인 경우, 3단째의 타이밍 비교기 1014의 샘플링 결과(Q2)와 4단째의 타이밍 비교기 1014의 샘플링 결과(Q3)를 배타적 논리합 연산한, 3단째의 EOR 회로 1200의 연산 결과(EDG3)가 「H」, 즉 2개의 샘플링 결과가 서로 다르다는 것을 나타낸다. 따라서, 본 예에 있어서, 신호 특성 검출부 912는, 4단째의 타이밍 비교기 1014가 수취한 스트로브 신호(C3)의 타이밍을, 데이터 신호의 에지로서 검출한다. 본 실시 형태에 의한 시험 장치 700에 의하면, 하드웨어 회로에 의해, 피시험 디바이스 916으로부터 출력된 데이터 신호의 에지를 검출할 수 있으므로, 매우 단시간에 피시험 디바이스 916의 시험을 행할 수 있다.
도 14는, 신호 특성 검출부 912의 구성의 일례를 나타낸다. 신호 특성 검출부 912는, 도 10 및 도 12에 나타낸 구성 요소에 더하여, 카운터 1400, 복수의 카운터 1402, 복수의 버퍼 1404, 복수의 AND 회로 1406, 및 카운터 제어 회로 1408을 포함한다.
카운터 1400은, 타이밍 발생기 910이 발생한 스트로브 신호(C0)를 카운트하고, 카운트 값을 카운터 제어 회로 1408에 공급한다. 또한, 복수의 카운터 1402는, 복수의 타이밍 비교기 1014의 각각이, 복수의 데이터 신호의 각각을 복수의 스트로브 신호의 각각의 타이밍으로 샘플링하는 동작을 복수 회 행하며, 복수의 EOR 회로 1200의 각각이 배타적 논리합 연산을 복수 회 행하는 경우에, 복수의 EOR 회로 1200의 각각이 2개의 샘플링 결과가 서로 다르다는 것을 나타내는 논리값을 출력한 회수를 각각 카운트한다. 그리고, 신호 특성 검출부 912는, 복수의 카운터 1402의 카운트 값에 기초하여, 피시험 디바이스 916이 출력한 데이터 신호의 지터를 측정한다.
구체적으로는, 복수의 버퍼 1404의 각각은, 복수단의 가변 지연 소자 1016의 각각으로부터 출력된 복수의 스트로브 신호(C1, C2, C3, …Cn-1, Cn)의 각각을 지연시켜, 복수의 AND 회로 1406에 공급한다. 복수의 버퍼 1404의 각각은, 복수의 스트로브 신호(C1, C2, C3, …Cn-1, Cn)의 각각을, 복수의 카운터 1402의 각각의 셋업 타임 이상 지연시키는 것이 바람직하다. 이에 의해, 복수의 타이밍 비교기 1014와 복수의 카운터 1402를 지연 라인 동작시킬 수 있다. 복수의 AND 회로 1406의 각각은, 복수의 EOR 회로 1200의 각각이 출력한 복수의 연산 결과(EDG1, EDG2, EDG3, …EDGn-1, EDGn)와, 복수의 버퍼 1404의 각각에 의해서 지연된 복수의 스트로브 신호(C1, C2, C3, …Cn-1, Cn)와의 논리곱 연산을 행하고, 연산 결과를 복수의 카운터 1402의 각각에 공급한다.
복수의 카운터 1402의 각각은, 복수의 AND 회로 1406의 각각으로부터 출력된 연산 결과에 기초하여, 피시험 디바이스 916으로부터 출력된 데이터 신호의 에지의 타이밍을 나타내는 복수의 스트로브 신호의 각각에 대응하여, 카운트 값을 증가시킨다. 카운터 제어 회로 1408은, 복수의 카운터 1402에 카운트를 개시시키는 카운터 제어 신호를 복수의 카운터 1402에 공급하고, 또한, 카운터 1400이 스트로브 신호(C0)를 소정의 파라미터 분의 카운트 값을 카운트한 경우에, 복수의 카운터 1402에 카운트를 정지시키는 카운터 제어 신호를 복수의 카운터 1402에 공급한다.
도 15 및 도 16은, 신호 특성 검출부 912에 의한 지터 측정 동작의 일례를 나타낸다. 도 16(a)는, 복수의 카운터 1402의 각각과, 복수의 카운터 1402의 카운트 값과의 관계를 나타낸다. 도 16(b)는, 복수의 스트로브 신호의 타이밍의 각각과, 데이터 신호의 에지의 발생 빈도와의 관계를 나타낸다.
도 15에 나타낸 바와 같이, 복수의 타이밍 비교기 1014는, 피시험 디바이스 916으로부터 출력되는 복수의 데이터 신호의 각각을, 복수의 스트로브 신호에 의해 샘플링하고, 복수의 EOR 회로 1200은, 타이밍 비교기 1014의 샘플링 결과를 배타적 논리합 연산하여, 피시험 디바이스 916으로부터 출력된 데이터 신호의 에지를 검출 하여 출력한다. 그리고, 복수의 카운터 1402는, 카운터 제어 회로 1408이 출력한 카운터 제어 신호에 기초하여, 복수의 데이터 신호, 예를 들면 M발(發)의 데이터 신호에 대하여, 복수의 EOR 회로 1200의 연산 결과를 카운트한다.
그리고, 복수의 카운터 1402의 각각의 카운트 값을 읽어내 플롯함으로써, 예를 들면, 도 16(a)에 나타낸 바와 같은 그래프를 얻을 수 있다. 복수의 카운터 1402의 각각은, 복수의 스트로브 신호의 각각에 대응하고 있다. 따라서, 도 16에 나타낸 그래프에 있어서, 복수의 카운터 1402의 각각을 복수의 스트로브 신호의 타이밍으로 치환하고, 복수의 카운터 1402의 각각의 카운트 값을 에지의 발생 빈도로 치환함으로써, 도 16(b)와 같은, 스트로브 신호에 대한 데이터 신호의 위상의 히스토그램의 그래프를 얻을 수 있다. 이에 의해, 피시험 디바이스 916으로부터 출력된 데이터 신호의 지터를 측정할 수 있다.
이상과 같이, 복수의 카운터 1402를 이용하여, 위상이 다른 복수의 스트로브 신호의 각각의 타이밍에 발생한 데이터 신호의 에지를, 복수의 스트로브 신호의 각각의 타이밍마다 카운트할 수 있다. 본 실시 형태에 의한 시험 장치 700에 의하면, 하드웨어 회로에 의해, 피시험 디바이스 916으로부터 출력된 데이터 신호의 지터를 측정할 수 있으므로, 매우 단시간에 피시험 디바이스 916의 시험을 행할 수 있다.
도 17은, 본 발명의 제3 실시 형태에 의한 통신 디바이스 1700 및 1702의 구성의 일례를 나타낸다. 통신 디바이스 1700은, 고속 데이터 전송을 행하고, 송신단(TX)의 LSI이다. 또한, 통신 디바이스 1702는, 고속 데이터 전송을 행하고, 수 신단(RX)의 LSI이다. 통신 디바이스 1700은, 전송로 1704를 거쳐 통신 디바이스 1702에 데이터를 송신하고, 통신 디바이스 1702는, 전송로 1704를 거쳐 통신 디바이스 1700으로부터 데이터를 수신한다.
통신 디바이스 1700은, 송신단 로직 회로 1706, 송신단 PLL 회로 1708, 및 플립플롭 회로 1710을 포함한다. 송신단 로직 회로 1706은, 데이터 신호를 발생하고, 플립플롭 회로 1710에 공급한다. 또한, 송신단 PLL 회로 1708은, 클럭 신호를 발생하고, 플립플롭 회로 1710에 공급한다. 그리고, 플립플롭 회로 1710은, 송신단 로직 회로 1706이 발생한 데이터 신호를, 송신단 PLL 회로 1708이 발생한 클럭 신호에 동기시켜, 통신 디바이스 1702에 송신한다.
통신 디바이스 1702는, 플립플롭 회로 1712, 수신단 로직 회로 1714, 클럭 리커버리 회로 1716, 및 수신단 PLL 회로 1718을 포함한다. 수신단 PLL 회로 1718은, 본 발명의 기준 클럭 발생 회로의 일례이다. 수신단 PLL 회로 1718은, 클럭 신호를 발생하고, 클럭 리커버리 회로 1716에 공급한다. 클럭 리커버리 회로 1716은, 통신 디바이스 1700으로부터 송신된 데이터 신호를 수취하고, 데이터 신호에 대하여 수신단 PLL 회로 1718이 발생한 클럭 신호의 타이밍을 조정하여 플립플롭 회로 1712에 공급한다. 그리고, 플립플롭 회로 1712는, 통신 디바이스 1700으로부터 송신된 데이터 신호를, 클럭 리커버리 회로 1716이 발생한 클럭 신호에 동기시켜, 수신단 로직 회로 1714에 공급한다. 그리고, 수신단 로직 회로 1714는, 통신 디바이스 1700으로부터 송신된 데이터 신호를, 클럭 리커버리 회로 1716이 발생한 클럭 신호에 동기하여 처리한다.
도 18 및 도 19는, 클럭 리커버리 회로 1716의 구성의 일례를 나타낸다. 도 18에 나타낸 바와 같이, 클럭 리커버리 회로 1716은, 복수단의 가변 지연 소자 1800, 선택기 1802, 가변 지연 소자 1804, 위상 비교기 1806, 지연량 제어부 1808, 복수단의 가변 지연 소자 1814, 복수의 타이밍 비교기 1816, 복수단의 가변 지연 소자 1818, 복수단의 가변 지연 소자 1820, 선택기 1822, 가변 지연 소자 1824, 위상 비교기 1826, 및 지연량 제어부 1828을 포함한다. 지연량 제어부 1808은, 카운터 1810 및 DAC 1812를 포함하고, 지연량 제어부 1828은, 카운터 1830 및 DAC 1832를 포함한다.
복수단의 가변 지연 소자 1814는, 직렬로 접속되고, 지연량 T로 통신 디바이스 1700으로부터 송신된 데이터 신호를 순차적으로 지연시킨다. 또한, 복수단의 가변 지연 소자 1818은, 직렬로 접속되고, 지연량 T보다 큰 지연량 T+Δt로, 수신단 PLL 회로 1718이 발생하며 리커버리 가변 지연 회로 1900에 의해서 지연된 클럭 신호를 순차적으로 지연시킨다. 그리고, 복수의 타이밍 비교기 1816은, 복수단의 가변 지연 소자 1814의 각각에 의해서 지연된 복수의 데이터 신호의 각각을, 복수단의 가변 지연 소자 1814의 각각과 동일한 단의 가변 지연 소자 1818에 의해서 지연된 클럭 신호에 의해 샘플링한다.
또한, 복수의 타이밍 비교기 1816의 각각은, 도 1에 나타낸 타이밍 비교기 100과 동일한 구성 및 기능을 가지고, 지연량이 다른 복수의 데이터 신호(D0, D1, D2, …Dn-1, Dn)의 각각을, 지연량이 다른 복수의 클럭 신호(C0, C1, C2, …Cn-1, Cn)의 각각으로 샘플링하며, 샘플링 결과(Q0, Q1, Q2, …Qn-1, Qn)를 출력한다.
또한, 복수단의 가변 지연 소자 1800은, 직렬로 접속되고, 수신단 PLL 회로 1718이 발생한 클럭 신호를 순차적으로 지연시켜 선택기 1802에 공급한다. 또한, 복수단의 가변 지연 소자 1800은, 복수단의 가변 지연 소자 1814와 실질적으로 동일한 지연 특성을 갖는다. 그리고, 선택기 1802는, 복수단의 가변 지연 소자 1800의 각각이 출력한 복수의 클럭 신호 중 하나의 클럭 신호를 선택하여 위상 비교기 1806에 공급한다. 또한, 가변 지연 소자 1804는, 복수단의 가변 지연 소자 1800에 병렬로 접속되고, 미리 지정된 지연량으로, 수신단 PLL 회로 1718이 발생한 클럭 신호를 지연시켜 위상 비교기 1806에 공급한다.
위상 비교기 1806은, 선택기 1802로부터 공급되었고, 복수단의 가변 지연 소자 1800에 의해서 지연된 클럭 신호의 위상을, 가변 지연 소자 1804에 의해서 지연된 클럭 신호의 위상과 비교한다. 그리고, 지연량 제어부 1808은, 위상 비교기 1806의 비교 결과에 기초하여, 선택기 1802로부터 공급되었고, 복수단의 가변 지연 소자 1800에 의해서 지연된 클럭 신호의 위상, 및 복수단의 가변 지연 소자 1814에 의해서 지연된 데이터 신호의 위상을, 가변 지연 소자 1804에 의해서 지연된 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 가변 지연 소자 1800의 지연량, 및 복수단의 가변 지연 소자 1814의 지연량을 제어한다.
또한, 복수단의 가변 지연 소자 1820은, 직렬로 접속되고, 수신단 PLL 회로 1718이 발생한 클럭 신호를 순차적으로 지연시켜 선택기 1822에 공급한다. 또한, 복수단의 가변 지연 소자 1820은, 복수단의 가변 지연 소자 1818과 실질적으로 동 일한 지연 특성을 갖는다. 그리고, 선택기 1822는, 복수단의 가변 지연 소자 1820의 각각이 출력한 복수의 클럭 신호 중 하나의 클럭 신호를 선택하여 위상 비교기 1826에 공급한다. 또한, 가변 지연 소자 1824는, 복수단의 가변 지연 소자 1820에 병렬로 접속되고, 미리 지정된 지연량으로, 수신단 PLL 회로 1718이 출력한 클럭 신호를 지연시켜 위상 비교기 1826에 공급한다.
위상 비교기 1826은, 선택기 1822로부터 공급되었고, 복수단의 가변 지연 소자 1820에 의해서 지연된 클럭 신호의 위상을, 가변 지연 소자 1824에 의해서 지연된 클럭 신호의 위상과 비교한다. 그리고, 지연량 제어부 1828은, 위상 비교기 1826의 비교 결과에 기초하여, 선택기 1822로부터 공급된, 복수단의 가변 지연 소자 1818에 의해서 지연된 클럭 신호의 위상, 및 복수단의 가변 지연 소자 1820에 의해서 지연된 데이터 신호의 위상을, 가변 지연 소자 1824에 의해서 지연된 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 복수단의 가변 지연 소자 1818의 지연량, 및 복수단의 가변 지연 소자 1820의 지연량을 제어한다.
또한, 가변 지연 소자 1800, 선택기 1802, 가변 지연 소자 1804, 위상 비교기 1806, 지연량 제어부 1808, 카운터 1810, DAC 1812, 및 가변 지연 소자 1814의 각각은, 도 5에 나타낸 가변 지연 소자 402, 선택기 403, 가변 지연 소자 404, 위상 비교기 406, 지연량 제어부 408, 카운터 410, DAC 412, 및 가변 지연 소자 502의 각각과 동일한 구성 및 기능을 갖는다. 또한, 가변 지연 소자 1820, 선택기 1822, 가변 지연 소자 1824, 위상 비교기 1826, 지연량 제어부 1828, 카운터 1830, DAC 1832, 및 가변 지연 소자 1818의 각각은, 도 5에 나타낸 가변 지연 소자 402, 선택기 403, 가변 지연 소자 404, 위상 비교기 406, 지연량 제어부 408, 카운터 410, DAC 412, 및 가변 지연 소자 502의 각각과 동일한 구성 및 기능을 갖는다.
또한, 도 19에 나타낸 바와 같이, 클럭 리커버리 회로 1716은, 리커버리 가변 지연 회로 1900, 복수의 EOR 회로 1902, 및 타이밍 판단부 1903을 포함한다. 복수의 EOR 회로 1902는, 연속하는 2개의 타이밍 비교기 1816의 각각의 2개의 샘플링 결과를 한 조로 하여, 복수의 샘플링 결과의 조를 각각 배타적 논리합 연산한다. 그리고, 타이밍 판단부 1903은, 복수의 EOR 회로 1902의 각각의 연산 결과에 기초하여, 데이터 신호에 대하고, 수신단 PLL 회로 1718이 발생하여 리커버리 가변 지연 회로 1900에 의해서 지연된 클럭 신호의 타이밍을 판단한다. 구체적으로는, 타이밍 판단부 1903은, 복수의 EOR 회로 1902 중에서 2개의 샘플링 결과가 서로 다르다는 것을 나타내는 논리값을 출력한 EOR 회로 1902가 배타적 논리합 연산에 이용한 샘플링 결과를 샘플링한 타이밍 비교기 1816이 수취한 클럭 신호의 타이밍을, 데이터 신호의 에지로서 검출함으로써, 데이터 신호에 대하고, 수신단 PLL 회로 1718이 발생하여 리커버리 가변 지연회로 1900에 의해서 지연된 클럭 신호의 타이밍을 판단한다. 그리고, 리커버리 가변 지연 회로 1900은, 타이밍 판단부 1903의 판단 결과에 기초하여, 수신단 PLL 회로 1718이 발생한 클럭 신호를 지연시켜, 플립플롭 회로 1712에 공급한다. 또한, 복수의 EOR 회로 1902는, 도 12에 나타낸 복수의 EOR 회로 1200과 동일한 구성 및 기능을 갖는다.
또한, 타이밍 판단부 1903은, 복수의 플립플롭 회로 1904, 버퍼 1906, 제1 OR 회로 1908, 제3 OR 회로 1910, 제2 OR 회로 1912, FIFO 회로 1914, 및 카운터 1916을 포함한다. 버퍼 1906은, 최종단의 가변 지연 소자 1814가 출력한 클럭 신호를 지연시키고, 복수의 플립플롭 회로 1904의 각각에 공급한다. 그리고, 플립플롭 회로 1904는, 복수의 EOR 회로 1902의 연산 결과를, 제1 OR 회로 1908, 제3 OR 회로 1910, 또는 제2 OR 회로 1912에 공급한다.
여기서, 복수의 타이밍 비교기 1816은, 가변 지연 소자 1818에 의해서 지연된 시간이 제1의 지연 시간 이하인 클럭 신호에 기초하여 데이터 신호를 샘플링하는 복수의 타이밍 비교기 1816의 집합인 제1 타이밍 비교기 군(群)과, 가변 지연 소자 1818에 의해서 지연된 시간이 제2의 지연 시간 이상인 클럭 신호에 기초하여 데이터 신호를 샘플링하는 복수의 타이밍 비교기 1816의 집합인 제2 타이밍 비교기 군과, 가변 지연 소자 1818에 의해서 지연된 시간이 제1의 지연 시간보다 크고 제2의 지연 시간보다 작은 클럭 신호에 기초하여 데이터 신호를 샘플링하는 복수의 타이밍 비교기 1816의 집합인 제3 타이밍 비교기 군을 포함한다.
또한, 복수의 EOR 회로 1902는, 제1 타이밍 비교기 군이 포함하는 복수의 타이밍 비교기 1816의 샘플링 결과를 배타적 논리합 연산에 이용한 복수의 EOR 회로 1902의 집합인 제1 EOR 회로군과, 제2 타이밍 비교기 군이 포함하는 복수의 타이밍 비교기 1816의 샘플링 결과를 배타적 논리합 연산에 이용한 복수의 EOR 회로 1902의 집합인 제2 EOR 회로군과, 제3 타이밍 비교기 군이 포함하는 복수의 타이밍 비교기 1816의 샘플링 결과를 배타적 논리합 연산에 이용한 복수의 EOR 회로 1902의 집합인 제3 EOR 회로군을 포함한다.
그리고, 제1 OR 회로 1908은, 제1 EOR 회로군이 포함하는 복수의 EOR 회로 1902의 연산 결과를 논리합 연산하고, FIFO 회로 1914에 공급한다. 또한, 제3 OR 회로 1910은, 제2 EOR 회로 군이 포함하는 복수의 EOR 회로 1902의 연산 결과를 논리합 연산하고, FIFO 회로 1914에 공급한다. 또한, 제2 OR 회로 1912는, 제3 EOR 회로군이 포함하는 복수의 EOR 회로 1902의 연산 결과를 논리합 연산하고, FIFO 회로 1914에 공급한다. 즉, 클럭 신호에 대한 데이터 신호의 에지가 제1의 타이밍보다 빠른 경우에는, 제1 OR 회로 1908이 논리값 「1」을 출력하고, 제3 OR 회로 1910이 논리값「0」을 출력하며, 제2 OR 회로 1912가 논리값 「0」을 출력한다. 또한, 클럭 신호에 대한 데이터 신호의 에지가 제1의 타이밍보다 늦고, 제2의 타이밍보다 빠른 경우에, 제1 OR 회로 1908이 논리값 「0」을 출력하고, 제3 OR 회로 1910이 논리값 「1」을 출력하며, 제2 OR 회로 1912가 논리값 「0」을 출력한다. 또한, 클럭 신호에 대한 데이터 신호의 에지가 제2의 타이밍보다 늦은 경우에, 제1 OR 회로 1908이 논리값 「0」을 출력하고, 제3 OR 회로 1910이 논리값 「0」을 출력하며, 제2 OR 회로 1912가 논리값 「1」을 출력한다.
FIFO 회로 1914는, 제1 OR 회로 1908, 제3 OR 회로 1910, 및 제2 OR 회로 1912가 출력한 논리값을, 버퍼 1906에 의해서 지연된 클럭 신호에 동기하여 기입하고, 수신단 PLL 회로 1718이 발생한 클럭 신호에 동기하여 독출하여 카운터 1916에 공급한다. 카운터 1916은, 복수의 타이밍 비교기 1816의 각각이, 복수의 데이터 신호의 각각을 복수의 클럭 신호의 각각의 타이밍으로 샘플링하는 동작을 복수 회 행하고, 복수의 EOR 회로 1902의 각각이 배타적 논리합 연산을 복수 회 행하며, 제 1 OR 회로 1908, 제3 OR 회로 1910, 및 제2 OR 회로 1912의 각각이 논리합 연산을 복수 회 행하는 경우에, 제1 OR 회로 1908, 제3 OR 회로 1910, 및 제2 OR 회로 1912의 각각이 논리값 「1」을 출력하는 회수를, 수신단 PLL 회로 1718이 발생한 클럭 신호에 동기하여 카운트한다.
리커버리 가변 지연 회로 1900은, 제1 OR 회로 1908, 제3 OR 회로 1910, 및 제2 OR 회로 1912의 출력, 즉 카운터 1916의 카운트 값에 기초하여, 수신단 PLL 회로 1718이 발생한 클럭 신호의 지연량을 변화시킨다. 구체적으로는, 리커버리 가변 지연 회로 1900은, 제1 OR 회로 1908이 제3 OR 회로 1910 및 제2 OR 회로 1912 보다 많은 논리값 「1」을 출력하고 있는 경우에, 클럭 신호의 지연량을 크게 하고, 제3 OR 회로 1910이 제1 OR 회로 1908 및 제2 OR 회로 1912 보다 많은 논리값 「1」을 출력하고 있는 경우에, 클럭 신호의 지연량을 변화시키지 않고, 제2 OR 회로 1912가 제1 OR 회로 1908 및 제3 OR 회로 1910 보다 많은 논리값 「1」을 츨력하고 있는 경우에, 클럭 신호의 지연량을 작게 한다. 또한, 카운터 1916을 이용하지 않는, 리커버리 가변 지연 회로 1900은, 제1 OR 회로 1908이 논리값 「1」을 출력한 경우에, 클럭 신호의 지연량을 크게 하고, 제3 OR 회로 1910이 논리값 「1」을 출력한 경우에, 클럭 신호의 지연량을 변화시키지 않고, 제2 OR 회로 1912가 논리값 「1」을 출력한 경우에, 클럭 신호의 지연량을 작게 해도 좋다. 리커버리 가변 지연 회로 1900은, 이상과 같이 하여 데이터 신호에 대한 클럭 신호의 위상을 조정하고, 클럭 신호의 위상이 데이터 신호의 아이개구의 중앙 근방에 있도록, BIST(Built In Self Test)나 자동 추종에 의한 칼리브레이션을 행한다.
이상과 같이, 본 실시 형태에 의한 클럭 리커버리 회로 1716에 의하면, 복수의 타이밍 비교기 1816을 이용함으로써 데이터 신호에 대한 클럭 신호의 위상을 정확하게 검출할 수 있고, 더욱이 데이터 신호에 대한 클럭 신호의 위상을 추종하며, 실시간으로 클럭 신호의 위상을 조정할 수 있다. 따라서, 본 실시 형태에 의한 통신 디바이스 1702에 의하면, 노이즈나 환경 조건의 변화에 의해 클럭 신호의 위상이 변화하고, 더욱 전송로 1704의 고주파 손실 등의 요인에 의해서 데이터 신호의 아이개구가 작아진 경우에도, 클럭 신호의 위상을 데이터 신호의 아이개구의 중앙 부근으로 자동 조절할 수 있으므로, 항상 안정된 데이터 전송을 실현할 수 있다.
이상 발명의 실시 형태를 설명하였지만, 본 출원에 의한 발명의 기술적 범위는 상기 실시 형태에 한정되지 않는다. 상기 실시 형태에 다양한 변경을 가하여, 특허청구범위에 기재된 발명을 실시할 수 있다. 그와 같은 발명이 본 출원에 의한 발명의 기술적 범위에 속한다는 것도 또한 특허청구범위의 기재로부터 명백하다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에 의하면, 노이즈나 환경 조건의 변화에 유연하게 대응할 수 있는 가변 지연 회로를 제공할 수 있다.

Claims (7)

  1. 기준 클럭 신호 또는 데이터 신호를 지연시켜 출력하는 가변 지연 회로에 있어서,
    직렬로 접속되고, 상기 기준 클럭 신호 또는 상기 데이터 신호를 순차적으로 지연시키는 복수단의 제1 가변 지연 소자와,
    상기 복수단의 제1 가변 지연 소자에 병렬로 접속되고, 상기 기준 클럭 신호를 지연시키는 제2 가변 지연 소자와,
    상기 복수단의 제1 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호의 위상을, 상기 제2 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호의 위상과 비교하는 위상 비교기와,
    상기 위상 비교기의 비교 결과에 기초하여, 상기 복수단의 제1 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호의 위상을, 상기 제2 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호의 소정의 사이클 후의 위상과 실질적으로 같아지게 할 수 있도록, 상기 복수단의 제1 가변 지연 소자의 각각의 지연량을 제어하는 지연량 제어부를 포함하는 가변 지연 회로.
  2. 제1항에 있어서,
    상기 복수단의 제1 가변 지연 소자의 각각이 출력한 복수의 상기 기준 클럭 신호 또는 상기 데이터 신호 중 하나의 상기 기준 클럭 신호를 선택하여 상기 위상 비교기에 공급하고, 상기 복수단의 제1 가변 지연 소자의 각각이 출력한 복수의 상기 기준 클럭 신호 또는 데이터 신호 중 하나의 상기 기준 클럭 신호를 상호 독립적으로 선택하여 당해 가변 지연 회로의 외부로 출력하는 선택기를 더 포함하는 가변 지연 회로.
  3. 제1항에 있어서,
    상기 복수단의 제1 가변 지연 소자와 실질적으로 동일한 지연 특성을 갖고, 직렬로 접속되며, 상기 데이터 신호를 순차적으로 지연시키는 복수단의 제3 가변 지연 소자를 더 포함하고,
    상기 지연량 제어부는, 상기 복수단의 제1 가변 지연 소자의 각각에 제1 제어 신호를 공급함으로써 지연량을 제어하고, 상기 복수단의 제3 가변 지연 소자의 각각에 상기 제1 제어 신호로부터 고유하게 정해지는 제2 제어 신호를 공급함으로써 지연량을 제어하는 가변 지연 회로.
  4. 제3항에 있어서,
    상기 지연량 제어부는, 상기 복수단의 제1 가변 지연 소자의 각각에 상기 제1 제어 신호를 공급하고, 상기 복수단의 제3 가변 지연 소자의 각각에 상기 제1 제 어 신호와 동일한 상기 제2 제어 신호를 공급함으로써, 상기 복수단의 제1 가변 지연 소자와 상기 복수단의 제3 가변 지연 소자를 실질적으로 동일한 지연량으로 제어하는 가변 지연 회로.
  5. 제1항에 있어서,
    상기 위상 비교기는,
    상기 제2 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호에 기초하여, 상기 복수단의 제1 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호를, 기생 용량에 의해 래치하여 출력하는 다이나믹 D 플립플롭 회로와,
    상기 제2 가변 지연 소자에 의해서 지연된 상기 기준 클럭 신호에 기초하여, 상기 다이나믹 D 플립플롭 회로가 출력한 출력 신호를, 래치하여 출력하는 D 플립플롭 회로를 포함하는 가변 지연 회로.
  6. 제5항에 있어서,
    상기 다이나믹 D 플립플롭 회로는,
    상기 제2 가변 지연 회로에 의해서 지연된 상기 기준 클럭 신호에 기초하여, 온오프 제어를 행하는 제1 아날로그 스위치와,
    상기 제1 아날로그 스위치를 통과한 신호를 반전시키는 제1 인버터와,
    상기 제1 인버터의 후단에 접속되고, 상기 제2 가변 지연 회로에 의해서 지연된 상기 클럭 신호에 기초하여, 상기 제1 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하는 제2 아날로그 스위치와,
    상기 제2 아날로그 스위치를 통과한 신호를 반전시키는 제2 인버터를 포함하고,
    상기 D 플립플롭 회로는,
    상기 제2 가변 지연회로에 의해서 지연된 상기 클럭 신호에 기초하여, 온오프 제어를 행하는 제3 아날로그 스위치와,
    상기 제3 아날로그 스위치를 통과한 신호를 반전시키는 제3 인버터와,
    상기 제3 인버터의 후단에 접속되고, 상기 제2 가변 지연 회로에 의해서 지연된 상기 클럭 신호에 기초하여, 상기 제3 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하는 제4 아날로그 스위치와,
    상기 제4 아날로그 스위치를 통과한 신호를 반전시키는 제4 인버터와,
    상기 제3 인버터로부터 출력된 신호를 반전시키는 제5 인버터와,
    상기 제5 인버터의 후단에 접속되고, 상기 제2 가변 지연 회로에 의해서 지연된 상기 클럭 신호에 기초하여, 상기 제3 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하며, 통과한 신호를 상기 제3 인버터에 공급하는 제5 아날로그 스위치와,
    상기 제4 인버터로부터 출력된 신호를 반전시키는 제6 인버터와,
    상기 제6 인버터의 후단에 접속되고, 상기 제2 가변 지연 회로에 의해서 지 연된 상기 클럭 신호에 기초하여, 상기 제4 아날로그 스위치의 온오프 제어와 반전된 온오프 제어를 행하고, 통과한 신호를 상기 제4 인버터에 공급하는 제6 아날로그 스위치를 포함하는 가변 지연 회로.
  7. 제1항에 있어서,
    상기 위상 비교기는, 상기 복수단의 제1 가변 지연 소자에 의해서 지연된 상기 클럭 신호의 위상이, 상기 제2 가변 지연 소자에 의해서 지연된 상기 클럭 신호의 위상에 대하여 앞서 있는지 또는 뒤처져 있는지를 나타내는 플래그 신호를 출력하고,
    상기 지연량 제어부는,
    상기 플래그 신호가, 상기 복수단의 제1 가변 지연 소자에 의해서 지연된 상기 클럭 신호의 위상이 앞서 있다는 것을 나타내는 경우에는 카운트 값을 증가시키고, 뒤처져 있다는 것을 나타내는 경우에는 카운트 값을 감소시키는 카운터와,
    상기 카운터의 상기 카운트 값에 기초하여, 상기 복수단의 제1 가변 지연 소자 중 적어도 1개에 대하여 지연량을 제어하는 바이어스 신호를 공급하는 DAC를 포함하는 가변 지연 회로.
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