DE112005002250T5

DE112005002250T5 - Phasenverzögerungsregelkreis, Phasenregelkreis, Synchronisiereinheit, Halbleiterprüfvorrichtung und integrierte Halbleiterschaltung

Info

Publication number: DE112005002250T5
Application number: DE112005002250T
Authority: DE
Inventors: Masakatsu Suda; Daisuke Watanabe
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2004-09-21
Filing date: 2005-08-03
Publication date: 2007-08-09
Also published as: JPWO2006033203A1; US20090184741A1; WO2006033203A1

Abstract

Phasenverzögerungsregelkreis mit Verzögerungselementen, in denen mehrere eine gleiche Verzögerungsgröße aufweisenden Verzögerungselemente in Nebenverbindung gebracht sind und von jeder Stufe dieser mehreren Verzögerungselemente jeweils ein Ausgangssignal ausgegeben ist, dadurch gekennzeichnet, daß Phasenverzögerungsregelkreis umfasst:
mehrere Phasenvergleichern, die ein Eingangssignal und das zuvorbeschriebene Ausgangssignal eingeben und ein Phasensignal ausgeben, mehrere Zähler, die vom entsprechenden Phasenvergleicher das zuvorbeschriebene Phasensignal eingeben und ein Steuersignal ausgeben, mehrere Verzögerungszeit-Aufnahmeteile;
die vom entsprechenden Zähler das zuvorbeschriebene Steuersignal eingeben und ein die dem Bit-Wert des eingegebenen Steuersignals entsprechenden Verzögerungszeit zeigende Verzögerungszeitsignal ausgeben, einen Addierteil;
der eine von den mehreren Verzögerungszeit-Aufnahmeteilen jeweils ausgegebenen, jedes zuvorbeschriebene Verzögerungszeitsignal zeigende Verzögerungszeit addiert, sowie einen Verzögerungszeit-Steuerteil, der die in diesem Addierteil addierende Gesamtsumme von Verzögerungszeiten in eine Verzögerungszeit jedes zuvorbeschriebenen Verzögerungselements in den zuvorbeschriebenen Verzögerungselementen umwandelt;
wobei mehrere zuvorbeschriebene Verzögerungszeit-Aufnahmeteile so ausgestaltet sind, daß das Auflösungsvermögen pro Bit-Einheit in bezug auf der dem Bit-Wert im zuvorbeschriebenen Steuersignal entsprechenden Verzögerungszeit jeweils...

Description

Technischer Bereich
Die vorliegende Erfindung betrifft vorwiegend einen digitalgesteuerten Phasenverzögerungsregelkreis (DLL) und einen Phasenregelkreis (PLL), der sich aus logischen Elementen zusammensetzt, ferner eine diesen DLL anwendende Synchronisiereinheit, eine die Synchronisiereinheit umfassende Halbleiterprüfvorrichtung, und weiter eine den PLL umfassende, integrierte Halbleiterschaltung.
Stand der Technik
Seit langem ist als ein Mittel wie Frequenzvervielfacher und dergleichen DLL(Delay Locked Loop)-Schaltung bzw. PLL(Phase Locked Loop)-Schaltung bekannt.
DLL und PLL sind Schaltungen, in denen schnellere Taktzugriffszeit bzw. höhere Betriebsfrequenz dadurch verwirklicht werden kann, daß eine Zeitdifferenz (Phasendifferenz), die zwischen einem von Außen gegebenen Bezugstaktsignal (Eingangssignal) und einem inneren Taktsignal entsteht, durch schaltungstechnische Steuerung eingestellt wird.
Als Unterschied zwischen diesen DLL und PLL läßt sich angeben, daß beispielsweise DLL die Verzögerungszeit eines inneren Signals gegenüber einem Eingangssignal steuert, während PLL die Phase eines Ausgangs eines Innenschwingkreises gegenüber einem Eingangssignal steuert.
Der Gegenstand von DLL bzw. PLL liegt darin, im Hinblick auf ihre Funktionen bzw. Anwendungszwecke Verringerung von Einrastzeit oder Erhöhung des Präzisionsgrades von Verzögerungsgrößen zu erreichen, und um diese Aufgabe zu lösen, ist vorgeschlagen, die herkömmlichen analogen Steuerungen von DLL und PLL durch digitalgesteuerte DLL oder PLL zu ersetzen.
Nun wird hier ein Beispiel von Schaltungsanordnungen von herkömmlichen DLL mit Bezug auf 28(A), (B) erklärt: Die Figur (A) zeigt ein Blockdiagramm, in dem eine herkömmliche Schaltungsanordnung von DLL 100 dargestellt ist, und die Figur (B) zeigt ein Diagramm, in dem eine zeitliche Verlaufsänderung jedes Signals von herkömmlichen DLL 100 dargestellt ist.
Wie in der Figur (A) gezeigt, ist der herkömmliche DLL 100 mit einem Phasenvergleicher 110, einem Zähler 120, und variablen Verzögerungsschaltungen (DELAY) 130 versehen.
Der Phasenvergleicher 110 gibt zusammen mit einem Eingangssignal (Eingangswellenform) ein Ausgangssignal (Ausgangswellenform) der variablen Verzögerungsschaltung 130 ein und detektiert einen Wert des Ausgangssignals synchron mit dem Eingangssignal. Diese Erkennungsergebnisse sind als Phasensignal, das Vorwärtseilen oder Rückwärtseilen von Phasen eines Ausgangssignals gegenüber einem Eingangssignal zeigt, ausgegeben ((a), (b), (c) in Fig. (B)).
Der Zähler 120 weist eine Funktion von Prioritätscodierer auf und gibt Steuersignale, die aus mehreren Bits gebildet sind, durch Steuern mit Phasensignalen aus dem Phasenvergleicher 110 aus ((c), (d) in Fig. (B)). Die ausgegebenen Steuersignale werden in den variablen Verzögerungsschaltungen 130 eingespeist.
Die variable Verzögerungsschaltung 130 gibt Steuersignale und Eingangssignale ein, und gibt Ausgangssignale aus. Die variablen Verzögerungsschaltungen 130 verlängern um so mehr die Verzögerungszeit des Ausgangssignals gegenüber dem Eingangssignal, je größer seine Bit-Zahl ist, die "H" im Steuersignal zeigen. Andererseits verkürzen sie um so mehr die Verzögerungszeit des Ausgangssignals gegenüber dem Eingangssignal, je weniger seine Bit-Zahl ist, die "H" in dem Steuersignal zeigt.
Im folgenden wird eine konkrete Schaltungsanordnung von herkömmlichen DLL mit Bezug auf 29 erklärt: Der Phasenvergleicher 110 läßt sich beispielsweise mittels von D-Flipflop (D-FF) 111 ausführen.
Der Zähler 120 setzt sich derart zusammen, daß er Flipflop 121-1 bis 121-n (im folgenden, kurz "Flipflop 121" genannt), die eine gleiche Anzahl (z. B. 39 Stufe) mit der Bit-Zahl von Steuersignalen besitzen, und Auswahlteile 122-1 bis 122-n (im folgenden, kurz "Auswahlteil 122" genannt), die eine gleiche Anzahl (z. B. 39 Stufe) mit den Flipflops 121 besitzen, aufweist.
Jedes Flipflop 121 gibt jeweils um den einen von Bit-Werten q (hier q1 bis q39), die die Steuersignale bilden, aus.
Jeder Auswahlteil 122 entspricht jeweils dem einen von jeden Flipflops 121 und wählt ein Signal aus, das in das eine entsprechende Flipflop 121 eingespeist ist.
Zum Beispiel wenn ein Phasensignal "H" ist, das eine Phasenverzögerung darstellt, wählt jeder Auswahlteil 122 einen Ausgangswert des vorstufigen Flipflops 121 aus und sendet es zu dem einen entsprechenden Flipflop 121. Andererseits wenn ein Phasensignal "L" ist, das ein Vorwärtseilen der Phase eines Phasensignals darstellt, wählt jeder Auswahlteil 122 einen Ausgangswert des nächststufigen Flipflops 121 aus und sendet es zu dem einen entsprechenden Flipflop 121.
Dadurch erhöht jeder Auswahlteil 122 um eine Bit-Zahl von "H" im Steuersignal, wenn das Phasensignal "H" ist, einerseits und reduziert um eine Bit-Zahl von "L" im Steuersignal, wenn das Phasensignal "L" ist, andererseits.
Das Steuersignal, das im Zähler 120 entsteht, wird dann in die variable Verzögerungsschaltung 130 eingespeist.
Außerdem da der hier gezeigte Zähler 120 ein Zähler von Prioritätscodierer-Typ ist, der die Bit-Zahlen, die "H" im Steuersignal zeigen, gemäß einem Phasensignal jeweils um eins erhöht bzw. reduziert, ändert sich das Steuersignal auf einmal nur um 1 Bit-Wert.
Die variablen Verzögerungsschaltungen 130 lassen sich beispielsweise aus mehreren Invertern 131 und Regelwiderständen 132 in CMOS-Schaltung zusammensetzten.
Die Inverter 131 in der CMOS-Schaltung sind als logische Gatter zum invertierten Ausgeben in Reihe von ungeradezahligen Stufen geschaltet und weisen Anordnungen auf, die den Ausgang der Endstufe in die Anfangsstufe eingeben.
Regelwiderstände 132 sind jeweils zwischen die Invertern 131 und Versorgungsspannungsquellen Vdd, Vss vorgesehen, und setzen sich aus Widerständen, deren Bit-Zahlen mit denen der Steuersignale gleich und parallel nebeneinander verbunden sind, und Schaltelementen, die mit jedem Widerstand jeweils in Reihe geschaltet sind, zusammen. Hierbei sind als Schaltelemente Transistoren vorgesehen, und als Widerstand dient Ein-Widerstand eines Transistors.
Und jeder Transistor entspricht jeweils dem einen von Bit-Werten, die die Steuersignale bilden. Jeder Bit-Wert von Steuersignalen ist an die Gatterelektrode eines Transistors angelegt. Infolgedessen, wenn der entsprechende Bit-Wert "L" ist, kommt er zu leitendem Zustand, und wenn "H", kommt er zu nichtleitendem Zustand. Und dann wird ein invertierter Bit-Wert eines Steuersignals an die Gatterelektrode jedes Transistors, der zwischen Inverter und der Versorgungsspannung Vdd vorgesehen ist.
In 29 ist hier eine Darstellung von Drahtleitungen entfallen, in denen jedes Bit-Signal im Steuersignal von jedem Flipflop 121 der Zähler 120 an die Gatterelektrode jedes Transistors der variablen Verzögerungsschaltungen 130 geleitet wird.
Wie obenbeschrieben, bei den herkömmlichen digitalgesteuerten DLL lassen sich ohne Verwendung von Analogschaltungen durch Ausführung von Schaltungsanordnungen mit logischen Elementen Reduzierung von Stromverbrauch, Verkleinerung von Schaltungsausmaß sowie Kostensenkung verwirklichen.
Weiterhin läßt sich bei herkömmlichen digitalgesteuerten DLL im Vergleich zu herkömmlichen analoggesteuerten DLL eine Anzahl von Zyklustakten, die über Sperrtarget hinaus bis zur Rückführung erfordert ist, weiter reduzieren, so daß Schleifensperrbandbereich erhöht werden kann.
Im folgenden wird Ausführung von herkömmlichen PLL mit Bezug auf 30(A), (B) erklärt: Fig. (A) zeigt ein Blockdiagramm, in dem eine Schaltungsanordnung von herkömmlichen PLL 200 dargestellt ist, und Fig. (B) zeigt ein Diagramm, in dem eine zeitliche Verlaufsänderung jedes Signals beim herkömmlichen PLL 200 dargestellt ist.
Wie in der Fig. gezeigt, ist der herkömmliche PLL 200 mit einem Phasenvergleicher 210, einem Zähler 220, einem Ringoszillator (RING OSC) 230 und einem Frequenzteiler (Divider) 240 versehen.
Der Phasenvergleicher 210 gibt ein von Außen kommendes Eingangssignal (Eingangswellenform) und ein Rückführungssignal vom Frequenzteiler 240 ein und gibt als Phasensignal gegenüber dem Eingangssignal Rückwärtseilen oder Vorwärtseilen einer Phase des Rückführungssignals aus ((a), (b), (c) in Fig. (B)).
Der Zähler 220 gibt ein vom Phasenvergleicher 210 kommenden Phasensignal ein, und gibt gemäß diesem Phasensignal ein Steuersignal steuernd aus. Das Steuersignal setzt sich aus mehreren Bits zusammen, und das von jedem Bit gezeigte "H" oder "L" ist mit dem Phasensignal gesteuert ((c), (d) in Fig. (B)).
Der Ringoszillator 230 gibt ein vom Zähler 220 kommenden Steuersignal ein, und reduziert um so mehr Selbstschwingfrequenz, jeweils je mehr die Bit-Zahl im Steuersignal, die "H" zeigt, und je weniger die Bit-Zahl, die "L" zeigt, ist. Das heißt: die Schwingperiode des Ausgangssignals wird länger.
Andererseits erhöht der Ringoszillator 230 um so mehr die Selbstschwingfrequenz, jeweils je weniger die Bit-Zahl im Steuersignal, die "H" zeigt, und je mehr die Bit-Zahl, die "L" zeigt, ist. D. h.: die Schwingperiode des Ausgangssignals wird kürzer.
Mit den obenbeschriebenen Ausführungen lassen sich bei herkömmlichen PLL wie bei herkömmlichen DLL Reduzierung von Stromverbrauch, Verkleinerung von Schaltungsausmaß und Kostensenkung erzielen.
Dazu noch läßt sich eine Anzahl von Zyklustakten reduzieren und den Regelkreisbandbereich erhöhen.
Bisher sind konkrete Beispiele von den herkömmlichen DLL und PLL erklärt worden, aber auch sind neben diesen Beispielen verschiedene DLLs vorgeschlagen.
Zum Beispiel: Digitale DLLs sind derart ausgestaltet, daß sie mit Phasenvergleichsschaltungen, Zählern und variablen Verzögerungsschaltungen versehen sind, wobei die variable Verzögerungsschaltung mit einer fein variablen Verzögerungsschaltung, in der die Verzögerungsgröße feinsteuerbar ist, und einer grob variablen Verzögerungsschaltung, in der die Verzögerungsgröße grobsteuerbar ist, in Reihe geschaltet ist. Ferner sind Zähler mit den jeden fein variablen Verzögerungsschaltungen und den grob variablen Verzögerungsschaltungen verbunden, so daß jede Verzögerungsgröß individuell gesteuert ist. Weiterhin sind zwei Impulsauswahlschaltungen in den Phasenvergleichsschaltungen integriert und jede Impulsauswahlschaltung erkennt durch Nummerieren in jedem Impuls von Bezugssignalen und Rückführungssignalen den jeweils dem Bezugssignal und Rückführungssignal entsprechenden Impuls (vgl. z. B. Patentschrift 2).
Mit den obenbeschriebenen Ausführungen werden Erhöhung der Präzision der Verzögerungsgröße, Reduzierung von Flattern und Verringerung der Zeit bis zum Einrasten ermöglicht.
Weiterhin sind andere Beispiele für digitale DLL vorgeschlagen:
Zum Beispiel: Digitale DLLs sind derart ausgestaltet, daß sie mit Phasenvergleichsschaltungen, Zählern und variablen Verzögerungsschaltungen versehen sind, wobei die Phasenvergleichsschaltung eine Phase von Bezugssignal mit Vergleichsgegenstandssignal vergleicht, und ein entsprechendes Phasendifferenzsignal ausgibt, sowie der Zähler abhängig von den Phasendifferenzsignalen vom obersten Bit bis zum untersten Bit von Zählerwerten aufeinanderfolgend festsetzt, bis zu Synchronisieren der Phasen von Bezugssignal mit Vergleichsgegenstandssignal, und nach Synchronisieren der Phasen von Bezugssignal mit Vergleichsgegenstandssignal in Abhängigkeit von Phasendifferenzsignal vom untersten Bit bis zum obersten Bit hin den Zählerwert steuert (vgl. z. B. Patentschrift 3).
Mit den obenbeschriebenen Ausführungen läßt sich DLL-Einrastzeit verringern, da Umschalten der obenbeschriebenen Betätigung in dem Zähler durchgeführt wird.
Patentschrift 1: Internationale Veröffentlichung WO 03/036796
Patentschrift 2: Patentoffenbarungs-Nr. 2970845
Patentschrift 3: Patentanmeldungs-Nr. 2000-124779
Offenbarung der Erfindung
Aufgabe zur Lösung der Erfindung
Jedoch gab es bei herkömmlichen DLL oder PLL Probleme, die noch unten ausführlich beschrieben werden: Beispielsweise gab es bei in der obenbeschriebenen Patentschrift 1 offenbarten DLL Probleme; wenn man versucht, Lock Range zu erweitern, so steigert sich die Anzahl von Bits des Zählers enorm.
Andererseits wenn man versucht, die Veränderungsgröße (Auflösungsvermögen) der Verzögerungszeit gegenüber Veränderung von 1 Bit des Zählerwertes groß zu setzen, um die Anzahl von Bits des Zählers nicht enorm steigern zu lassen, so gab es dann Probleme, daß die Verringerung der Einrastzeit nicht hinreichend erreicht werden kann.
Weiterhin, wenn es von Lock Range infolge Einfluß durch von Außen kommenden Rauschen abweicht, konnte dann die Verzögerungszeit nicht mehr langsamer oder schneller gesteuert weren, da der Zählerwert entweder auf das Minimum bzw. Maximum dort eingerastet ist.
Und zwar deswegen, weil Adjust (Korrektur)-Stellungen zu viel sind, sind beträchtliche Messungen erfordert, bis es in Lock zu bringen.
Außerdem deswegen, weil bei in der obenbeschriebenen Patentschrift 2 offenbarten DLL Mehrphasen-CLK, die einen gleichen Phasenabstand aufweisen, nicht herausgenommen werden konnten, waren es nicht möglich, für folgenden Anwendungszwecke anzuwenden:
<Anwendungszweck> (1) Coarse delay von Synchronisiereinheit, (2) Local DLL oder Local PLL, die Bitversätze von CLK-Verteilung von LSI reduzieren, (3) Vervielfache-CLK-Generierungsschaltungen von schnellen Datenübertragungen von SERDES und dergleichen, CLK RECOVERY-Schaltung
Weiterhin da Verzögerungselemente bei in der obenbeschriebenen Patentschrift 2 offenbarten DLL in Ausführung von mehrstufigen Verbindungen, in der die gleiche Schaltungen sich wiederholen, nicht realisiert sind, unterliegen sie, wenn sie an PLL angewedet sind, dem Einfluß von Ziehen-in-Rauschen-Erscheinung (Pull-in-Noise oder Tune-in-Noise) durch Rauschen in der Nähe von Schwingperiode von VCO in PLL oder in der Nähe von ganzzahligen Vielfach der Periode.
Außerdem weichen sie bei in der obenbeschriebenen Patentschrift 3 offenbarten DLL wegen Einfluß durch von Außen kommenden Rauschen oder dergleichen von Lock Target ab, konnten sie in das Umfeld von Lock Target nicht schneller zurückkommen.
Weiterhin konnten Zähler in Anwendungsbereich von Impulsführung der Sendungszahl nicht weiter verwenden, wenn sie mit der binären Betätigung betätigt werden, da Glitsch ausgegeben wird.
Die vorliegende Erfindung ist angesichts der obenbeschriebenen Umstände vorgenommen und ihr liegt ein Gegenstand zugrunde, einen Phasenverzögerungsregelkreis, einen Phasenregelkreis, eine Synchronisiereinheit, eine Halbleiterprüfvorrichtung und eine integrierte Halbleiterschaltung zur Verfügung zu stellen, mit denen ermöglicht wird, eine Erweiterung von Lock Range ohne Zunahme der Anzahl von Bits des Zählers zu ermöglichen und auch die Einrastzeit weiter verringern zu können und somit schneller zu seinem Lock Target zurückkommen zu können, wenn auch sie von Lock Target abweichen.
Mittel zur Lösung der Aufgabe
Um den obenbeschriebenen Gegenstand zu realisieren, ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß er Verzögerungselemente aufweist, in denen mehrere die gleiche Verzögerungsgröße aufweisenden Verzögerungselemente in Nebenverbindung gebracht sind und von jeder Stufe dieser mehreren Verzögerungselemente jeweils ein Ausgangssignal ausgegeben ist, mit mehreren Phasenvergleichern, die ein Eingangssignal und ein Ausgangssignal eingeben und ein Phasensignal ausgeben, mit mehreren Zählern, die vom entsprechenden Phasenvergleicher ein Phasensignal eingeben und ein Steuersignal ausgeben, mit mehreren Verzögerungszeit-Aufnahmeteilen, die vom entsprechenden Zähler ein Steuersignal eingeben und ein die dem Bit-Wert des eingegebenen Steuersignals entsprechenden Verzögerungszeit zeigende Verzögerungszeitsignal ausgeben, mit einem Addierteil, der eine von den mehreren Verzögerungszeit-Aufnahmeteilen jeweils ausgegebene, jedes Verzögerungszeitsignal zeigende Verzögerungszeit addiert sowie mit Verzögerungszeit-Steuerteil, der die in diesem Addierteil addierende Gesamtsumme von Verzögerungszeiten in eine Verzögerungszeit jedes Verzögerungselements in den Verzögerungselementen umwandelt, wobei mehrere Verzögerungszeit-Aufnahmeteile so ausgestaltet sind, daß das Auflösungsvermögen pro Bit-Einheit in bezug auf der dem Bit-Wert im Steuersignal entsprechenden Verzögerungszeit jeweils als unterschiedliche Auflösungsvermögen ausgebildet sind.
Da der Phasenverzögerungsregelkreis, wenn er auf obenbeschriebene Weise ausgestaltet ist, mit mehreren Verzögerungszeit-Aufnahmeteilen versehen sind und diese jeweils verschiedene Auflösungsvermögen aufweisen, lassen sich beispielsweise bei einem Verzögerungszeit-Aufnahmeteil Lock Range als Grob-Auflösungsvermögen, und bei anderem Verzögerungszeit-Aufnahmeteil Fein-Auflösungsvermögen ausbilden und somit ohne Zunahme der Anzahl von Bits des Zählers erweitern.
Weiterhin deswegen, weil der Addierteil die von jeden Verzögerungszeit-Aufnahmeteilen kommenden Verzögerungszeitsignale zeigenden Verzögerungszeiten addieren, läßt sich die Gesamtsumme von Verzögerungszeiten derart erhalten, daß die beiden Verzögerungszeiten mit Grob-Auflösungsvermögen und Fein-Auflösungsvermögen sich spiegeln. Deshalb läßt sich die Einrastzeit sprunghafter verringern im Vergleich zu bloßen Vergrößerung von Auflösungsvermögen.
Und zwar, wenn auch es von Lock Range wegen Einfluß durch von Außen kommende Rauschen abweichen, rastet Zählerwert nicht auf das Minimum bzw. Maximum ein, so daß die Verzögerungszeit schneller auf Lock Range zurückgeführt werden kann.
Weiterhin werden Adjust (Korrektur) weniger, so daß Messungen bis zum Lock reduziert werden können.
Dazu noch, da der erfindungsgemäße Phasenverzögerungsregelkreis mehrere Verzögerungselemente, die die gleiche Verzögerungsgröße aufweisen, in Nebenverbindung bringt, und mit Verzögerungselementen versehen, die von jeder Stufe die Ausgangssignale mit Gleichphasenabstand aufweisen, kann er auch für folgenden Anwendungen verwendet werden: (1) Coarse delay von Synchronisiereinheit, (2) Local DLL oder Local PLL, der Bitversätze von CLK-Verteilung von LSI reduziert, (3) Vervielfache-CLK-Generierungsschaltungen von schnellen Datenübertragungen von SERDES und dergleichen, CLK RECOVERY-Schaltung.
Weiterhin, wenn es von Lock Target wegen Einfluß durch von Außen kommenden Rauschen abweichen, läßt sich schnell in das Umfeld von Lock Target zurückkommen.
Und zwar wird kein Glitsch ausgegeben, das bei der binären Betätigung des Zählers entstehen kann, läßt sich in Führungs-Anwendungsbereich von Sendungsanzahl von Impulsen anwenden.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis so ausgestaltet, daß mehrere Phasenvergleicher aus erstem und zweitem Phasenvergleicher besteht, wobei der erste Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen der Phase des Ausgangssignals gegenüber dem Eingangssignal ein Phasensignal entweder von UP oder DOWN ausgibt, und wobei der zweite Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen oder Gleichphase des Ausgangssignals gegenüber dem Eingangssignal ein Phasensignal entweder von UP, DOWN oder HOLD ausgibt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, und dadurch, daß beispielsweise der erste Phasenvergleicher sich auf Fein-Auflösungsvermögen richtet, und der zweite Phasenvergleicher sich auf Grob-Auflösungsvermögen richtet, läßt sich Lock Range erweitern. Weiterhin läßt sich Einrastzeit verringern, und zwar wenn auch sie durch Störungen oder dergleichen vom Lock Target in großer Distanz abweichen, läßt sich schneller in seinen Lock Target annähern.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß der Phasenvergleicher eine automatische Korrekturschaltung aufweist, in der Bitversätze zwischen Eingangssignal und Ausgangssignal automatisch eingestellt werden können.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgesführt, kann die Korrektur von Bitversätzen zwischen dem Eingangssignal und dem Ausgangssignal nicht in manuellen Verfahren, sondern automatisch vorgenommen werden. Somit läßt sich Mühe von Messung bis zum Lock vermindern.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß er umfaßt: eine erste Auswahlschaltung, die ein Eingangssignal auswählt, wenn der Phasenvergleicher ein Eingangssignal und ein Ausgangssignal eingibt und somit an Modus-Anschluß ein Einstellsignal eingegegben ist, und das ausgewählte Eingangssignal als erste Auswahlsignal ausgibt, eine zweite Auswahlschaltung, die ein Eingangssignal eingibt und dieses eingegebene Eingangssignal als das zweite Auswahlsignal ausgibt, eine Deskew-Schaltung, die das zweite, das von der zweiten Auswahlschaltung ausgegebene Auswahlsignal verzögern läßt, eine Datenhalteschaltung, die aufgrund Rückwärtseilen oder Vorwärtseilen der Phase des ersten Auswahlsignals gegenüber dem zweiten Auswahlsignal ein Phasensignal, das UP oder DOWN zeigt, ausgibt, eine automatische Korrekturschaltung, sowie einen Zähler, der nur dann hochzählt und ein Zählersignal ausgibt, wenn diese automatische Korrekturschaltung von der Datenhalteschaltung ein UP zeigendes Phasensignal empfängt, wobei die Deskew-Schaltung aufgrund des Zählersignals vom Zähler die zweite Auswahlsignal verzögern läßt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, so läßt sich automatisches Einstellen von Bitversätzen zwischen dem Eingangssignal und dem Ausgangssignal vornehmen. Deshalb läßt sich Mühe von Messungen bis zum Lock vermindern.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß er mit einem Spannungsgenerator versehen ist, der jedem von mehreren Verzögerungszeit-Aufnahmeteil verschiedene Stromgröße gibt und das Auflösungsvermögen pro Bit-Einheit gemäß jedem Verzögerungszeit-Aufnahmeteilen mit verschiedenen Werten festsetzt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, können mehrere Verzögerungszeit-Aufnahmeteile jeweils verschiedene Auflösungsvermögen aufweisen. Somit lassen sich sowohl Verringerung der Einrastzeit als auch Erweiterung von Lock Range realisieren.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis ist derart ausgestaltet, daß er mit Hilfe von erstem Phasenvergleicher, der entweder ein UP oder DOWN oder HOLD zeigendes Phasensignal ausgibt, von einem ersten Zähler, der ein Phasensignal vom ersten Phasenvergleicher empfängt, sowie von einem ersten Verzögerungszeit-Aufnahmeteil, bei dem das Auflösungsvermögen pro Bit-Einheit durch Spannungsgenerator mit relativ längerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit höherem Auflösungsvermögen dem Ausgangssignal gibt, und mit Hilfe von einem zweiten Phasenvergleicher, der entweder ein UP oder DOWN zeigendes Phasensignal ausgibt, von einem zweiten Zähler, der von dem zweiten Phasenvergleicher ein Phasensignal empfängt sowie von einem zweiten Verzögerungszeit-Aufnahmeteil, in dem das Auflösungsvermögen pro Bit-Einheit durch Spannungsgenerator mit relativ kürzerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit untererem Auflösungsvermögen dem Ausgangssignal gibt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, lassen sich einerseits von dem ersten Phasenvergleicher, dem ersten Zähler und dem ersten Verzögerungszeit-Aufnahmeteil eine Verzögerungszeit mit Grob-Auflösungsvermögen dem Ausgangssignal geben und andererseits von dem zweiten Phasenvergleicher, dem zweiten Zähler und dem zweiten Verzögerungszeit-Aufnahmeteil eine Verzögerungszeit mit Fein-Auflösungsvermögen dem Ausgangssignal geben. Deshalb läßt sich die Einrastzeit sprunghafter verringern im Vergleich zu DLL, der mit jeweils nur einem Phasenvergleicher, Zähler und Verzögerungszeit-Aufnahmeteil versehen ist, und zwar ohne Zunahme der Anzahl von Bits des Zählers läßt sich Lock Range erweitern.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß Addierteil einen Strompfad, der die von den mehreren Verzögerungszeit-Aufnahmeteilen ausgegebenen Verzögerungszeitsignale zeigt, mit Verdrahtenem-OR verbindet, und die Gesamtsumme jedes elektrischen Stroms als addierte Verzögerungszeit an den Verzögerungszeit-Steuerteil sendet.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, so wird die Addierung der Verzögerungszeiten möglich, die die von den mehreren Verzögerungszeit-Aufnahmeteilen ausgegebenen Verzögerungszeitsignale zeigen. Deshalb wird es möglich, dem Ausgangssignal sowohl die Verzögerungszeit mit Grob-Auflösungsvermögen als auch die Verzögerungszeit mit Fein-Auflösungsvermögen zu geben. Somit wird die Verringerung der Einrastzeit möglich.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß Verzögerungszeit-Steuerteil einen ersten Transistor, in den die elektrischen Ströme, die die im Addierteil addierten Verzögerungszeit zeigen, fließen und einen zweiten Transistor als Verzögerungselement aufweist, sowie der erste Transistor und der zweite Transistor in Strom-Spiegel-Verbindung geschaltet sind.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, läßt sich die Verzögerungszeit, die dem Ausgangssignal gegeben ist, mit tr/tf (Verzögerungszeit gegenüber Arbeitszeit) des Verzögerungselements von Verzögerungselementen als Gradient, das proportional zur Gesamtsumme der im Addierteil addierten Verzögerungszeiten ist, ändern, da der erste Transistor und der zweite Transistor in Strom-Spiegel-Verbindung gebildet sind.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß der erste Verzögerungszeit-Aufnahmeteil ein kleines Auflösungsvermögen aufweist, daß der zweite Verzögerungszeit-Aufnahmeteil ein großes Auflösungsvermögen aufweist, sowie daß der Phasenverzögerungsregelkreis mit einer Steuerschaltung versehen ist, die aufgrund des vom zweiten Phasenvergleicher eingegebenen Phasensignals und/oder aufgrund des vom ersten Zähler eingegebenen Stellenversetzungssignals ein Signal aussendet, das den Zählerwert gegenüber dem ersten Zähler in den Halbwert bringt, und ein Signal aussendet, das die Zählung gegenüber dem zweiten Zähler hoch- bzw. unterzählt, und dadurch, daß der erste Zähler aufgrund des vom ersten Phasenvergleicher gegebenen Phasensignal die Zählung hoch- oder unterzählt, das Stellenversetzungssignal dann der Steuerschaltung ausgesendet wird, wenn der Zählerwert über bzw. unter einen vorbestimmten Bereich hinaus nach oben bzw. nach unten schreitet.
Hierbei sind die Verzögerungszeit, die der Differenz zwischen dem Klenstwert und dem Halbwert des ersten Zählers entspricht, sowie die Verzögerungszeit, die der Differenz zwischen dem Höchstwert und dem Halbwert des ersten Zählers entspricht, mit der Verzögerungszeit identisch, die dem 1 Bit des zweiten Zählers entspricht.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, läßt sich Überlauf bzw. Unterlauf des Zählers vermeiden, ohne die Anzahl von Bits des Zählers zu erhöhen.
Der von Anspruch 1 bis Anspruch 8 beschriebene Phasenverzögerungsregelkreis ist mit mehreren Phasenvergleichern, Zählern und ein Paar von Digital-Analog-Umsetzer versehen, und dadurch, daß die Auflösungsvermögen jedes Paars verschiedenartig gestaltet sind (jeweils zumindest ein Paar, das ein großes Auflösungsvermögen besitzt und ein Paar das ein kleines Auflösungsvermögen besitzt), läßt sich mit Auftreten von Rauschen in das Umfeld von Lock Target schneller zurückkommen.
Aber wenn es den Rauschen, deren Amplituden groß sind, nachführt, so führt am Zähler Überlauf (Zählerwert überschreitet über einen vorgegebenen Bereich hinaus nach oben) oder Unterlauf (Zählerwert überschreitet über einen vorgegebenen Bereich hinaus nach unten) herbei. Um dies zu vermeiden, wäre es denkbar, die Anzahl von Bits des Zählers zu erhöhen, was aber einen Nachteil verursacht, daß das Schaltungsausmaß sich vergrößert.
Deshalb ist es so ausgeführt, daß eine Steuerschaltung (controller) vorgesehen ist, mit der die Betätigung jedes Zählers, das jedes Paar besitzt, gesteuert wird. Und wenn der Zählerwert des ersten Zählers (des Paars mit kleinem Auflösungsvermögen) einen vorgegebenen Bereich überschreitet, und das Phasensignal von HOLD am zweiten Zähler (dem Paar mit großem Auflösungsvermögen) ausgegeben ist, wird der Zählerwert gegenüber dem ersten Zähler in den Halbwert gebracht oder die Zählung gegenüber dem zweiten Zähler in Aufwärts (Stellenerhöhung) oder Abwärts (Stellenreduzierung) gebracht.
Wie obenbeschrieben, dadurch daß die Verzögerungsanteile mit kleinen Auflösungsvermögen und die Verzögerungsanteile mit großen Auflösungsvermögen in eine Stellenerhöhung/-reduzierungsbearbeitung gebracht werden, läßt sich Einrastbereich erweitern, ohne das Schaltungsausmaß des Zählers zu erweitern, so daß Überlauf bzw. Unterlauf am betreffenden Zähler vermieden werden kann.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß das Stellenversetzungssignal von Carry dann in die Steuerschaltung eingespeist wird, wenn der Zählerwert über einen vorgegebenen Bereich nach oben überschreitet, nachdem der erste Zähler aufgrund des vom ersten Phasenvergleicher eingegebenen Phasensignals von UP hochzählt, wobei die Steuerschaltung das Stellenversetzungssignal von Carry empfängt, und wenn sie vom zweiten Phasenvergleicher das Phasensignal von HOLD empfängt, so sendet sie das Signal von Half, das den Zählerwert gegenüber dem ersten Zähler in den Halbwert bringt, und das Signal von UP, das gegenüber dem zweiten Zähler den Zählerwert hochzählt, sendet und wenn der erste Zähler das Signal von Half empfängt, so wird der Zählerwert in den Halbwert gebracht, und wenn der zweite Zähler das Signal von UP empfängt, so wird der Zählerwert hochgezählt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, wird der Zählerwert bei diesem ersten Zähler dann aufgrund des von der Steuerschaltung gegebenen Half-Signals in den Halbeswert gebracht, wenn der Zählerwert am ersten Zähler über einen vorgegebenen Bereich hinaus nach oben überschreitet, und der Zählerwert am zweiten Zähler aufgrund des von der Steuerschaltung gegebenen UP-Signals hochgezählt wird. Dadurch läßt sich Überlauf am Zähler vermeiden.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß das Stellenversetzungssignal von Borrow dann in die Sterurschaltung eingespeist wird, wenn, dadurch daß der erste Zähler aufgrund des vom ersten Phasenvergleicher eingegebenen Phasensignals von DOWN die Zählung unterzählt, der Zählerwert unter einen vorgegebenen Bereich hinaus nach unten unterschreitet, und die Steuerschaltung das Stellenversetzungssignal von Borrow empfängt, und wenn sie das Phasensignal von HOLD vom zweiten Phasenvergleicher empfängt, sendet sie das Signal von Half, das den Zählerwert gegenüber dem ersten Zähler in den Halbwert bringt, und sendet sie gegenüber dem zweiten Zähler das Signal von DOWN, das den Zählerwert unterzählt, und wenn der erste Zähler das Signal von Half empfängt, so wird der Zählerwert in den Halbwert gebracht, und wenn der zweite Zähler das Signal von DOWN empfängt, so wird der Zählerwert untergezählt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, so wird an diesem ersten Zähler der Zählerwert dann aufgrund des von der Steuerschaltung gegebenen Half-Signals in den Halbeswert gebracht, wenn der Zählerwert am ersten Zähler unter einen vorgegebenen Bereich hinaus nach unten unterschreitet, und am zweiten Zähler wird der Zählerwert aufgrund des von der Steuerschaltung gegebenen DOWN-Signals untergezählt. Dadurch läßt sich Unterlauf am Zähler vermeiden.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß die Steuerschaltung, wenn das Phasensignal von UP vom zweiten Phasenvergleicher eingegeben wird, das Signal von Half an den ersten Zähler sendet, und das Signal von UP an den zweiten Zähler sendet, und wenn der erste Zähler das Signal von Half empfängt, den Zählerwert in den Halbwert bringt, und wenn der zweite Zähler das Signal von UP empfängt, den Zählerwert hochzählt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, so wird der Zählerwert am ersten Zähler dann in den Halbwert gebracht, wenn das Ausgangssignal in den Verzögerungselementen gegenüber dem Eingangssignal um mehr als +t1 (Verzögerung) rückwärtseilt als 0 (1 Zyklus-Verzögerung), und am zweiten Zähler kann der Zählerwert hochgezählt werden. Dadurch läßt sich schneller in die Nähe von Lock Target annähern.
Außerdem ist der erfindungsgemäße Phasenverzögerungsregelkreis derart ausgestaltet, daß die Steuerschaltung, wenn das Phasensignal von DOWN vom zweiten Phasenvergleicher eingegeben wird, das Signal von Half an den ersten Zähler sendet, und das Signal von DOWN an den zweiten Zähler sendet, und wenn der erste Zähler das Signal von Half empfängt, den Zählerwert in den Halbwert bringt, und wenn der zweite Zähler das Signal von DOWN empfängt, den Zählerwert unterzählt.
Wird der Phasenverzögerungsregelkreis auf obenbeschriebene Weise ausgestaltet, so wird der Zählerwert am ersten Zähler dann in den Halbwert gebracht, wenn das Ausgangssignal in den Verzögerungselementen gegenüber dem Eingangssignal um mehr als –t1 (Vorwärtseilen) vorwärtskommt als 0 (1 Zyklus-Verzögerung), und am zweiten Zähler kann der Zählerwert untergezählt werden. Dadurch läßt sich schneller in die Nähe von Lock Target annähern.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß der Phasenregelkreis Verzögerungselementen aufweist, in denen mehrere eine gleiche Verzögerungsgröße aufweisenden Verzögerungselementen in Nebenverbindung gebracht sind und von jeder Stufe der mehreren Verzögerungselementen jeweils ein Ausgangssignal ausgegeben sind, mit mehreren Phasenvergleichern, die ein Eingangssignal und ein Ausgangssignal eingeben und ein Phasensignal ausgeben, mit mehreren Zählern, die vom entsprechenden Phasenvergleicher ein Phasensignal eingeben und ein Steuersignal ausgeben, mit mehreren Verzögerungszeit-Aufnahmeteilen, die vom entsprechenden Zähler ein Steuersignal eingeben und ein die dem Bit-Wert des eingegebenen Steuersignals entsprechenden Verzögerungszeit zeigendes Verzögerungszeitsignal ausgeben, mit einem Addierteil, der eine von diesen mehreren Verzögerungszeit-Aufnahmeteilen jeweils ausgegebenen jedes Verzögerungszeitsignal zeigende Verzögerungszeit addiert sowie mit Verzögerungszeit-Steuerteil, der die bei diesem Addierteil addierende Gesamtsumme von Verzögerungszeiten in eine Verzögerungszeit jedes Verzögerungselements in den Verzögerungselementen umwandelt, wobei mehrere Verzögerungszeit-Aufnahmeteile so ausgestaltet sind, daß das Auflösungsvermögen pro Bit-Einheit in bezug auf die dem Bit-Wert im Steuersignal entsprechenden Verzögerungszeit jeweils als unterschiedliche Auflösungsvermögen ausgebildet sind.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, da es mit mehreren Verzögerungszeit-Aufnahmeteilen versehen sind, in denen das Auflösungsvermögen pro Bit-Einheit jeweils verschieden sind, läßt sich die Einrastzeit sprunghafter verringern im Vergleich zu Phasenregelkreis, der nur mit einzigem Verzögerungszeit-Aufnahmeteil versehen ist. Und zwar wenn auch sie von Lock Target in großer Distanz abweichen wegen Störungen oder dergleichen, läßt sich schneller in Lock Target zurückkommen.
Weiterhin, da die Verzögerungselemente mit einer Ausführungsform von mehrstufigen Verbindungen durch Wiederholung der gleichen Schaltung realisiert werden, unterliegen sie weniger den Einflüssen von Ziehen-in-Rauschen-Erscheinung (Pull-in-Noise oder Tune-in-Noise) durch Rauschen in der Nähe von Schwingperiode von VCO in PLL oder in der Nähe von ganzzahligen vielfachen Perioden.
Hierbei ist unter Ziehen folgendes zu verstehen: Eine Erscheinung, die dadurch charakterisiert werden kann, daß bei RING OSC und dergleichen zyklische von Außen kommenden Rauschen mit Durchfahren einer bestimmten Stelle innerhalb RING OSC von Impuls synchronisieren und dabei die Frequenz von RING OSC an ganzzahligen Vielfach (oder l/ganze Zahl) der Frequenz der von Außen kommenden Rauschen eingerastet (LOCK) wird.
Wenn Anstieg/Abfall eines Impulses innerhalb RING OSC sich in unsymmetrischem Zustand befindet, so werden Einflußgröße, die von jedem Teil von RING OSC empfangen werden, unterschiedlich, und insbesondere werden die von Außen kommenden Rauschen mit Stellen, in denen Anstieg/Abfall besonders spät sind, synchronisiert.
Wenn es durch gleichen Schaltungsanordnungen und mit gleichen Kapazitätsbelastungen ausgebildet werden, so sind auch Anstieg/Abfall gleich, und wenn auch Einflüssen durch zyklischen von Außen kommenden Rauschen auf jede Teilen ausgeübt werden, bleiben sie gleich, so daß eine bestimmte Stelle mit den von Außen kommenden Rauschen synchronisierend nicht eingerastet wird und somit tritt keine Ziehen-in-Rauschen-Erscheinung auf.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß mehrere Phasenvergleicher aus einem ersten und zweiten Phasenvergleicher bestehen, wobei der erste Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen der Phase des Ausgangssignals gegenüber dem Eingangssignal, ein Phasensignal entweder von UP oder DOWN ausgibt, und das zweite Phasenvergleicher aufgrund von Rückwärtseilen, Vorwärtseilen oder Gleichphase des Ausgangssignals gegenüber dem Eingangssignal, das Phasensignal entweder von UP, DOWN oder HOLD ausgibt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, läßt sich in Lock Target schneller annähern, dadurch, daß der erste Phasenvergleicher sich auf Verzögerungszeit von Fein-Auflösungsvermögen richtet, und der zweite Phasenvergleicher sich auf Verzögerungszeit von Grob-Auflösungsvermögen richtet.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß der Phasenvergleicher eine automatische Korrekturschaltung aufweist, in der Bitversätze sich zwischen Eingangssignal und Ausgangssignal automatisch einstellen.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, kann die Korrektur von Bitversätzen zwischen dem Eingangssignal und dem Ausgangssignal nicht in manuellen Verfahren, sondern automatisch vorgenommen werden. Dadurch läßt sich Mühe von Messungen vermindern, die bis zum Lock vornehmen müssen.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß er umfaßt: eine erste Auswahlschaltung, die ein Eingangssignal und ein Ausgangssignal eingibt und somit dann ein Eingangssignal auswählt, wenn an Modus-Anschluß ein Einstellsignal eingegegben ist, und das gewählte Eingangssignal als erstes Auswahlsignal ausgibt, eine zweite Auswahlschaltung, die ein Eingangssignal eingibt und somit dieses Eingangssignal als zweites Auswahlsignal ausgibt, eine Deskew-Schaltung, die das von der zweiten Auswahlschaltung ausgegebene, zweite Auswahlsignal verzögern läßt, eine Datenhalteschaltung, die aufgrund Rückwärtseilen oder Vorwärtseilen der Phase des ersten Auswahlsignals gegenüber dem zweiten Auswahlsignal ein Phasensignal, das UP oder DOWN zeigt, ausgibt, eine automatische Korrekturschaltung, sowie einen Zähler, der nur dann hochzählt, wenn diese automatische Korrekturschaltung von der Datenhalteschaltung ein Phasensignal empfängt, das auf UP hinweist, und dann ein Zählersignal ausgibt, wobei die Deskew-Schaltung aufgrund des Zählersignals vom Zähler das zweite Auswahlsignal verzögern läßt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, so kann die Korrektur von Bitversätzen zwischen dem Eingangssignal und dem Ausgangssignal mit Autoausführungsschaltung automatisch durchführen. Dadurch läßt sich Mühe von Messungen erleichtern, die bis zum Lock vorgenommen werden.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß er mit einem Spannungsgenerator versehen ist, der jedem von mehreren Verzögerungszeit-Aufnahmeteilen verschiedene Stromgröße anlegt und das Auflösungsvermögen pro Bit-Einheit gemäß jedem von Verzögerungszeit-Aufnahmeteilen mit verschiedener Wert festsetzt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, lassen sich für die mehreren Verzögerungszeit-Aufnahmeteilen jeweils verschiedene Auflösungsvermögen der Verzögerungszeiten festsetzen. Deshalb kann dem Ausgangssignal die Gesamtsumme von Verzögerungszeiten, die die Verzögerungszeiten mit Grob-Auflösungsvermögen und die Verzögerungszeiten mit Fein-Auflösungsvermögen addierten, als Verzögerungszeiten jedes Verzögerungselements umgesetzt gegeben werden. Somit läßt sich Verringerung von Einrastzeit erzielen.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß er mit Hilfe von erstem Phasenvergleicher, der ein entweder UP, DOWN oder HOLD zeigendes Phasensignal ausgibt, von erstem Zähler, der ein Phasensignal vom ersten Phasenvergleicher empfängt, sowie von erstem Verzögerungszeit-Aufnahmeteil, bei dem das Auflösungsvermögen pro Bit-Einheit mittels Spannungsgenerator in relativ längerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit höherem Auflösungsvermögen dem Ausgangssignal gibt, und mit Hilfe von zweitem Phasenvergleicher, der ein entweder UP oder DOWN zeigendes Phasensignal ausgibt, von zweitem Zähler, der von dem zweiten Phasenvergleicher ein Phasensignal empfängt sowie von zweitem Verzögerungszeit-Aufnahmeteil, in dem das Auflösungsvermögen pro Bit-Einheit mittels Spannungsgenerator in relativ kürzerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit untererem Auflösungsvermögen dem Ausgangssignal gibt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, lassen sich einerseits durch Kombination von dem ersten Phasenvergleicher – dem ersten Zähler – dem ersten Verzögerungszeit-Aufnahmeteil eine Verzögerungszeit mit Grob-Auflösungsvermögen dem Ausgangssignal geben und andererseits durch Kombination von dem zweiten Phasenvergleicher – dem zweiten Zähler – dem zweiten Verzögerungszeit-Aufnahmeteil eine Verzögerungszeit mit Fein-Auflösungsvermögen dem Ausgangssignal geben. Dadurch läßt sich Einrastzeit stark verringern.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß der Addierteil einen Strompfad, der ein von mehreren Verzögerungszeit-Aufnahmeteilen ausgegebenes Verzögerungszeitsignal zeigt, mit Verdrahtenem-OR verbindet, und die Gesamtsumme jedes elektrischen Stroms als addierte Verzögerungszeiten an den Verzögerungszeit-Steuerteil sendet.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, können sowohl die Verzögerungszeit mit Grob-Auflösungsvermögen als auch die Verzögerungszeit mit Fein-Auflösungsvermögen dem Ausgangssignal eingegeben werden.
Somit läßt sich die Verringerung der Einrastzeit verwirklichen und wenn auch sie von Lock Target abweichen, läßt sich schneller in Lock Target zurückkommen.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß Verzögerungszeit-Steuerteil einen ersten Transistor, in den der Strom, der die im Addierteil addierten Verzögerungszeit zeigt, und einen zweiten Transistor als Verzögerungselement aufweist, sowie der erste Transistor und der zweite Transistor in Strom-Spiegel-Verbindung verbindet sind.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, läßt sich die Verzögerungsgröße derart verändern, daß tr/tf eines Verzögerungselements mit Gradient identisch wird, das proportional zur Gesamtsumme der im Addierteil addierten Verzögerungszeiten ist.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß der erste Verzögerungszeit-Aufnahmeteil ein kleines Auflösungsvermögen aufweist, daß der zweite Verzögerungszeit-Aufnahmeteil ein großes Auflösungsvermögen aufweist, sowie daß der Phasenverzögerungsregelkreis aufgrund des vom zweiten Phasenvergleicher eingegebenen Phasensignals und/oder aufgrund des vom ersten Zähler eingegebenen Stellenversetzungssignals ein Signal aussendet, das den Zählerwert gegenüber dem ersten Zähler in den Halbwert bringt, und mit einer Steuerschaltung versehen ist, die ein Signal aussendet, das die Zählung gegenüber dem zweiten Zähler hoch- bzw. unterzählt, wobei, dadurch, daß der erste Zähler aufgrund des vom ersten Phasenvergleicher gegebenen Phasensignals die Zählung hoch- oder unterzählt, das Stellenversetzungssignal dann an die Steuerschaltung ausgesendet wird, wenn der Zählerwert über bzw. unter einen vorbestimmten Bereich hinaus nach oben bzw. nach unten schreitet.
Hierbei sind die Verzögerungszeit, die der Differenz zwischen dem Klenstwert und dem Halbwert des ersten Zählers entspricht, sowie die Verzögerungszeit, die der Differenz zwischen dem Höchstwert und dem Halbwert des ersten Zählers entspricht, mit der Verzögerungszeit identisch, die dem 1 Bit des zweiten Zählers entspricht.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, läßt sich Überlauf bzw. Unterlauf des Zählers vermeiden, ohne die Anzahl von Bits desselben Zählers zu erhöhen. Der von Anspruch 14 bis Anspruch 21 beschriebene Phasenregelkreis ist mit mehreren Phasenvergleichern, Zählern und ein Paar von Digital-Analog-Umsetzer versehen, und dadurch, daß das Auflösungsvermögen jedes Paars verschiedenartig ausgestaltet ist (zumindest ein Paar, das ein großes Auflösungsvermögen besitzt und ein Paar, das ein kleines Auflösungsvermögen besitzt), läßt sich mit Auftreten von Rauschen in das Umfeld von Lock Target schneller zurückkommen.
Aber wenn es den Rauschen, deren Amplituden groß sind, nachführt, so verursacht am Zähler Überlauf oder Unterlauf. Um dies zu vermeiden, wäre es denkbar, die Anzahl von Bits des Zählers zu erhöhen, was aber einen Nachteil herbeiführt, daß das Schaltungsausmaß sich vergrößert.
Deshalb ist eine Steuerschaltung (controller) vorgesehen, mit der die Betätigung jedes Zählers, das jedes Paar besitzt, gesteuert wird. Und wenn der Zählerwert des ersten Zählers (das Paar mit kleinem Auflösungsvermögen) einen vorgegeben Bereich überschreitet, und das Phasensignal von HOLD am zweiten Zähler (das Paar mit großem Auflösungsvermögen) ausgegeben ist, wird der Zählerwert gegenüber dem ersten Zähler in den Halbwert gebracht, bzw. die Zählung gegenüber dem zweiten Zähler in Aufwärts oder Abwärts gebracht.
Wie obenbeschrieben, dadurch daß der Verzögerungsanteil mit einem kleinen Auflösungsvermögen und der Verzögerungsanteil mit einem großen Auflösungsvermögen in Stellenerhöhung/-reduzierungsbearbeitung gebracht sind, läßt sich Einrastbereich erweitern, ohne das Schaltungsausmaß des Zählers zu erhöhen, so daß Überlauf bzw. Unterlauf am betreffenden Zähler vermieden werden kann.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, wird das Stellenversetzungssignal von Carry dann in die Steuerschaltung eingespeist, wenn der Zählerwert über einen vorgegebenen Bereich nach oben überschreitet, dadurch, daß der erste Zähler aufgrund des vom ersten Phasenvergleicher eingegebenen Phasensignals von UP hochzählt, wobei die Steuerschaltung das Stellenversetzungssignal von Carry empfängt, und wenn sie vom zweiten Phasenvergleicher das Phasensignal von HOLD empfängt, so wird das Signal von Half, das den Zählerwert gegenüber dem ersten Zähler in den Halbwert bringt, eingespeist, und wenn das Signal von UP, das den Zählerwert gegenüber dem zweiten Zähler hochzählt, eingespeist wird und wenn der erste Zähler das Signal von Half empfängt, so wird der Zählerwert in den Halbwert gebracht, und wenn der zweite Zähler das Signal von UP empfängt, so wird der Zählerwert hochgezählt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, wird der Zählerwert an diesem ersten Zähler aufgrund des von der Steuerschaltung gegebenen Half-Signals dann in den Halbeswert gebracht, wenn der Zählerwert am ersten Zähler über einen vorgegebenen Bereich hinaus nach oben überschreitet, und am zweiten Zähler aufgrund des von der Steuerschaltung gegebenen UP-Signals der Zählerwert hochgezählt wird. Dadurch läßt sich Überlauf am Zähler vermeiden.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, wird das Stellenversetzungssignal von Borrow dann in die Steuerschaltung eingespeist, wenn der Zählerwert unter einen vorgegebenen Bereich hinaus nach unten unterschreitet, dadurch daß der erste Zähler aufgrund des vom ersten Phasenvergleicher eingegebenen Phasensignals von DOWN die Zählung unterzählt, und wenn die Steuerschaltung das Stellenversetzungssignal von Borrow empfängt und somit das Phasensignal von HOLD vom zweiten Phasenvergleicher empfängt, so wird das Signal von Half, das den Zählerwert gegenüber dem ersten Zähler in den Halbwert bringt, eingespeist, und gegenüber dem zweiten Zähler das Signal von DOWN, das den Zählerwert unterzählt, eingespeist, und wenn der erste Zähler das Signal von Half empfängt, so wird der Zählerwert in den Halbwert gebracht, und wenn der zweite Zähler das Signal von DOWN empfängt, so wird der Zählerwert untergezählt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, wird an diesem ersten Zähler der Zählerwert aufgrund des von der Steuerschaltung gegebenen Half-Signals dann in den Halbeswert gebracht, wenn der Zählerwert am ersten Zähler unter einen vorgegebenen Bereich hinaus nach unten unterschreitet, und am zweiten Zähler der Zählerwert aufgrund des von der Steuerschaltung gegebenen DOWN-Signals untergezählt wird. Dadurch läßt sich Unterlauf am Zähler vermeiden.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß die Steuerschaltung, wenn das Phasensignal von UP vom zweiten Phasenvergleicher eingegeben wird, das Signal von Half an den ersten Zähler sendet, und das Signal von UP an den zweiten Zähler sendet, und wenn der erste Zähler das Signal von Half empfängt, den Zählerwert in den Halbwert bringt, und wenn der zweite Zähler das Signal von UP empfängt, den Zählerwert aufwärtszählt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, wird der Zählerwert am ersten Zähler dann in den Halbwert gebracht, wenn das Ausgangssignal in den Verzögerungselementen gegenüber dem Eingangssignal um mehr als +t1 (Rückwärtseilen) verzögert als 0 (1 Zyklus-Verzögerung), und dann am zweiten Zähler der Zählerwert aufwärtsgezählt werden kann. Dadurch läßt sich schneller in die Nähe von Lock Target annähern.
Außerdem ist der erfindungsgemäße Phasenregelkreis derart ausgestaltet, daß die Steuerschaltung, wenn das Phasensignal von DOWN vom zweiten Phasenvergleicher eingegeben wird, das Signal von Half an den ersten Zähler sendet, und das Signal von DOWN an den zweiten Zähler sendet, und wenn der erste Zähler das Signal von Half empfängt, den Zählerwert in den Halbwert bringt, und wenn der zweite Zähler das Signal von DOWN empfängt, den Zählerwert unterzählt.
Wird der Phasenregelkreis auf obenbeschriebene Weise ausgestaltet, wird der Zählerwert am ersten Zähler dann in den Halbwert gebracht, wenn das Ausgangssignal in den Verzögerungselementen gegenüber dem Eingangssignal um mehr als –t1 (Vorwärtseilen) vorwärtseilt also (1 Zyklus-Verzögerung), und am zweiten Zähler der Zählerwert untergezählt werden kann. Dadurch läßt sich schneller in die Nähe von Lock Target annähern.
Außerdem ist die erfindungsgemäße Synchronisiereinheit derart ausgestaltet, daß sie aus nach einem von Ansprüchen 1 bis 13 beschriebenen Phasenverzögerungsregelkreisen besteht, wobei sie mit einem Verzögerungskegelkreis, der eine variable Verzögerungsschaltung umfaßt, die mit mehrstufigen logischen Gattern in Reihe geschaltet ist, sowie mit einem Verzögerungs-Auswahlteil, der den einen ausgewählten von den Ausgängen jeder logischen Gatter als Verzögerungssignal ausgibt.
Wird die Synchronisiereinheit auf obenbeschriebene Weise ausgestaltet, läßt sich die Präzision der Verzögerungsgröße, die dem von der Synchronisiereinheit ausgegebenen Signalgegeben wird, erhöhen.
Bei herkömmlichen Synchronisiereinheiten wurden Grobverzögerungsschaltungen angewendet, die die Verzögerungsgrößen durch Umschalten der Anzahl von Gatterstufen hinzufügen.
Zum Beispiel, wenn die Periode von REFCLK 4 ns ist, so ist die Verzögerungsgröße für eine Grobverzögerung 4 ns erforderlich. Die Temperaturschwankungen der CMOS-Schaltung liegen im Bereich von 0,1 %/°C bis 0,15 %/°C, und die Spannungsschwankungen ergeben sich, wenn es gilt: 0,05 %/mV bis 0, 10 %/mV und unter Schwankungen von 5 °C und 50 mV, folgende Beziehung: 5°C × 4 ns × (0,1 %/°C bis 0,15 %/°C) = 20 ps bis 30 ps (1) 50 mV × 4 ns × (0,05 %/mV bis 0,10 %/mV) = 100 ps bis 200 ps (2)
Insgesamt ergeben sich die Schwankungen der Verzögerungsgröße von 120 ps bis 230 ps.
Wenn Grob-Verzögerungsgröße mit DLL versehen ist, läßt sich Erhöhungseffekt der Präzision erzielen, daß Flattern (einige ps) beim Nachführen von DLL untergedrückt werden kann, da anstatt von obenbeschriebenen 120 ps bis 230 ps eine Rückführung auf Versorgungsspannungs- bzw. Temperaturschwankungen so ausgeübt wird, daß die Schwankungen der Verzögerungszeit untergedrückt werden.
Außerdem brauchte bei den herkömmlichen Grobverzögerungen eine Schaltung (Schaltung zur Tabellenspeicherung – linearisiertes Speicher), die zum Umwandeln von digitalen Daten der Verzögerungszeiten in Steuerungssignal der Grobverzögerungen diente, da dabei die Verzögerungszeit gegenüber dem standarisierten Baustein eine Schwankung um 0,6 bis 1,6 fach aufweist.
Dagegen erfordert bei erfindungsgemäßen DLL keine zuvorgenannte Schaltung, wie linearisierten Speicher, sondern bei der erfindungsgemäßen Schaltung, in der REFCLK gleichmäßig verteilt ist, da die digitalen Daten der Verzögerungszeiten direkt als Daten zum Umschalten von Mehrphasen-CLK benutzt werden können, so daß das Schaltungsausmaß verkleinert werden kann.
Außerdem ist die erfindungsgemäße Synchronisiereinheit derart ausgestaltet, daß sie mit Phasenregelkreisen, die die variablen Verzögerungsschaltungen umfassen, die mit mehrstufigen logischen Gattern in Reihe geschaltet sind, sowie mit Verzögerungs-Auswahlteilen, die den einen ausgewählten von den Ausgängen jeder logischen Gattern als Verzögerungssignal ausgeben, wobei der Phasenregelkreis aus Phasenregelkreis nach einem von Ansprüche 14 bis 26 besteht.
Wird die Synchronisiereinheit auf obenbeschriebene Weise ausgestaltet, läßt sich die Präzision der Verzögerungsgröße erhöhen, die dem von der Synchronisiereinheit ausgegebenen Signal gegeben wird, wie bei einer Ausführungsform, bei der der erfindungsgemäße DLL (DLL nach Ansprüche 1 bis 8) in der Synchronisiereinheit vorgesehen ist.
Außerdem ist die erfindungsgemäße Halbleiterprüfvorrichtung derart ausgestaltet, daß sie mit einer Synchronisiereinheit, die ein das Bezugstaktsignal in einer vorbestimmten Zeit zu verzögerndes Verzögerungstaktsignal ausgibt, mit einem Patterngenerator, der ein das zuvorbeschriebenen Bezugstaktsignal synchronisierendes Prüfmustersignal ausgibt, mit einer Wellenform-Ausformvorrichtung, die das zuvorbeschriebene Prüfmustersignal je nach zu prüfenden Baustein ausformt, und an die zu prüfenden Bausteinen sendet, sowie mit einem logischen Vergleicher, der das Antwort-Ausgangssignal der zuvorbeschriebenen zu prüfenden Bausteinen mit dem Erwartungswert-Datensignal vergleicht, versehen ist, wobei die zuvorbeschriebene Synchronisiereinheit aus Synchronisiereinheit nach Anspruch 27 oder Anspruch 28 besteht.
Wird die Halbleiterprüfvorrichtung auf obenbeschriebene Weise ausgestaltet, so läßt sich die Messungspräzision für Halbleiterprüfung erhöhen, da Zeitablauf jedes Vorrichtungsteils mit den die hochpräzise Verzögerungsgröße gegebenen Verzögerungstaktsignalen ausgeführt werden kann.
Außerdem ist die erfindungsgemäße integrierte Halbleiterschaltung derart ausgestaltet, daß sie mit mehreren Phasenverzögerungsregelkreis, deren Schwingfrequenzen miteinander gleich sind, und mit Drahtleitungen, die das niederfrequentere Bezugstaktsignalals die der Schwingfrequenz auf jeden Phasenverzögerungsregelkreis verteilen, versehen ist, wobei der Phasenverzögerungsregelkreis aus denen nach einem von Ansprüche 1 bis 13 besteht.
Wird die integrierte Halbleiterschaltung auf obenbeschriebene Weise ausgestaltet, lassen sich die Reduzierung sowohl von Schaltungsausmaß als auch von Stromverbrauch in Übertragungsteilen erreichen, da die CLK-Übertragung von großer Entfernung mit Niederfrequenzen vorgenommen werden kann und im lokalen Bereich mittels DLL vervielfachen kann, erfordern insgesamt nur wenige Pufferstufenzahl, so daß Bitversätze verkleinert werden kann.
Der Grund dafür liegt darin, wenn die CLK-Übertragung von langen Entfernungen innerhalb LSI mit Hochfrequenzen durchgeführt wird, erfordert dazu eine Maßnahme, entweder daß die Belastungskapazität durch mehr verkürzten Pufferabstand im Vergleich zu niederfrequenter CLK-Übertragung reduziert werden soll, oder daß Pfufferansteuerungsvermögen erhöht werden soll, was aber bei beiden Maßnahmen zur Erhöhung sowohl von Schaltungsausmaß als auch Stromverbrauch herbeiführt. Außerdem da die Differenz der Pufferstufenzahl bis zu jedem Block vergrößert wird, so daß auch Bitversätze zugenommen werden.
Außerdem ist die erfindungsgemäße integrierte Halbleiterschaltung derart ausgestaltet, daß sie mit mehreren Phasenregelkreisen, deren Schwingfrequenzen miteinander gleich sind, und mit Drahtleitungen, die das niederfrequenten Bezugstaktsignale als Schwingfrequenz auf jeden Phasenregelkreis verteilen, versehen ist, wobei die Phasenregelkreise aus denen nach einem von Ansprüche 14 bis 26 bestehen.
Wird die integrierte Halbleiterschaltung auf obenbeschriebene Weise ausgestaltet, lassen sich die Reduzierung sowohl von Schaltungsausmaß als auch von Stromverbrauch in Übertragungsteilen erreichen, da die CLK-Übertragung von großer Entfernung mit Niederfrequenzen vorgenommen werden kann und im lokalen Bereich mittels DLL vervielfachen kann, erfordern insgesamt nur wenige Pufferstufenzahl, so daß Bitversätze verkleinert werden kann.
Wirkung der Erfindung
Wie oben ausführlich beschrieben, läßt sich Einrastzeit sprunghaft verringern, dadurch, daß es erfindungsgemäß jeweils mit mehreren Phasenvergleichern, Zählern und Verzögerungszeit-Aufnahmeteilen versehen sind, wobei mehrere Verzögerungszeit-Aufnahmeteile mit jeweils unterschiedlichen Auflösungsvermögen pro Bit-Einheit ausgeführt werden.
Und zwar wenn auch sie von Lock Target in großer Distanz abweichen wegen Störungen oder dergleichen, läßt sich schneller in den Lock Target zurückkommen.
Weiterhin läßt sich Lock Range ohne Zunahme der Anzahl von Bits des Zählers erweitern.
Kurze Beschreibung der Zeichnungen
In den Figuren zeigen:
[1] eine Ansicht eienr Schaltungsanordnung, in der die Ausführung eines Phasenverzögerungsregelkreises gemäß einer ersten Ausführungsform der vorliegenden Erfindung gezeigt ist.
[2] eine Ansicht einer Schaltungsanordnung, die die Ausführung eines ersten Phasenvergleicher gezeigt ist.
[3] eine Darstellung, in der die Betätigung des ersten Phasenvergleichers gezeigt ist.
[4] eine Darstellung, in der Bitversätze zwischen Eingangssignal und Ausgangssignal beim ersten Phasenvergleicher gezeigt ist.
[5] eine Ansicht einer Schaltungsanordnung, in der die Ausführung eines zweiten Phasenvergleichers gezeigt ist.
[6] eine Darstellung, in der die Betätigung des ersten Phasenvergleichers gezeigt ist.
[7] eine Darstellung, in der Bitversätze zwischen Eingangssignal und Ausgangssignal beim ersten Phasenvergleicher gezeigt ist.
[8] eine Ansicht einer Schaltungsanordnung, in der die Ausführung von einem zweiten Phasenvergleicher und einer automatischen Korrekturschaltung gezeigt ist.
[9] eine Ansicht einer Schaltungsanordnung, in der die Ausführung eines Zählers gezeigt ist.
[10] eine Ansicht einer Schaltungsanordnung, in der die Ausführung von Digital-Analog-Umsetzer gezeigt ist.
[11] eine Darstellung, in der ein Einstellzustand von Phasenverhältnissen von Digital-Analog-Umsetzer gezeigt ist.
[12] ein Diagramm, in dem Korrekturergebnisse von Phasen dargestellt ist.
[13] eine Ansicht einer Schaltungsanordnung, in der die konkrete Ausführung von Verzögerungselementen dargestellt ist, wobei a) Schaltungsanordnung von Single-Verzögerungselement und b) Schaltungsanordnungen von Differential-Verzögerungselement bedeutet.
[14] ein Diagramm, in dem Verzögerungsgröße, die an das Verzögerungstaktsignal gegeben ist, dargestellt ist, wobei (a) mehrere Bits und einziges DAC ist, und ein Diagramm, in dem gezeigt ist, daß die den digitalen Daten von DAC entsprechenden Stromwerte in Abhängigkeit von Schwankungen 0,6 bis 1,6 fach betragen, (b) ein Diagramm, in dem gezeigt ist, daß die den digitalen Daten entsprechenden Stromwerte von FineDAC bei Verteilen auf DAC von Fine und Coarse, in Abhängigkeit von Schwankungen 0,6 bis 1,6 fach betragen, sowie (c) ein Diagramm ist, in dem gezeigt ist, daß die den digitalen Daten entsprechenden Stromwerte von CoarseDAC bei Verteilen auf DAC von Fine und Coarse in Abhängigkeit von Schwankungen 0,6 bis 1,6 fach betragen.
[15] eine Ansicht einer Schaltungsanordnung, in der die Ausführung eines Phasenverzögerungsregelkreises gemäß einer zweiten Ausführungsform der vorliegenden Erfindung gezeigt ist.
[16] ein Wellenform-Diagramm, in dem gezeigt ist, daß die Betätigung von Phasenvergleicher (PD 1, PD 2) eines Phasenverzögerungsregelkreises gemäß der zweiten Ausführungsform gezeigt ist.
[17] eine Wahrheitswerttabelle, in der die Betätigung von Zähler (CTR1) im Phasenverzögerungsregelkreis gemäß der zweiten Ausführungsform gezeigt ist.
[18] eine Wahrheitswerttabelle, in der die Betätigung von Zähler (CTR2) im Phasenverzögerungsregelkreis gemäß der zweiten Ausführungsform gezeigt ist.
[19] eine Wahrheitswerttabelle, in der die Betätigung von Steuerschaltung im Phasenverzögerungsregelkreis gemäß der zweiten Ausführungsform gezeigt ist.
[20] eine Darstellung, in der die Betätigung von Zähler (CTR 1, CTR 2) im Phasenverzögerungsregelkreis gemäß der zweiten Ausführungsform gezeigt ist.
[21] ein Diagramm, in dem jeweilige Simulationsergebnisse von einem herkömmlichen Phasenverzögerungsregelkreis und dem Phasenverzögerungsregelkreis gemäß der zweiten Ausführungsform gezeigt ist, wobei (a) eine Simulationsergebnis von Phasenverzögerungsregelkreis gemäß der ersten Ausführungsform, (b) eine Simulationsergebnis von Phasenverzögerungsregelkreis gemäß der zweiten Ausführungsform gezeigt ist.
[22] eine Ansicht einer Schaltungsanordnung, in der die Ausführung von Phasenregelkreis gemäß der ersten Ausführungsform der vorliebenden Erfindung gezeigt ist.
[23] eine Ansicht einer Schaltungsanordnung, in der die Ausführung von Phasenregelkreis gemäß der zweiten Ausführungsform der vorliegenden Erfindung gezeigt ist.
[24] eine Ansicht einer Schaltungsanordnung, in der die Ausführung einer erfindungsgemäßen Halbleiterprüfvorrichtung gezeigt ist.
[25] eine Ansicht einer Schaltungsanordnung, in der die Ausführung einer erfindungsgemäßen Synchronisiereinheit gezeigt ist.
[26] eine Ansicht einer Schaltungsanordnung, in der die Ausführung einer erfindungsgemäßen integrierten Halbleiterschaltung gezeigt ist.
[27] eine Ansicht einer Schaltungsanordnung, in der andere Ausführung einer erfindungsgemäßen integrierten Halbleitervorrichtung gezeigt ist.
[28] (A) eine Ansicht einer Schaltungsanordnung, in der die Ausführung eines herkömmlichen Phasenverzögerungsregelkreises gezeigt ist, (B) ein Diagramm, in dem die zeitliche Verlaufsänderung jedes Signals im herkömmlichen Phasenverzögerungsregelkreis gezeigt ist.
[29] eine Ansicht einer Schaltungsanordnung, in der ein Beispiel der konkreten Schaltungsanordnungen des herkömmlichen Phasenverzögerungsregelkreises gezeigt ist.
[30] (A) eine Ansicht einer Schaltungsanordnung, in der die Ausführung eines herkömmlichen Phasenregelkreises gezeigt ist, (B) ein Diagramm, in dem die zeitliche Verlaufsänderung jedes Signals im herkömmlichen Phasenregelkreis gezeigt ist.
Bevorzugte Ausführungsform zur Durchführung der Erfindung
Im folgenden soll eine bevorzugte Ausführungsform von erfindungsgemäßen Phasenverzögerungsregelkreis (DLL), Phasenregelkreis (PLL), Synchronisiereinheit, Halbleiterprüfvorrichtung und integrierte Halbleiterschaltung mit Bezug auf Zeichnungen erklärt werden.
[DLL]
(Die erste Ausführungsform von DLL)
Zunächst wird die erste Ausführungsform von erfindungsgemäßen DLL mit Bezug auf 1 erklärt:
Diese Figur ist eine Ansicht einer Schaltungsanordnung, in der die Ausführung von DLL der erfindungsgemäßen Ausführungsform gezeigt ist.
Wie in der Figur gezeigt, ist DLL10 mit Phasenvergleichern (PD) 11a, 11b, Zählern (CTR) 12a, 12b, Digital-Analog-Umsetzern (DAC) 13a, 13b, einem Addierelement 14, einem BIAS (Verzögerungszeit-Steuerteil) 15 und Verzögerungselementen 16 versehen.
Hierbei geben Phasenvergleicher 11a, 11b jeweils ein Eingangssignal, das an die Verzögerungselemente 16 eingegeben wird, und ein Ausgangssignal, das von den Verzögerungselementen 16 ausgegeben ist, ein, und sie detektieren Phasen zwischen diesen Signalen, und sie geben die Erkennungsergebnisse als Phasensignal aus.
Phasenvergleicher 11a, 11b sind bei der vorliegende Ausführungsform zwei versehen.
Zunächst wird ein konkretes Schaltungsanordnungsbeispiel des Phasenvergleichers 11a mit Bezug auf 2 erklärt. Wie in der Figur gezeigt, weist der Phasenvergleicher (zweiter Phasenvergleicher) 11a zwei D-FF 11a-1 (D-FFa (11a-1a), D-FFb (11a-1b)) und eine logische Schaltung 11a-2 auf. D-FFa (11a-1a) gibt jeweils ein Ausgangssignal an den DATA-Anschluß und ein Eingangssignal an den CLOCK-Anschluß (CK-Anschluß) ein. Andererseits gibt D-FFb (11a-1b) jeweils ein Eingangssignal an den DATA-Anschluß und ein Ausgangssignal an den CK-Anschluß ein. Das heißt, D-FFa (11a-1a) und D-FFb (11a-1b) werden jeweils am DATA-Anschluß und CK-Anschluß in der Weise eingegeben, daß das Eingangssignal mit dem Ausgangssignal wechselt.
D-FFa (11a-1a) gibt ein Vergleichs-CLK (Ausgangssignal) und ein Zu-Vergleichendes-CLK (Eingangssignal) ein, und gibt ein Flaggen-(Steuerungs)-Signal aus, das zeigt, ob Zähler 12a nach Abwärts (DOWN) betätigt werden soll oder nicht.
D-FFb (11a-1b) gibt ein Vergleichs-CLK (Eingangssignal) und ein Zu-Vergleichendes-CLK (Ausgangssignal) ein, und gibt ein Flaggen-(Steuerungs)-Signal, das zeigt ob Zähler 12a nach Aufwärts (UP) betätigt werden soll oder nicht.
Logische Schaltung 11a-2 gibt aufgrund des Flaggen-(Steuerungs)-Signals von D-FFa (11a-1a) oder D-FFb (11a-1b) ein Flaggen-(Phasen)-Signal entweder von UP, DOWN, Halten (HOLD) aus.
Die Betätigung dieser logischen Schaltung 11a-2 ist in 3 gezeigt.
Wie in der Figur gezeigt, gibt die logische Schaltung 11a-2 beispielsweise ein Flaggen-(Steuerungs)-Signal ("L" zeigendes Flaggen-(Steuerungs)-Signal), das den Zähler 12a nicht in DOWN bringt, vom D-FFa (11a-1a) ein (in der Fig. "PD 1a-Ausgang"), andererseits, wenn sie ein Flaggen-(Steuerungs)-Signal ("H" zeigendes Flaggen-(Steuerungs)-Signal), das den Zähler 12a in UP bringt, vom D-FFb (11a-1b) ein (in der Fig. "PD 1b-Ausgang"), und sie gibt ein Flaggen-(Phasen)-Signal, das den Zähler 12a in UP bringt, aus.
Demgegenüber gibt die logische Schaltung 11a-2 ein Flaggen-(Steuerungs)-Signal ("L" zeigendes Flaggen-(Steuerungs)-Signal), das den Zähler 12a nicht in UP bringt, vom D-FFb (11a-1b) ein (in der Fig. "PD 1b-Ausgang"), andererseits, wenn sie ein Flaggen-(Steuerungs)-Signal ("H" zeigendes Flaggen-(Steuerungs)-Signal), das den Zähler 12a in DOWN bringt, vom D-FFa (11a-1a) eingibt (in der Fig. "PD 1a-Ausgang"), gibt sie ein Flaggen-(Phasen)-Signal, das den Zähler 12a in DOWN bringt, aus.
Und die logische Schaltung 11a-2 gibt dann ein Flaggen-(Phasen)-Signal von HOLD (oder Kippglied (Toggle)) aus, wenn die beiden Flaggen-(Steuerungs)-Signale von zwei D-FF11a-1 "L" zeigen.
Dabei sind in zwei D-FF 11a-1 (D-FFa (11a-1a), D-FFb (11a-1b)) Bitversätze von CK-Eingabe und DATA-Eingabe vorhanden, und da die CK-Eingabe und die DATA-Eingabe miteinander gewechselt werden, macht die Phasendifferenz, die einen logischen Änderungspunkt dieser zwei D-FF 11a-1 darstellt, die Gesamtsumme aus Bitversätze von zwei D-FF 11a-1 (wenn gleiche D-FF, zweifache Bitversätze) aus (Strecke von "HOLD" in "PD 1a-Ausgang" und "PD 1b-Ausgang" in 3, vgl. 4). Entweder mit Verwendung dieser Bitversätze oder durch Aufbauen von Halt-Breite mit variablen Verzögerungsschaltungen kann die Betätigung, wie in 3 gezeigt vorgenommen werden.
Weiterhin zeigt die durchgezogene Linie in 4 Phasen-Verhältnisse, in denen D-FF 11a-1 mit Phasen von CK und DATA als übereinstimmt hält, wenn Bitversätze in DATA und CLK nicht vorhanden sind.
Da aber in der Praxis aber Bitversätze in DATA und CLK vorhanden sind, verschieben sich die Phasen-Verhältnisse, in denen D-FF 11a-1 mit den Phasen von CK und DATA für übereinstimmt hält, bis auf in der Fig. mit der punktierten Linie dargestellten Position.
Weiterhin, wenn DATA und CLK miteinander gewechselt werden, so zeigt der Versatz von Phasen-Verhältnissen nach invertierter Richtung.
Phasenvergleicher (erste Phasenvergleicher) 11b umfaßt, wie in 5 gezeigt, einen D-FF 11b-1, einen MUXa (11b-2a) (Multiplexer (Multiplexor), Auswahlschaltung, Auswahlteil), dessen Ausgangs-Anschluß mit dem DATA-Anschluß von dem D-FF11b-1 verbunden ist, einen MUXb (11b-2b), dessen Ausgangs-Anschluß-Seite mit dem CK-Anschluß von dem D-FF 11b-1 verbunden ist, sowie eine Deskew-Schaltung (DESKEW) 11b-3, die zwischen dem DATA-Anschluß von D-FF 11b-1 und dem Ausgangs-Anschluß von MUXa (11b-2a) verbunden ist.
D-FF 11b-1 gibt an den DATA-Anschluß jeweils ein Signal von Vergleichs-CLK (MUXa (11b-2a)) und an den CK-Anschluß ein Signal von Zu-Vergleichendes-CLK (MUXb (11b-2b)) ein, und gibt ein Flaggen-(Phasen)-Signal aus, ob der Zähler 12b in den Zustand entweder von UP oder DOWN gebracht werden soll.
In 6 ist die Betätigung dieses Phasenvergleichers 11b gezeigt.
Wie in der Figur gezeigt, weist Phasenvergleicher 11b drei verschiedenen Betätigungs-Modi (Phasen-Rückwärtseilen, Phasen-Vorwärtseilen, Gleichphasen) auf. Weiterhin zeigt D-FF 11b-1 einen Fall, in dem es bei Anstiegs-Flanke betätigt wird.
Bei Modus von Phasen-Rückwärtseilen (Oberststufe in der Figur) eilt Delay-Ausgangssignal (in gleicher Stufe "Ausgang") gegenüber Delay-Eingangssignal (in gleicher Stufe "Eingabe") mehr als 1 Periode rückwärts. In diesen Phasen-Verhältnissen wird "L" durchgebrochen.
Bei Modus von Phasen-Vorwärtseilen (in 2. Stufe der gleichen Fig.) eilt Delay-Ausgangssignal (in gleicher Stufe "Ausgang") gegenüber dem Delay-Eingangssignal (in gleicher Stufe "Eingabe") mehr als 1 Periode vorwärts. In diesen Phasen-Verhältnissen wird "H" durchgebrochen.
Bei Gleichphasen (in 3. Stufe der Fig.) eilt Delay-Ausgangssignal (in gleicher Stufe "Ausgang") gegenüber Delay-Eingangssignal (in gleicher Stufe "Eingabe") gerade 1 Periode rückwärts. In diesen Phasen-Verhältnissen kann nicht festgestellt werden, welcher Pegel von "H" oder "L" durchgebrochen werden soll, oder es ist ein Mittelwert, der von vorherigem Zustand (logischem Pegel) von D-FF 11b-1 abhängig ist.
Die 4. Stufe in der Figur zeigt eine Zusammenfassung von obenbeschriebenen drei verschiedenen Modi, und D-FF 11b-1 gibt an der Positionsgrenze von gerade 1 Perioden-Verzögerung seine Rückwärtseilen-Seite "L" und seine Vorwärtseilen-Seite "H" jeweils als Delay-Ausgangssignal aus.
In 7 ist ferner ein Beispiel von Adjust (Korrektur) gezeigt, bei dem die Einstellung der Bitversätze von CK-Anschluß und DATA-Anschluß von D-FF 11b-1 vorgenommen wird.
In Oberststufe der Figur ist gezeigt, wenn jede Phasen von CK-Eingabe und DATA-Eingabe von D-FF 11b-1 miteinander übereinstimmen, kommen sie nicht zur Grenze der Ausgangs-Logik und durch Ausgeben von "L" (vgl. Oberststufe und 4. Stufe in 6), und dadurch, daß DATA-Eingabe bis zur punktierten Linie verschoben wird, kommt es zur Grenze der Ausgangs-Logik. In diesem Fall, wenn die Phase von CK-Eingabe mit Deskew-Schaltung 11b-3 bis zur punktierten Linie vershoben wird, so stimmen die Phasen von CK-Eingabe und DATA-Eingabe miteinander überein, und somit gibt dieser übereinstimmte Punkt als Grenze der Ausgangs-Logik.
Als ein Beispiel der Funktion die Adjust dieser Deskew-Schaltung 11b-3 ermöglicht, gibt es beispielsweise eine Funktion (5 und Unterstufe in 7), mit der die gleiche Wellenform an CK-Eingabe und DATA-Eingabe von D-FF 11b-1 eingegeben werden kann, oder eine Funktion, mit der der Wert der Deskew-Schaltung 11b-3 gemäß Ausgangs-Logik von D-FF 11b-1 variiert werden kann. Die letztere Funktion läßt sich programmatisch realisieren, aber beispielsweise durch Verwirklichung einer wie in 8 gezeigten Schaltung (Bitversätze-automatische-Korrekturschaltung 11b') kann das Einstellen allein durch Eingabe von Signalen für eine bestimmte Dauer vervollständigt werden, mit denen Adjust vorgenommen werden kann.
Bitversätze-automatische-Korrekturschaltung 11b' ist eine Schaltung, mit der die Bitversätze von Eingangssignal und Ausgangssignal automatisch eingestellt werden können, und, wie in 8 gezeigt, sie umfasst jeweils einen D-FF (11b-1), MUXa (11b-2a), MUXb (11b-2b), Deskew-Schaltung (DESKEW) 11b-3, Zähler (COUNTER) 11b-4 und AND-Gatter 11b-5.
D-FF (Datenhalteschaltung) (11b-1) gibt jeweils ein Ausgangssignal (erstes Auswahlsignal) von MUXa (11b-2a) an den DATA-Anschluß und ein Ausgangssignal (zweites Auswahlsignal) von der Deskew-Schaltung 11b-3 an den CK-Anschluß ein. Und aufgrund Rückwärtseilen oder Vorwärtseilen von Phasen des ersten Auswahlsignals gegenüber dem zweiten Auswahlsignal wird ein Phasensignal ausgegeben, das entweder UP oder DOWN zeigt.
MUXa (erste Auswahlschaltung) (11b-2a) gibt sowohl Eingangssignal als auch Ausgangssignal ein, und wählt dann das Eingangssignal aus, wenn ein Einstellsignal an den Modus-Anschluß eingegeben ist, und gibt das ausgewählte Eingangssignal als erstes Auswahlsignal aus.
MUXb (zweite Auswahlschaltung) (11b-2b) gibt ein Eingangssignal ein und somit gibt das Eingangssignal als zweites Auswahlsignal aus.
Deskew-Schaltung 11b-3 läßt das zweite Auswahlsignal verzögern, das von MUXb (11b-2b) ausgegeben ist. Außerdem läßt Deskew-Schaltung 11b-3 aufgrund Zählersignal von Zähler 11b-4 das zweite Auswahlsignal verzögern.
Zähler 11b-4 gibt dann ein Zählersignal durch Hochzählen ein, wenn er ein UP zeigendes Phasensignal von D-FF (11b-1) empfängt.
Bei der die obenbeschriebene Ausführung aufweisende Bitversätze-automatische-Korrekturschaltung 11b' werden folgende Betätigungen von (1) bis (3) durch Eingeben von "H" an Modus-Signal (Adj_Mode) vorgenommen:

(1) Betätigung zu Ausformen der gleichen Wellenform der an D-FF (11b-1) einzugebenden Wellenform (MUX-Umschaltung).
(2) Ermöglichung der Betätigung zu Hochzählen nach Ausgeben der Daten von D-FF (11b-1), die CLK an D-FF (11b-1) eingeben.
(3) Löschen (min Deskew-Wert) des Wertes von Zähler 11b-4 nach Anstiegs-Flanke von Modus-Signal.

Und wenn Ausgangs-Logik-Pegel von D-FF (11b-1) sich durch Verzögerungsgrößeänderung der Deskew-Schaltung 11b-3 von "L" auf "H" ändert, so wird CLK an den Zähler 11b-4 nicht mehr eingegeben, so daß die Hochzählen-Betätigung anhält.
Wenn nach einer hinreichend längerer Zeit als einer Zeit, in der Hochzählen-Betätigung endet, Modus-Signal auf "L" umgeschaltet wird, kommt DLL10 zu Betätigungs-Modus, der sperrt.
Deskew-Schaltung 11b-3 ist derart ausgestaltet, daß ihre Eingabeseite mit dem Ausgangs-Anschluß von MUX 11b-2b verbunden, und andererseits ihre Ausgabeseite mit CK-Anschluß von D-FF 11b-1 verbunden ist.
Diese Deskew-Schaltung 11b-3 stellt, wie obenbeschrieben, so ein, daß bei der Vorstufe von CK-Anschluß von D-FF 11b-1 ein Übereinstimmungspunkt, in dem die Eingangsphasen von CK-Anschluß und DATA-Anschluß von D-FF 11b-1 miteinander übereinstimmen, die Grenze von "H" und "L" von Ausgangsdaten darstellt.
Es muß beim Auslegen gesichert werden, daß, wenn die Verzögerungs-Einstellung der Deskew-Schaltung 11b-3 min ist, so wird ein Phasen-Verhältnis eingehalten, in dem "L" ausgegeben wird, und weiter wenn max, dann "H".
Weiterhin ist in 8 zwar die Deskew-Schaltung 11b-3 auf die CK-Anschluß-Seite von D-FF 11b-1 eingeführt, aber dies ist nicht darauf beschränkt, sondern auch kann sie auf der DATA-Seite eingeführt werden.
Zähler 12a, 12b geben ein entsprechendes Flaggen-(Phasen)-Signal von Phasenvergleicher 11a, 11b ein und ein Steuersignal aus.
Die konkrete Schaltungsanordnungen dieser Zähler 12a (12b) sind in 9 gezeigt.
Wie in der Figur gezeigt sind Zähler 12a (12b) so ausgestaltet, daß sie die gleiche Anzahl (z. B. 39 Stufe) von D-FF 12-11 bis 12-1n (im folgenden, kurz "D-FF 12-1" genannt) mit Bit-Zahl von Steuersignalen und die gleiche Anzahl (z. B. 39 Stufe) von Auswahlteilen (MUX: Auswahlschaltung) 12-21 bis 12-2n (im folgenden, kurz "Auswahlteil 12-2" genannt) mit diesen D-FF 12-1 aufweisen.
Jedes Flipflop 12-1 gibt jeweils um ein Bit-Wert q aus, der das Steuersignal bildet.
Jeder Auswahlteil 12-2 entspricht jeweils dem einen jeder Flipflop 12-1 und wählt ein Signal aus, das in den entsprechenden Flipflop 12-1 eingespeist wird.
Bei der obenbeschriebenen Ausführung wird ein Flaggen-(Phasen)-Signal von Phasenvergleichern 11a, 11b an den Steuerteilen (In der Fig. "UP/HOLD/DOWN") von Zähler 12a, 12b eines Prioritätscodierer-Typs eingegeben.
Zähler 12a hat eine Funktion eines Schieberregisters, das dann "H" von untererem D-FF 11a-1 auf das höhere versetzt, wenn das Flaggen-(Phasen)-Signal vom Phasenvergleicher 11a flag von UP = 1 ist. Andererseits hat er auch eine Funktion, mit der "L" von höheren D-FF 11a-1 dann auf das unterere versetzt, wenn flag von DOWN = 1 ist. Weiterhin wenn flag von HOLD = 1 ist, wird kein Versatz- Betätigung vorgenommen, sondern Daten jedes D-FF 11a-1 werden in HOLD gebracht.
Zähler 12b weist die gleiche Schaltungsanordnung wie die von Zähler 12a auf.
Aber wird vom Phasenvergleicher 11b ein "HOLD" zeigendes Flaggen-(Phasen)-Signal nicht ausgegeben. Deshalb wird bei Zähler 12b die eine von den folgenden Möglichkeiten vorgenommen: (i) mit HOLD-Eingang wird "L" und mit b-Anschluß von Auswahlteil 12-2 "L" verbunden, (ii) bei Auswahlteil 12-2 ist eine Funktion entfallen, die b-Anschluß wählt. Im übrigen werden die gleichen Betätigungen mit Zähler 12a durchgeführt.
Digital-Analog-Umsetzer
(Verzögerungszeit-Aufnahmeteil) 13a, 13b sind jeweils mit den Nachstufen von entsprechenden Zählern 12a, 12b verbunden. Das heißt: Digital-Analog-Umsetzer 13a ist jeweils mit der Nachstufe von Zähler 12a verbunden und Digital-Analog-Umsetzer 13b ist mit der Nachstufe von Zähler 12b verbnden.
Und Digital-Analog-Umsetzer 13a (zweiter Verzögerungszeit-Aufnahmeteil) erhält eine Verzögerungszeit (Analoggröße), die jedem Bit (Digitalgröße) von Steuersignal, das vom Zähler 12a ausgegeben ist, und Digital-Analog-Umsetzer 13b (erster Verzögerungszeit-Aufnahmeteil) erhält dieselbe von Steuersignal, das von Zähler 12b ausgegeben ist.
Hierbei sei anzumerken, daß die Gewichtung (Auflösungsvermögen) pro 1 Bit von Digital-Analog-Umsetzer 13a, 13b jeweils verschieden sind.
In 10 ist ein konkretes Beispiel von Digital-Analog-Umsetzern 13a, 13b deren Umfeld von Schaltungsanordnungen gezeigt.
Jedes Bit ist mit dem in 10 gezeigten Strom DAC so verbunden, daß ein elektrischer Strom erzeugt wird, der proportional zu einer Anzahl von "H" von Steuersignalen ist, die von jeden Zählern 12a, 12b ausgegeben sind.
Digital-Analog-Umsetzer 13a, 13b besitzen Vertikal – 2 Stufe von Pch-Transistor mehr als Bit-Zahl von Zähler, und zwischen der Stromquelle auf der Posi-Seite und dem mit Wired-OR verbundenen Knoten (Summing Point von DAC) nebeneinander angeschaltet. Zwischen dem Summing Point von Digital-Analog-Umsetzer 13a, 13b und der Stromquelle auf der Nega-Seite ist ein mit Diode verbundenen Nch-Transistor ausgeführt.
Von den Vertikal – 2 Stufen ist der Transistor der Oberseite mit der Stromquelle äquivallent, an der die gleiche Vorspannung angelegt ist, und somit betätigt er so, daß er den gleichen Strom fließt. Andererseits ist der Transistor der Unterseite mit Analogschalter äquivalent und ist mit Ausgangssignal von Zähler ON/OFF gesteuert.
Deshalb wird an Summing Point von DAC ein elektrischer Strom addiert, der mit paraller/-en Stromquelle/Analogschalter erzeugt wird, und in den Nch-Transistor fließt ein elektrischer Strom, der proportional zum Zähler-Wert ist.
Außerdem ist mit Digital-Analog-Umsetzer 13a, 13b, wie in der Figur gezeigt, BIAS-Spannungsgenerator (BIAS GEN) 17 verbunden, der die Stromgröße von 1 Bit jeder Digital-Analog-Umsetzer 13a, 13b bestimmt.
Bei BIAS-Spannungsgenerator 17 gilt durch Strom-Spiegel-Verbindung (Strom-Spiegel-Schaltung 17-1), wenn man Stromgröße von 1 Bit von Digital-Analog-Umsetzer 13a als "Ia" bezeichnet, die Stromgröße von 1 Bit von Digital-Analog-Umsetzer 13b: "Ib = a/b × Ia".
Dadurch daß Strompath (Verzögerungszeitsignal) von jedem Digital-Analog-Umsetzer 13a, 13b als wired-OR (verdrahtenem-OR) gesetzt ist, fließt jeweils in NchTr die Gesamtsumme von elektrischen Stromen von Digital-Analog-Umsetzer 13a, 13b (Addierelement (Addierteil) 14).
Und dadurch, daß NchTr, in den der Gesamtstrom von Digital-Analog-Umsetzer 13a, 13b fließt, und die Transistoren von Verzögerungselementen in Strom-Spiegel-Verbindung (Strom-Spiegel-Schaltung 15-1) gestaltet sind, zeigt tr/tf (Verzögerungszeit gegenüber Arbeitszeit) von Verzögerungselementen einen Gradient, der proportional zu einer Gesamtsumme von elektrischen Strom von Digital-Analog-Umsetzer 13a, 13b ist, so daß die Verzögerungsgröße sich ändert.
Um dabei zu erreichen, daß DLL 10 der vorliegenden Ausführungsform Effekte von Verringerung der Einrastzeit erhalten, ist es erwünscht, daß das Auslegen bezüglich von zwei Digital-Analog-Umsetzer 13a, 13b mit verschiedenen Auflösungsvermögen, wie in 11 dargestellt, durchgeführt wird.
Der Variablenbereich des Digital-Analog-Umsetzers 13b muß in größerem Bereich festgesetzt werden als daß Spannungsschwankungen bzw. Temperaturschwankungen, die in Maschinen in der Praxisgeschehen können, abgedeckt werden können. Ein Bereich, in dem Spannungsschwankungen bzw. Temperaturschwankungen, die in Maschinen in der Praxisgeschehen können, abgedeckt werden kann, ist in der 11 als "Reale-Betätigungs-gesichertes-Lock Range" bezeichnet.
Ein Step, in dem der Digital-Analog-Umsetzer 13b betätigt, steuert, wie in der Figur mit schräger Linie dargestellt, mit Fein-Auflösungsvermögen Zu- oder Abnahme von Stromgröße (vom Zähler aus gesehen UP/DOWN).
Der Phasenvergleicher 11 ist so ausgelegt, daß Flagge von HOLD zwischen "Reale-Betätigungs-gesichertem-Lock Range" und "DAC2-Variablenbereich" ausgegeben wird, und Digital-Analog-Umsetzer 13a steuert, wie mit schräger Linie dargestellt, außerhalb der Strecke, in der die Flagge von HOLD ausgegeben wird, Zu- oder Abnahme von Stromgröße mit Grob-Auflösungsvermögen (vom Zähler aus gesehen UP/DOWN).
Da im Bereich (Phasen-Verhältnisse) in (1) Phasen gegenüber Target größer vorwärtseilen, befindet sich Digital-Analog-Umsetzer 13a in Strom-Abnahme (Zählung DOWN) und befindet sich Digital-Analog-Umsetzer 13b in Strom-Abnahme (Zählung DOWN), so daß Rückführung vorgenommen wird, um Verzögerungsgröße stärker rückwärtseilen verzögern zu lassen.
Da im Bereich (Phasen-Verhältnisse) in (2) Phasen gegenüber Target etwas vorwärtseilen, befindet sich Digital-Analog-Umsetzer 13a in Strom-Aufrechterhaltung (Zählung HOLD) und befindet sich Digital-Analog-Umsetzer 13b in Strom-Abnahme (Zählung DOWN), so daß Rückführung vorgenommen wird, um Verzögerungsgröße etwas langsamer rückwärtseilen zu lassen.
Da im Bereich (Phasen-Verhältnisse) in (3) Phasen gegenüber Target etwas rückwärtseilen, befindet sich Digital-Analog-Umsetzer 13a in Strom-Aufrechterhaltung (Zählung HOLD) und befindet sich Digital-Analog-Umsetzer 13b in Strom-Zunahme (Zählung UP), so daß Rückführung vorgenommen wird, um Verzögerungsgröße etwas schneller vorwärtseilen zu lassen.
Da im Bereich (Phasen-Verhältnisse) in (4) Phasen gegenüber Target größer rückwärtseilen, befindet sich Digital-Analog-Umsetzer 13a in Strom-Zunahme (Zählung UP) und befindet sich Digital-Analog-Umsetzer 13b in Strom-Zunahme (Zählung UP), so daß Rückführung vorgenommen wird, um Verzögerungsgröße sprunghafter vorwärtseilen zu lassen.
Weiterhin wird anhand 12 erklärt: Die Figur zeigt ein Diagramm, in dem Korrekturergebnisse von Phasen gezeigt sind. Dabei ist anzunehmen, daß der Zählerwert das Minimum ist, wenn es sich in Betätigungs-Modus von Rückführung befindet (oder bei Stromquelle ON).
Wegen kleiner Stromgröße und wegen großer Verzögerungsgröße gegenüber Lock Target durchführen sowohl Zähler 12a als auch Zähler 12b Zählung UP und somit Rückführung wird vorgenommen, um an den Lock Target anzunähern (Bereich von (4) – Zeit bis zum Lock).
Wenn der Phasenvergleicher 11a an Lock Target annährt bis zum Bereich, in dem HOLD ausgeben wird (Bereich von (3)), kommt Zähler 12a zu HOLD, und Zähler 12b ist weiterhin bis zum Übersteigen von Lock Target (bis in den Bereich von (2) kommt) rückgekoppelt, und nimmt Zählung UP vor.
Kommt es über Lock Target hinaus (in den Bereich von (2)), so wird Rückführung vorgenommen, um an den Lock Target heranzunähern, und Zähler 12a befindet sich in HOLD und Zähler 12b nimmt Zählung DOWN vor.
Sind Versorgungsspannung, Temperatur und dergleichen stabil, so wird eine Rückführung so vorgenommen, daß nur der Zähler 12b wie wellenförmig in der Mitte von Lock Target einklemmend zu- bzw. abgenommen wird.
Entstehen Störungen von Versorgungsspannung, Temperatur und dergleichen, so schwankt die Verzögerungsgröße. Im Bereich von (2) und (3) steht Zähler 12a in HOLD, und eine Rückführung wird so vorgenommen, daß nur Zähler 12b zu – bzw. abnimmt. Dabei wird Verzögerungszeit-Veränderungsgröße kleiner, da es nur Veränderungsgröße von Digital-Analog-Umsetzer 13b gibt (Fein-Nachführung).
Schwankt es bis zum Bereich von (1) und (4), nehmen sowohl Zähler 12a als auch Zähler 12b zu- bzw. ab, so daß die Rückführung vorgenommen wird. Da dabei Verzögerungszeit-Veränderungsgröße die addierte Veränderungsgröße von Digital-Analog-Umsetzer 13a und Digital-Analog-Umsetzer 13b bildet, so wird sie größer (Nachführung der große Menge).
Hierbei soll die Funktion oder Aufgabe von BIAS erklärt werden:

• Im Falle von Single-Verzögerungselement (13(a)) Die Stromquelle der Oberseite ist auf BIAS_R mit Strom-Spiegel-Verbindung von Pch-Transistor realisiert. Die Stromquelle der Unterseite ist auf BIAS_I mit Strom-Spiegel-Verbindung von Nch-Transistor realisiert. Ein elektrischer Strom, der proportional zum in Digital-Analog-Umsetzer erzeugten Strom ist, wird der Höchstwert von Auf- bzw. Entladungs-Strom für Belastungskapazität von Inverter. Um für Belastungskapazität mit einem konstanten Strom aufzuladen bzw. zu entladen, werden die Zeit-Spannung-Verhältnisse geradlinig. Ändert sich die in Digital-Analog-Umsetzer erzeugende Stromgröße, so ändert sich der Höchstwert von Auf- bzw. Entladungs-Strom, und somit ändert sich der geradlinige Gradient von Zeit-Spannung-Verhältnissen, so daß die Verzögerungszeit sich ändert. Anhand dieser Eigenschaft läßt sich als variable Verzögerungsschaltung verwenden.
• Im Falle von Differential-Verzögerungselementen (13(b)) Der Widerstand der Oberseite ist so ausgeführt, daß Widerstandswert sich mit Kombination von Pch-Transistoren durch BIAS_R ändert. Der mittele Nch-Transistor funktioniert als ein Analogschalter. Die Stromquelle der Unterseite steuert, wie bei Single-Verzögerungselement, den Auf- bzw. Entladungs-Strom für Belastungskapazität. Der Grund dafür, warum der Widerstand der Oberseite Regelwiderstand sein sollte, liegt darin, daß bei Festwiderstand Amplitude sich durch Stromgröße von Stromquelle der Unterseite ändert, so daß in Abhängigkeit von Stromgröße der Widerstandswert ändernd gesteuert werden muß.

Verzögerungselementen 16 weisen mehrere Verzögerungselementen 16-11 bis 16-1n (im folgenden, kurz "Verzögerungselement 16-1" genannt) auf, die in Nebenverbindung angeschaltet sind, und von jeder Stufe der mehreren Verzögerungselementen 16-1 aus wird Ausgabemittel ausgegeben.
Verzögerungselement 16-1 variiert Verzögerungsgröße dadurch, daß der durch Verzögerungselement 16-1 fließende Strom eingestellt wird und somit tr/tf von Ausgangswellenform variiert wird.
In 13(a), (b) sind konkrete Schaltungsanordnungen von diesen Verzögerungselementen 16-1 gezeigt. In der Figur ist jeweils (a) eine konkrete Schaltungsanordnung von Single-Verzögerungselement, und (b) eine konkrete Schaltungsanordnung von Differential-Verzögerungselement gezeigt.
Bei Single-Verzögerungselement variiert tr/tf von Ausgangswellenform, wie in Figur (a) gezeigt, dadurch, daß eine Stromquelle zwischen Inverterelement und Stromquelle einführend die maximale Größe der Stromgröße, die mit dem Ausgangs-Anschluß verbundene Belastungskapazität auflädt, geändert wird (Begrenzung).
Folglich ändert sich die Verzögerungsgröße des Verzögerungselements.
Bei Differential-Verzögerungselement variiert tr/tf der Ausgangswellenform, wie in Figur (b) gezeigt, dadurch, daß es als Differential-Puffer von CML-Typ ausgeführt und die Tail-Strom gesteuert und die Stromgröße variiert wird, die mit der dem Ausgangs-Anschluß verbundenen Belastungskapazität auflädt. Der Regelwiderstand auf der Stromquellenseite stellt ein Regelwiderstand dar, der seinen Widerstandswert mit Änderung von Tail-Stromgröße so variiert, daß die Änderung der Amplitude wegen Variierung von Tail-Strom nicht zu klein wird.
Der Regelwiderstand ist im üblichen, allgemein bekannten Verfahren mittels Pch-Transistor realisiert.
Wie obenbeschrieben, da der erfindungsgemäße Phasenverzögerungsregelkreis mehrere Verzögerungselemente, die gleiche Verzögerungsgröße aufweisen, in Nebenverbindung gebracht wird, und mit Verzögerungselementen versehen, die von jeder Stufe ein Ausgangssignal mit Gleichphasenabstand ausgeben, kann er in folgenden Anwendungsbereich verwendet werden: (1) Coarse delay von Synchronisiereinheit, (2) Local DLL oder Local PLL, die Bitversätze von CLK-Verteilung von LSI reduziert, (3) Vervielfache-CLK-Generierungsschaltungen von schnellen Datenübertragungen von SERDES und dergleichen, CLK RECOVERY-Schaltung.
Der erfindungsgemäße, die obenbeschriebene Ausführung aufweisende DLL entfaltet folgende Effekte:
Zum Beispiel dadurch, daß zwei Verzögerungszeit-Aufnahmeteile jeweils ein verschiedenes Auflösungsvermögen aufweisen, nähmlich der eine ein Grob-Auflösungsvermögen und der andere ein Fein-Auflösungsvermögen aufweist, läßt sich Lock Range ohne Erhöhung der Anzahl von Bits des Zählers erweitern.
Außerdem da der Addierteil die Verzögerungszeit, die das Verzögerungszeitsignal von jedem Verzögerungszeit-Aufnahmeteil zeigt, addiert, läßt sich die Gesamtsumme von Verzögerungszeiten in der Weise, daß sowohl die Verzögerungszeit von Grob-Auflösungsvermögen als auch die Verzögerungszeit von Fein-Auflösungsvermögen sich spiegeln. Deshalb kann die Einrastzeit im Vergleich zu bloßer Vergrößung von Auflösungsvermögen sprunghafter verringert werden.
Weiterhin wenn auch es von Lock Range wegen Einfluß durch von Außenkommende Rauschen abweichen, rastet Zählerwert nicht auf das Minimum bzw. Maximum ein, so daß die Verzögerungszeit schnell auf Lock Range zurückgeführt werden kann.
Als ein Faktor von Einrasten des Zählerwertes können Schwankungen der Verzögerungsschaltungs-(oder RING OSC)-Verzögerungsgröße angegeben werden. Und als Ursache für Entstehung von Schwankungen der Verzögerungsgröße können Temperaturschwankungen und Versorgungsspannungs-Schwankungen angegeben werden. Temperaturschwankungen und Stromquellen-Schwankungen sind auch von fremden Schwankungen entstehbar, aber auch sind sie durch Änderung von Selbstbetätigungsverhältnissen entstehbar.
Folglich kann die Ursache von Einrasten des Zählers darin liegen, daß die Schaltungen dann versuchen, nachzuführen, wenn die Größe von den realen Temperaturschwankungen bzw. Spannungsschwankungen größer ist als die von den beim Auslegen angenommenen Temperaturschwankungen bzw. Spannungsschwankungen, so daß der Zählerwert sich bis zum Min/Max ändert. Hingegen wenn die Größe von den realen Temperaturschwankungen bzw. Spannungsschwankungen kleiner ist als die von den beim Auslegen angenommenen Temperaturschwankungen bzw. Spannungsschwankungen, wird die Zählung UP des Zählerwertes so vorgenommen, daß die Verzögerungsgröße kleiner eingestellt wird, wenn die Verzögerungsgröße größer ist als ein Mittelwert (Zählerwert als Lock Target).
Rückführung ist vorgenommen, und zwar da eine Rückführung vorgenommen wird, um die Verzögerungsgröße durch Zählung DOWN zuzunehmen, wenn die Verzögerungsgröße kleiner ist als ein Mittelwert (Zählerwert als Lock Target), wiederholt der Zähler um die Mitte des Mittelwertes (Zählerwert als Lock Target) UP/DOWN-Betätigung. Dabei befindet sich DLL in Lock-Zustand und da die Verzögerungsgröße der Verzögerungsschaltungen von DLL größer ist als die der unter Einfluß durch von Temperaturschwankungen bzw. Spannungsschwankungen stehenden Größe, kommt der Zähler nicht zum Überlauf (Einrasten).
Und zwar werden Adjust (Korrektur)-Stellungen weniger, so daß Messungen bis zum Lock reduziert werden können.
Bei vorliegende Erfindung ist die Verzögerungsschaltung derart ausgestaltet, daß sie die Differenz aus Übertragungs-Verzögerungszeiten nutzt, indem Anstieg/Abfall der Durchlaßimpuls-Wellenform durch Begrenzung auf Stromen zur Auf- bzw. Entladung des Inverters von CMOS geändert wird.
Bei Prozeß von CMOS ergeben sich Schwankungen von Übertragungs-Verzögerungszeit, Stromgröße und dergleichen eben in derselben Schaltung im Bereich von 0, 6 bis 1, 6 fach gegenüber standarisierten Bausteinen wegen unterschiedlichen Faktoren wie Fadenkreuz bzw. Fremdstoffgehalte und dergleichen (14(a)).
Denkbar wären zwei Alternativen: Zum einen: Entfallen von Kalibrieren (calibration), d. h. Kalibrieren, bei dem durchgeführt wird, den Betätigungsmittelpunkt in die Nähe von LOCK von Zähler und Digital-Analog-Umsetzer (DA-converter 2) zu bringen, um Zerstreuungen aufzunehmen, da enorme Bit-Zahlen dann entstehen, wenn die Betätigung von DLL herkömmlicherweise nur mit einzigem Digital-Analog-Umsetzer vorgenommen wird; oder zum anderen: Durchführung von Kalibrieren (calibration), d. h. Kalibrieren, bei dem durchgeführt wird, den Betätigungsmittelpunkt in die Nähe von LOCK zu bringen, derart, daß Digital-Analog-Umsetzer (DA-converter 1) mit Grob-Auflösungsvermögen vorgesehen ist, und anstatt Phasenvergleicher und Zähler in 1, Speicher oder Register angewendet wird, um enorme Bit-Zahlen zu vermeiden.
Unter der Vorraussetzung, daß das Kalibrieren durch Auswahl des letzteren obenbeschriebenen Alternative vorgenommen wird, erfordert das erfindungsgemäße Verfahren kein Kalibrieren, deshalb ist hier als "Das Kalibrierensstellungen werden weniger" bezeichnet.
Wie obenbeschrieben, wenn es nur mit einziger Schaltung verwirklicht wird, muß Mehr-Bit-Ausführung von Schaltungen mit Fein-Auflösungsvermögen realisiert werden, um erforderliche Auflösungsvermögen und variable Größe zu sicherzustellen. Demgegenüber wenn es mit mehr als zwei verschiedenen Schaltungen mit unterschiedlichen Auflösungsvermögen verwirklicht wird (14(b), (c)), kann das Schaltungsausmaß verkleinert werden.
Und wenn die Schaltungsanordnungen von Digital-Analog-Umsetzer 13a und Digital-Analog-Umsetzer 13b gleich bleiben und nur ihre Auflösungsvermögen (BIAS) geändert werden, so lassen sie nur durch kleinausmäßiges Hinzufügen von Schaltungen realisieren.
Dabei wird das Auflösungsvermögen des Digital-Analog-Umsetzers 1 so ausgestaltet, daß es kleiner wird als die variable Größe des Digital-Analog-Umsetzers 2. In diesem Fall darf man die Steuerung des Digital-Analog-Umsetzers 13a mit Speicher, Register und dergleichen durchführen, aber dabei muß auch das Kalibrieren (calibration) vorgenommen werden. Aber wenn der Digital-Analog-Umsetzer 13 in Rückführung hinzugefügt wird, so entsteht Schaltungszunahme von Zähler und Phasenvergleicher, aber dabei erfordert kein Kalibrieren.
Weiterhin wenn es sich unter Einfluß durch von Außen kommende Rauschen von Lock Target abweichen, kann schneller in das Umfeld von Lock Target zurückkommen.
Und zwar wird kein Glitsch ausgegeben, das durch binäre Betätigung des Zählers entstehen kann, so daß es auch in solchem Anwendungsbereich anwendbar, in dem eine Anzahl des Ausgaben von Impuls geführt werden soll.
Beim DLL der obenbeschriebenen ersten Ausführungsform läßt sich schneller in die Nähe von Lock Target annähern, wenn auch er sich wegen fremden Störungen oder dergleichen von Lock Target in großer Distanz entfernt, da er Verzögerungsanteile mit kleinen Auflösungsvermögen und Verzögerungsanteile mit großen Auflösungsvermögen aufweist. Und in diesem Punkt, daß er die obenbeschriebenen Effekte entfalten kann, ist DLL der ersten Ausführungsform zwar sehr nützliche Technik, aber es ist dann zu erwarten, wenn er beispielsweise Rauschen, deren Amplituden groß sind, nachführt, entsteht bei CTR 2 in 1 Überlauf (Zählerwert ist einen vorgegeben Bereich nach oben überschreitet) oder Unterlauf (Zählerwert ist einen vorgegeben Bereich nach unten unterschreitet).
Denkbar wäre als ein Verfahren, um diesen Überlauf und dergleichen zu vermeiden, beispielsweise daß Bit-Zahlen von CTR 2 zugenommen werden. Jedoch führt bei diesem Verfahren ein Nachteil herbei, daß das Schaltungsausmaß sich vergrößert.
Nun können Einrastbereiche dadurch ohne Vergrößerng das Schaltungsausmaß erweitert werden, daß DLL neu mit Steuerschaltungen, die die Betätigung von mehreren Zählern steuern, versehen ist und somit Stellenerhöhung/-reduzierungsbearbeitungen von Verzögerungsanteilen mit kleinen Auflösungsvermögen und von Verzögerungsanteilen mit großen Auflösungsvermögen vorgenommen werden.
Im folgenden wird nun DLL mit diesen Steuerschaltungen als zweite Ausführungsform erklärt:
(DLL gemäß der zweiten Ausführungsform)
Im folgenden wird DLL gemäß der zweiten Ausführungsform mit Bezug auf 15 erklärt:
Diese Figur zeigt ein Blockdiagramm, in dem die Ausführung von DLL der vorliegenden Ausführungsform dargestellt ist. DLL der vorliegenden Ausführungsform unterscheidet sich im Vergleich zu DLL der ersten Ausführungsform dadurch, daß die CTR steuernde Steuerschaltung neu vorgesehen ist. Andere Bestandteile sind mit DLL der ersten Ausführungsform identisch.
Wie in der Figur gezeigt, ist DLL 50 mit Phasenvergleichern (PD) 51a, 51b, Zählern (CTR) 52a, 52b, Digital-Analog-Umsetzern (DAC) 53a, 53b, einem Addierelement 54, einem BIAS 55, Verzögerungselementen 56 und einer Steuerschaltung (controller) 57 versehen.
Dabei lassen Phasenvergleicher 51a, Zähler 52a und Digital-Analog-Umsetzer 53a Verzögerungen mit großen (Grob, coarse) Auflösungsvermögen entstehen, sowie Phasenvergleicher 51b, Zähler 52b und Digital-Analog-Umsetzer 53b Verzögerungen lassen mit kleinen (Fein, fine) Auflösungsvermögen entstehen. Weiterhin bleiben die Verzögerungsgröße von 2 Bit des Digital-Analog-Umsetzer 53a und die variable Größe (Höchstwert) des Digital-Analog-Umsetzers 53b mit den gleichen Schaltungsanordnungen erhalten und die obenbeschriebene Bedingungen können auch mit Korrekturergebnissen erfüllt werden.
Außerdem sind die Verzögerungszeit, die einer Differenz aus Kleinstwert und Halbwert des Zählers 52b (ersten Zählers) enspricht, sowie die Verzögerungszeit, die einer Differenz aus dem Höchstwert und Halbwert des Zählers 52b (ersten Zählers) entspricht, mit der Verzögerungszeit idenitsch, die 1 Bit des Zählers 52a (zweiten Zählers) entspricht.
Außerdem da bei DLL 50 der vorliegenden Ausführungsform Digital-Analog-Umsetzer (DAC) 53a, 53b, Addierelement 54, BIAS 55 und Verzögerungselementen 56 jeweils die gleichen Funktionen von Digital-Analog-Umsetzer (DAC) 13a, 13b, Addierelement 14, BIAS 15 und Verzögerungselementen 16 bei DLL 10 der ersten Ausführungsform aufweisen, soll hier die nähere Erkläung hiervon entfallen sein.
Weiterhin entspricht Digital-Analog-Umsetzer 53a dem zweiten Verzögerungszeit-Aufnahmeteil, und Digital-Analog-Umsetzer 53b dem ersten Verzögerungszeit-Aufnahmeteil. Außerdem entspricht Addierelement 54 dem Addierteil und BIAS 55 dem Verzögerungszeit-Steuerteil.
Phasenvergleicher (zweite Phasenvergleicher) 51a kann mit der in 2 gezeigten Ausführung, d. h. mit gleicher Ausführung des Phasenvergleichers 11a bei DLL 10 der ersten Ausführungsform ausgestaltet werden. Und von Phasenvergleicher 51a aus wird ein Flaggen-(Phasen)-Signal entweder von UP, DOWN oder HOLD (oder Toggle) ausgegeben.
Bei der vorliegenden Ausführungsform soll das vom Phasenvergleicher 51a ausgegebenen Signal entweder UP, DOWN oder Toggle sein.
Der Phasenvergleicher 51a gibt jeweils ein Eingangssignal, das an die Verzögerungselementen 56 eingegeben wird, und ein Ausgangssignal, das von den Verzögerungselementen 56 ausgegeben wird, ein, detektiert die Phasen zwischen diesen Signalen und gibt die Erkennungsergebnisse als Phasensignal aus.
Konkret beschrieben wird die in der Oberststufe der 16 gezeigten Betätigung vorgenommen.
Wenn also das Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) um mehr +t1 als 0 (1 Zyklus-Verzögerung) rückwärtseilt ist, wird ein Flaggen-(Phasen)-Signal von UP (in der Fig. "U1") ausgegeben. Außerdem ist das Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) um mehr –t1 als 0 (1 Zyklus-Verzögerung) vorwärtseilt, wird ein Flaggen-(Phasen)-Signal von DOWN (in der Fig. "D1") ausgegeben. Weiterhin wenn das Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) um Mittelpunkt von 0 (1 Zyklus-Verzögerung) im Phasendifferenzbereich von +t1 bis –t1 liegt, so wird ein Flaggen-(Phasen)-Signal von Toggle (in der Fig. "T 1") ausgegeben.
Phasenvergleicher (erster Phasenvergleicher) 51b kann mit der in 5 gezeigten Ausführung, d. h. mit gleicher Ausführung des Phasenvergleichers 11b bei DLL 10 der ersten Ausführungsform ausgestaltet werden. Und von Phasenvergleicher 51b aus wird ein Flaggen-(Phasen)-Signal entweder von UP oder DOWN ausgegeben.
Der Phasenvergleicher 51b gibt jeweils wie bei Phasenvergleicher 51a ein Eingangssignal, das an die Verzögerungselementen 56 eingegeben wird, und ein Ausgangssignal, das von Verzögerungselementen 56 ausgegeben wird, ein, detektiert die Phasen zwischen diesen Signalen und gibt die Erkennungsergebnisse als Phasensignal aus.
Konkret beschrieben wird die in der Unterstufe der 16 gezeigten Betätigung vorgenommen:
Wenn also das Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) mehr also (1 Zyklus-Verzögerung) verzögert ist, wird ein Flaggen-(Phasen)-Signal von UP (in der Fig. "U 2") ausgegeben. Andererseits ist das Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) mehr als 0 (1 Zyklus-Verzögerung) vorwärtseilt, wird ein Flaggen-(Phasen)-Signal von DOWN (in der Fig. "D2") ausgegeben.
Zähler 52a (zweiter Zähler) kann mit der in 9 gezeigten Ausführung, d. h. mit gleicher Ausführung des Zählers 12a von DLL 10 der ersten Ausführungsform ausgestaltet werden.
Dieser Zähler 52a gibt ein Flaggensignal (UP, DOWN, Toggle) von der Steuerschaltung 57 ein, und ein Steuersignal an den Digital-Analog-Umsetzer 53a aus.
Die Betätigung des Zählers 52a wird mit Bezug auf 17 erklärt. Die Figur zeigt eine Wahrheitswerttabelle, in der die Betätigung des Zählers 52a dargestellt ist.
Wenn ein Flaggensignal von UP an den Zähler 52a eingegeben ist, so wird Zählerwert hochgezählt. Und wenn ein Flaggensignal von DOWN an den Zähler 52a eingegeben ist, so wird Zählerwert untergezählt. Weiterhin wenn ein Flaggensignal von Toggle an den Zähler 52a eingegeben ist, so wird Zählung gehalten.
Zähler 52b (erster Zähler) kann wie bei Zähler 52a mit der in 9 gezeigten Ausführung, d. h. mit gleicher Ausführung des Zählers 12a von DLL 10 der ersten Ausführungsform ausgestaltet werden.
Dieser Zähler 52b gibt jeweils ein Flaggen-(Phasen)-Signal vom Phasenvergleicher 51b und ein Half-Signal von der Steuerschaltung 57 ein. Außerdem gibt der Zähler 52b jeweils an die Steuerschaltung 57 ein Stellenversetzungssignal (Carry, Borrow) und an den Digital-Analog-Umsetzer 53b ein Steuersignal aus.
Weiterhin kann Ausgangs-Anschluß für Stellenversetzungssignal (carry, Borrow) wie folgt vorgehen werden. Zum Beispiel im Falle von 40 Bit Zähler, d. h. wenn MUX und D-FF in 9 je 40 ausgeführt werden, können Borrow (Stellenreduzierungs-Signal) Nega-Ausgang des 1. Bit (1. Stufe) von D-FF, und Carry (Stellenerhöhungs-Signal) Posi-Ausgang des 39. Bit (39. Stufe) von D-FF sein.
Die Betätigung des Zählers 52b wird mit Bezug auf 18 erklärt. Die Figur zeigt eine Wahrheitswerttabelle, in der die Betätigung des Zählers 52b dargestellrt ist.
Außerdem sind die Verzögerungszeit, die einer Differenz aus Minimum und Halbwert des Zählers 52b (ersten Zählers) enspricht, sowie die Verzögerungszeit, die einer Differenz aus Höchstwert und Halbwert des Zählers 52b (ersten Zählers) entspricht, mit der Verzögerungszeit idenitsch, die 1 Bit des Zählers 52a (zweiten Zählers) entspricht.
Wird ein Flaggen-(Phasen)-Signal von UP vom Phasenvergleicher 51b an den Zähler 52b eingegeben, wird Zählerwert hochgezählt. Ist der Zählerwert dabei 2 bis 78 (im Falle eines vorgegebenen Bereichs von Zähler 0 bis 80), werden Stellenversetzungssignal (Carry (Stellenerhöhungs-Signal), Borrow (Stellenreduzierungs-Signal)) nicht ausgegeben. Ist demgegenüber der Zählerwert 79 (wenn er über einen vorgegebenen Bereich nach oben überschreitet), so wird Carry (Stellenerhöhungs-Signal) ausgegeben und in die Steuerschaltung 57 eingespeist. In diesem Fall wird dann Borrow (Stellenreduzierungs-Signal) nicht ausgegeben.
Andererseits wird ein Flaggen-(Phasen)-Signal von DOWN vom Phasenvergleicher 51b an den Zähler 52b eingegeben, wird Zählerwert untergezählt. Ist der Zählerwert dabei 2 bis 78, werden Stellenversetzungssignal nicht ausgegeben. Ist demgegenüber der Zählerwert 1 (wenn er über einen vorgegebenen Bereich nach oben überschreitet), so wird Borrow (Stellenerhöhungs-Signal) ausgegeben und in die Steuerschaltung 57 eingespeist. In diesem Fall wird dann Carry (Stellenreduzierungs-Signal) nicht ausgegeben.
Außerdem gibt ein Flaggensignal von Half an den Zähler 52b von Steuerschaltung 57 ein, so wird der Zählerwert auf den halben Wert (Halbwert) gebracht.
Die Betätigung, in der der Zählerwert am Zähler 52b auf den Halbwert gebracht wird, ist wie folgt vorgenommen:
Hierbei ist beispielsweise angenommen, D-FF in den 1. bis 20. Stufe ist "H" und D-FF in den 21. Stufe bis 40. Stufen ist "L", wenn in 9 gezeigte MUX und D-FF 40 Stufe besitzen.
Als Realisierungsmittel kann es dadurch ausgeführt werden, daß Voreinstell-Anschluß an D-FF in 1. bis 20. Stufe vorgesehen ist und Löschen-Anschluß an D-FF in 21 bis 40. Stufe vorsegehen ist und Signale für den Halbwert mit dem Voreinstell-Anschluß und Löschen-Anschluß verbunden sind.
Steuerschaltung 57 ist ein Schaltungsblock, der die Betätigung von zwei Zählern 52a, 52b steuert, und gibt jeweils ein Flaggen-(Phasen)-Signal (UP, DOWN, Toggle) vom Phasenvergleicher 51a und ein Stellenversetzungssignal (Carry, Borrow) vom Zähler 52b ein. Außerdem sendet die Steuerschaltung 57 jeweils ein Half-Signal an den Zähler 52b und ein Flaggensignal (UP, DOWN, Toggle) an den Zähler 52a.
Die Betätigungsweise der Steuerschaltung 57 wird mit Bezug auf 19 erklärt.
Wenn beispielsweise ein Flaggen-(Phasen)-Signal von UP vom Phasenvergleicher 51a eingegeben ist, so gibt die Steuerschaltung 57 ein Flaggensignal von UP an den Zähler 52a aus und gibt ein Flaggensignal von Half an den Zähler 52b aus.
Außerdem wenn ein Flaggen-(Phasen)-Signal von DOWN vom Phasenvergleicher 51a eingegeben ist, so gibt die Steuerschaltung 57 ein Flaggensignal von DOWN an den Zähler 52a aus und gibt ein Flaggensignal Half an den Zähler 52b aus.
Hingegen wenn ein Flaggen-(Phasen)-Signal von Toggle vom Phasenvergleicher 51a eingegeben ist, unterscheidet sich die Betätigung, ob Carry (Stellenerhöhungs-Signal) oder Borrow (Stellenreduzierungs-Signal) von der Steuerschaltung 57 eingegeben ist oder nicht.
Bei der Eingabe des Flaggen-(Phasen)-Signals von Toggle sind Signalen weder von Carry (Stellenerhöhungs-Signal) noch von Borrow (Stellenreduzierungs-Signal) eingegeben, wird ein Flaggensignal von Toggle an den Zähler 52a ausgegeben. In diesem Fall wird Signal von Half, UP, DOWN nicht ausgegeben.
Außerdem bei der Eingabe eines Flaggen-(Phasen)-Signals von Toggle ist das Signal von Carry (Stellenerhöhungs-Signal) auch eingegeben, wird ein Flaggensignal von UP an den Zähler 52a ausgegeben und somit ein Flaggensignal von Half an den Zähler 52b ausgegeben.
Weiterhin bei Eingabe eines Flaggen-(Phasen)-Signals von Toggle ist das Signal von Borrow (Stellenreduzierungs-Signal) auch eingegeben, wird ein Flaggensignal von DOWN an den Zähler 52a ausgegeben, und somit ein Flaggensignal von Half an den Zähler 52b ausgegeben.
Und dann werden Phasendifferenz (IN/OUT-Phasedifference) zwischen Eingangssignal und Ausgangssignal sowie die Betätigung von DLL aufgrund dieser Differenz mit Bezug auf 20 erklärt.
Der obige Teil in der Figur zeigt eine Darstellung, in der Verhältnisse von IN/OUT-Phasendifferenz und der Betätigung des Zählers 52a gezeigt sind, und der untere Teil in der Figur zeigt ein Darstellung, in der Verhältnisse von IN/OUT-Phasendifferenz und der Betätigung des Zählers 52b gezeigt sind.
Zunächst wird ein Fall erklärt, in dem Ausgangssignal (OUT) gegenüber Eingangssignal (IN) um mehr als +t1 als 0 (1 Zyklus-Verzögerung) rückwärtseilt ist;
In diesem Fall wird ein Flaggen-(Phasen)-Signal von UP (U 1) vom Phasenvergleicher 51a ausgegeben und ein Flaggen-(Phasen)-Signal von UP (U 2) vom Phasenvergleicher 51b ausgegeben.
Bei Zähler 52b wird auf Empfang des Flaggen-(Phasen)-Signals von UP (U2) vom Phasenvergleicher 51b hochgezählt (Unterer Teil in 20 "U2 = "H": Count Up"). Ist dabei Zählerwert 2 bis 78, so wird Stellenversetzungssignal nicht ausgegeben. Ist demgegenüber der Zählerwert 79, so wird Carry (Stellenerhöhungs-Signal) an die Steuerschaltung 57 ausgegeben.
In der Steuerschaltung 57 wird auf Empfang des Flaggen-(Phasen)-Signals von UP (U1) vom Phasenvergleicher 51a ein Flaggensignal von UP an den Zähler 52a ausgegeben und somit ein Half-Signal wird an dem Zähler 52b ausgegeben.
Bei Zähler 52a wird auf Empfang des Flaggensignal von UP von der Steuerschaltung 57 der Zählerwert hochgezählt (Obiger Teil in 20 "Up = "H": Count Up").
Bei Zähler 52b wird auf Empfang des Half-Signals von der Steuerschaltung 57 der Zählerwert auf den Halbwert gezählt (Unterer Teil in 20 "Half = "H": Halbwert").
Außerdem da bei der Steuerschaltung 57 ein Carry (Stellenerhöhungs-Signal) vom Zähler 52b zwar empfangen ist, aber das Signal kein Toggle vom Phasenvergleicher 51 ist, wird die Betätigung mit Empfang des Carry (Stellenerhöhungs-Signal) nicht durchgeführt.
Und dann wird ein Fall erklärt, in dem Ausgangssignal (OUT) gegenüber Eingangssignal (IN) mehr als –t1 als 0 (1 Zyklus-Verzögerung) vorwärtseilt.
In diesem Fall wird ein Flaggen-(Phasen)-Signal von DOWN (D 1) vom Phasenvergleicher 51a ausgegeben, und ein Flaggen-(Phasen)-Signal von DOWN (D 2) vom Phasenvergleicher 51b ausgegeben.
Bei Zähler 52b wird auf Empfang des Flaggen-(Phasen)-Signals von DOWN (D 2) vom Phasenvergleicher 51b untergezählt (Unterer Teil in 20 "D2 = "H": Count Down"). Ist dabei der Zählerwert 2 bis 78, so wird das Stellenversetzungssignal nicht ausgegeben. Ist der Zählerwert demgegenüber 1, so ist Borrow (Stellenreduzierungs-Signal) an die Steuerschaltung 57 ausgegeben.
Bei der Steuerschaltung 57 wird auf Empfang des Flaggen-(Phasen)-Signals von DOWN (D 1) vom Phasenvergleicher 51a das Flaggensignal von DOWN an den Zähler 52a ausgegeben, und somit das Half-Signal an den Zähler 52b ausgegeben.
Bei Zähler 52a wird auf Empfang des Flaggensignals von DOWN vom Steuerschaltung 57 der Zählerwert untergezählt (Obiger Teil in 20 "Down = "H": Count Down").
Bei Zähler 52b wird auf Empfang des Half-Signals von der Steuerschaltung 57 der Zählerwert auf den Halbwert gezählt (Unterer Teil in 20 "Half = "H": Halbwert").
Außerdem ist zwar bei der Steuerschaltung 57 Borrow (Stellenreduzierungs-Signal) vom Zähler 52b empfangen, aber das Signal vom Phasenvergleicher 51a ist kein Toggle, wird die Betätigung mit Empfang des Borrow (Stellenreduzierungs-Signal) nicht durchgeführt.
Im folgenden wird ein Fall erklärt, in dem die Phasendifferenz von Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) im Bereich von 0 (1 Zyklus-Verzögerung) bis +t1 (Verzögerung) liegt.
In diesem Fall wird ein Flaggen-(Phasen)-Signal von Toggle (T 1) vom Phasenvergleicher 51a ausgegeben, und ein Flaggen-(Phasen)-Signal von UP (U 2) vom Phasenvergleicher 51b ausgegeben.
Bei Zähler 52b wird auf Empfang des Flaggen-(Phasen)-Signals von UP (U2) vom Phasenvergleicher 51b hochgezählt (Unterer Teil in 20 "U2 = "H": Count Up"). Ist dabei der Zählerwert 2 bis 78, so wird das Stellenversetzungssignal nicht ausgegeben. Ist der Zählerwert dagegen 79, so ist Carry (Stellenreduzierungs-Signal) an die Steuerschaltung 57 ausgegeben.
Bei der Steuerschaltung 57 wird ein Flaggen-(Phasen)-Signal von Toggle (T 1) vom Phasenvergleicher 51a empfangen. Dabei unterscheidet sich die Betätigung voneinander, ob Carry (Stellenerhöhungs-Signal) oder Borrow (Stellenreduzierungs-Signal) vom Zähler 52b eingegeben oder nicht.
Wird Carry (Stellenerhöhungs-Signal) oder Borrow (Stellenreduzierungs-Signal) nicht eingegeben (d. h. im Falle bei Zähler 52b Zählerwert 2 bis 78), wird ein Flaggensignal von Toggle an den Zähler 52a ausgegeben. In diesem Fall wird Half-Signal an den Zähler 52b nicht ausgegeben. Und bei Zähler 52a empfängt Flaggensignal von Toggle, und Aufwärts oder Abwärts des Zählerwertes wird nicht durchgeführt (Obiger Teil in 20 "Toggle = "H": Count Hold").
Wird Carry (Stellenerhöhungs-Signal) dagegen eingegeben (d. h. im Falle bei Zähler 52b Zählerwert 79), wird ein Flaggensignal von UP an den Zähler 52a ausgegeben, somit wird ein Flaggensignal von Half an den Zähler 52b ausgegeben. Dadurch wird bei Zähler 52a auf Empfang des Flaggensignals von UP der Zählerwert hochgezählt (Obiger Teil in 20 "Up = "H": Count up"). Andererseits wird bei Zähler 52b auf Empfang des Flaggensignals von Half der Zählerwert auf den Halbwert gezählt (Unterer Teil in 20 "Half = "H": Halbwert").
Weiterhin wird Borrow (Stellenreduzierungs-Signal) dann ausgegeben, wenn Zählerwert am Zähler 52b 1 wurde, was aber dann ausgegeben wird, wenn ein Flaggen-(Phasen)-Signal von DOWN vom Phasenvergleicher 51a ausgegeben ist, nämlich dann, wenn Phasendifferenz von Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) mehr als 0 (1 Zyklus-Verzögerung) vorwärtseilt, so ist dieser Fall hier nicht zu erwarten.
Dann wird ein Fall erklärt, in dem die Phasendifferenz von Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) im Bereich von 0 (1 Zyklus-Verzögerung) bis –t1 (Vorwärtseilen) liegt.
In diesem Fall wird ein Flaggen-(Phasen)-Signal von Toggle (T 1) vom Phasenvergleicher 51a ausgegeben, und ein Flaggen-(Phasen)-Signal von DOWN (D2) vom Phasenvergleicher 51b ausgegeben.
Bei Zähler 52b wird auf Empfang des Flaggen-(Phasen)-Signals von DOWN (D 2) vom Phasenvergleicher 51b untergezählt (Unterer Teil in 20 "D2 = "H": Count Down"). Ist dabei der Zählerwert 2 bis 78, so wird das Stellenversetzungssignal nicht ausgegeben. Ist der Zählerwert demgegenüber 1, so ist Borrow (Stellenreduzierungs-Signal) an die Steuerschaltung 57 ausgegeben.
Bei der Steuerschaltung 57 wird ein Flaggen-(Phasen)-Signal von Toggle (T 1) vom Phasenvergleicher 51a empfangen. Dabei unterscheidet sich die Betätigung voneinander, ob Carry (Stellenerhöhungs-Signal) oder Borrow (Stellenreduzierungs-Signal) eingegeben ist oder nicht.
Wird Carry (Stellenerhöhungs-Signal) oder Borrow (Stellenreduzierungs-Signal) nicht eingegeben (d. h. im Falle bei Zähler 52b Zählerwert 2 bis 78), wird ein Flaggensignal von Toggle an den Zähler 52a ausgegeben. In diesem Fall wird Half-Signal an den Zähler 52b nicht ausgegeben. Und bei Zähler 52a wird auf Empfang von Flaggensignal von Toggle Aufwärts oder Abwärts des Zählerwertes nicht durchgeführt (Obiger Teil in 20 "Toggle = "H": Count Hold").
Wird Borrow (Stellenerhöhungs-Signal) demgegenüber eingegeben (d. h. im Falle bei Zähler 52b Zählerwert 1), wird ein Flaggensignal von DOWN an den Zähler 52a ausgegeben, somit wird ein Flaggensignal von Half an den Zähler 52b ausgegeben. Dadurch wird bei Zähler 52a auf Empfang des Flaggensignals von DOWN der Zählerwert hochgezählt (Obiger Teil in 20 "Up = "H": Count up"). Andererseits wird bei Zähler 52b auf Empfang des Flaggensignals von Half der Zählerwert auf den Halbwert gezählt (Unterer Teil in 20 "Half = "H": Halbwert").
Weiterhin wird Carry (Stellenreduzierungs-Signal) dann ausgegeben, wenn Zählerwert am Zähler 52b 79 wurde, was aber dann ausgegeben wird, wenn ein Flaggen-(Phasen)-Signal von UP vom Phasenvergleicher 51a ausgegeben ist, nämlich dann ausgegeben wird, wenn Phasendifferenz von Ausgangssignal (OUT) gegenüber dem Eingangssignal (IN) mehr als 0 (1 Zyklus-Verzögerung) rückwärtseilt, so ist dieser Fall hier nicht zu erwarten.
Wie obenbeschrieben wenn bei DLL der vorliegenden Ausführungsform die Phasendifferenz von IN/OUT in der Nähe von 0 (in der Praxis befindet sich die Phasendifferenz von IN und OUT gerade in 1 Zyklus verzögertem Zustand) liegt, durch die Ergebnisse von Phasenvergleicher 51a, 51b sowie durch Steuerung in der Steuerschaltung 57 zählt der Zähler 52b den Zählerwert hoch- oder unter, und der Zähler 52a läßt den Zählerwert in Halten bleiben und führt nur durch Verzögerung mit kleinem Auflösungsvermögen nach. Andererseits wenn die Phasendifferenz von IN/OUT sich außerhalb von Bereich einer erwünschten Phasendifferenz befindet (außerhalb von ±t in 16), so setzt der Zähler 52a durch Ergebnisse von Phasenvergleicher 51a, 51b sowie durch Steuerung in der Steuerschaltung 57 den Zählerwert als Halbwert fest, und der Zähler 52a zählt den Zählerwert hoch- oder unter und führt nur durch Verzögerung mit großem Auflösungsvermögen nach.
Im folgenden werden Simulationsergebnisse von DLL beider vorliegenden Ausführungsform im Vergleich zu Simulationsergebnissen von herkömmlichen DLL mit Bezug auf 21(a), (b) erklärt.
Die Figur (a) ist ein Diagramm, in dem die Simulationsergebnisse von herkömmlichen DLL gezeigt sind, und die Figur (b) ist ein Diagramm, in dem die Simulationsergebnisse von DLL der vorliegenden Ausführungsform gezeigt sind. Und in jeder Figur von (a), (b) ist ein Eingangssignal (in), in das Störungen (disturb, Rauschen) hinzugemischt sind, mit durchgezogener Linie bezeichnet, und Ausgangssignal (out) ist mit punktierter Linie dargestellt ist.
Die in jeder Fig. von (a), (b) gezeigten Simulationsergebnisse sind hier in solcher Fall simuliert, daß Frequenzen von Störungen spät sind, und Wellenform mit großer Amplitude, insbesondere Frequenzanteile von Störungen niedriger ist als (Frequenz) Band von DLL und die Amplitude großer ist als Bit-Breite des Zähler 52b (mit kleinererem Auflösungsvermögen) (In einem Fall daß Schwankungen von DLL integrierten Umwelt, Versorgungsspannung sowie Temperatur niederfrequent und größer sind).
Bei herkömmlichen DLL befindet sich, wie in Figur (a) gezeigt, mit Auftreten von Störungen am "- 39" von Zähler 52b (cTR (fine)) in "Einlastzustand". Und am Zähler 52a (CTR (coarse)) entsteht um 1 Bit einen "Sprung".
Demgegenüber ist bei DLL der vorliegenden Ausführungsform, wie in Figur (b) gezeigt, obwohl Störungen am Eingangssignal entstehen, am Zähler 52b (cTR (fine)) einen "Einlastzustand" vermieden und am Zähler 52a (cTR(caarse)) entsteht kein "Sprung". Dies bedeutet, daß Lock Range verbessert ist.
Der Grund dafür, warum "Einlastzustand", wie in Figur (b) gezeigt, vermieden werden kann und "Sprung" nicht entsteht, liegt darin, daß in DLL neu mit Steuerschaltungen versehen sind und die Betätigung von zwei Zählern steuerbar ausgestaltet sind, und wenn der Zählerwert am Zähler 52b nach oben (in der Figur "79") oder nach unten (in der Figur "1") einem vorgegebenen Bereich (in der 18 "2 bis 78") schreitet, so werden Stellenerhöhung/-reduzierungsbearbeitung von Verzögerungsanteile mit kleinen Auflösungsvermögen und von Verzögerungsanteile mit großer Auflösungsvermögen vorgenommen. Dadurch läßt sich Einrastbereich ohne Vergrößerung von Schaltungsausmaß des Zählers erweitern, so daß Überlauf bzw. Unterlauf am Zähler vermeiden werden kann.
[PLL]
(PLL gemäß der ersten Ausführungsform)
Im folgenden wird PLL gemäß der vorliegenden Ausführungsform mit Bezug auf 22 erklärt:
Wie in der Figur gezeigt ist PLL20 mit Phasenvergleichern (PD) 21a, 21b, Zählern (CTR) 22a, 22b, Digital-Analog-Umsetzern (DAC) 23a, 23b, einem Addierelement 24, einem BIAS 25, Verzögerungselementen 26 und einem Frequenzteiler (Divider: DIV) 27 versehen.
Phasenvergleicher 21a, 21b weisen jeweils gleiche Funktionen wie bei Phasenvergleicher 11a, 11b von obenbeschriebenen erfindungsgemäßen DLL 10 auf.
Außerdem weisen jeweils Zähler 22a, 22b die gleichen Funktionen wie bei Zähler 12a, 12b von DLL 10 auf, Digital-Analog-Umsetzer 23a, 23b weisen die gleichen Funktionen wie bei Digital-Analog-Umsetzer 13a, 13b von DLL 10 auf, Addierelement 24 weist die gleiche Funktion wie bei Addierelement 14 von DLL 10, BIAS 25 weist die gleiche Funktion wie bei BIAS 15 von DLL 10 und Verzögerungselementen 26 weisen die gleichen Funktionen wie bei Verzögerungselementen 16 von DLL 10 auf.
Und PLL 20 gemäß der vorliegenden Ausführungsform kann durch solche Ausführungsänderungen realisiert werde, daß DELAY der obenbeschriebenen erfindungsgemäßen DLL 10 (umfassend Digital-Analog-Umsetzer 13a, 13b, Addierelement 14, BIAS 15 und Verzögerungselementen 16) durch Ringoszillator (umfassend RING OCS: Digital-Analog-Umsetzer 23a, 23b, Addierelement 24, BIAS 25 und Verzögerungselementen 26) ersetzt, weiterhin mit Frequenzteiler 27 versehen und Phasenvergleicher 21a, 21b geben das Eingangssignal von Außen ein u.s.w.
Durch auf obenbeschriebene Weise ausgesataltete Ausführung von PLL läßt sich Einrastzeit stark verringern, und zwar kann Lock Range vergrößert werden.
(PLL gemäß der zweiten Ausführungsform)
Im folgenden wird PLL gemäß der vorliegenden Ausführungsform mit Bezug auf 23 erklärt:
PLL gemäß der vorliegenden Ausführungsform unterscheidet sich im Vergleich zu PLL gemäß der ersten Ausführungsform dadurch, daß die Steuerschaltung neu vorgesehen ist. Andere Ausführungen sind mit PLL gemäß der ersten Ausführungsform identisch.
Wie in der Figur gezeigt ist PLL 60 mit Phasenvergleichern (PD) 61a, 61b, Zählern (CTR) 62a, 62b, Digital-Analog-Umsetzern (DAC) 63a, 63b, einem Addierelement 64, BIAS 65, Verzögerungselementen 66, einem Frequenzteiler (Divider: DIV) 67 und einer Steuerschaltung 68 versehen.
Die Steuerschaltung 68 stellt einen Schaltungsblock dar, der wie bei Steuerschaltung 57 von DLL 50 gemäß der ersten Ausführungsform die Betätigung von zwei Zählern 62a, 62b steuert. Die Steuerschaltung 68 weist die gleiche Funktion wie bei Steuerschaltung 57 von DLL 50 gemäß der zweiten Ausführungsform auf. Außerdem weisen jeweils Phasenvergleicher 61a, 61b die gleichen Funktionen wie bei Phasenvergleicher 51a, 51b von DLL 50 auf, sowie Zähler 62a, 62b die gleichen Funktionen wie bei Zähler 52a, 52b von DLL 50.
Außerdem weisen jeweils Digital-Analog-Umsetzer 63a, 63b weisen die gleichen Funktionen wie bei Digital-Analog-Umsetzer 13a, 13b von DLL 10 auf, Addierelement 64 weist die gleiche Funktion wie bei Addierelement 14 von DLL 10, BIAS 65 weist die gleiche Funktion wie bei BIAS 15 von DLL 10 und Verzögerungselementen 66 weisen die gleichen Funktionen wie bei Verzögerungselementen 16 von DLL 10 auf.
Und PLL 20 gemäß der vorliegenden Ausführungsform wie PLL 20 bei ersten Ausführungsform kann durch solche Ausführungsänderungen realisiert werde, daß DELRY der obenbeschriebene erfindungsgemäße DLL 10 durch Ringoszillator ersetzt, weiterhin mit Frequenzteiler 67 versehen und Phasenvergleicher 61a, 61b geben das Eingangssignal von Außen ein u.s.w.
Durch auf obenbeschriebene Weise ausgesataltete Ausführung von PLL läßt sich Einrastzeit stark verringern, und zwar kann Lock Range vergrößert werden.
Weiterhin ist die zur Betätigung von zwei Zählern steuerbare Steuerschaltung 68 an PLL versehen, werden Stellenerhöhung/-reduzierungsbearbeitung von Verzögerungsanteile mit kleinen Auflösungsvermögen und von Verzögerungsanteile mit großer Auflösungsvermögen vorgenommen. Dadurch läßt sich Einrastbereich ohne Vergrößerung von Schaltungsausmaß des Zählers erweitern, so daß Überlauf bzw. Unterlauf am Zähler vermeiden werden kann.
[Synchronisiereinheit und Halbleiterprüfvorrichtung]
Im folgenden werden Synchronisiereinheit gemäß der vorliegenden Ausführungsform und diese Einheit umfassende Halbleiterprüfvorrichtung mit Bezug auf 24 erklärt:
Wie in der Figur gezeigt, ist die Halbleiterprüfvorrichtung 30 gemäß der vorliegenden Ausführungsform so ausgeführt, daß sie mit Synchronisiereinheit 31, Patterngenerator 32, Wellenform-Ausformvorrichtung 33 und logische Vergleichsschaltung 34 versehen.
Die Synchronisiereinheit 31 gibt ein Verzögerungstaktsignal aus, das das Bezugstaktsignal in einer vorgegebenen Zeit verzögert. Der Patterngenerator 32 gibt ein Prüfmustersignal synchronisierend mit dem Bezugstaktsignal aus. Wellenform-Ausformvorrichtung 33 formt ein Prüfmustersignal in Abhängigkeit von zu prüfenden Baustein (DUT) 35 aus, und sendet es an sein DUT 35. Der logische Vergleicher 34 vergleicht das Antwort-Ausgangssignal von DUT 35 mit dem Erwartungswert-Datensignal.
Dabei ist die Synchronisiereinheit 31 mit Phasenverzögerungsregelkreis (DLL) 31-1 und Verzögerungs-Auswahlteil 31-2 versehen.
In 25 ist eine konkrete Schaltungsanordnung dieser Synchronisiereinheit 31 gezeigt.
Wie in der Figur gezeigt, weist DLL 31-1 der Synchronisiereinheit 31 den obenbeschriebenen erfindungsgemäßen DLL (DLL 10 in 1 oder DLL 50 in 15) auf, und faßt variable Verzögerungsschaltungen um, in denen mehrstufigen logischen Gatter in Reihe geschaltet sind. Aber entspricht das Eingangssignal in 1 dem Bezugstaktsignal gemäß vorliegenden Ausführungsform.
Verzögerungs-Auswahlteil 31-2 gibt durch Auswahl des einen Ausgang von denen der Inverter als Verzögerungssignal aus. Weiterhin ist beim in 25 gezeigten Beispiel mit einem Verzögerungselement 31-3 versehen, das weniger als 250 ps von Verzögerungszeit entstehen läßt.
Durch die auf obenbeschriebene Weise ausgeführten Synchronisiereinheit läßt sich die Präzision der an das Verzögerungstaktsignal gebenden Verzögerungsgröße erhöhen.
Und dadurch, daß die Halbleiterprüfvorrichtung mit der erfindungsgemäßen Synchronisiereinheit versehen ist, kann Zeitablauf von jedem Vorrichtungsteilen mit die hochpräzisse Verzögerungsgröße gegebenen Verzögerungstaktsignal erzielt werden, so daß die Messungs-Präzision der Halbleiterprüfung erhöht werden kann.
Weiterhin wurde zwar beider vorliegenden Ausführungsform eine Ausführung, in der erfindungsgemäße DLL in der Synchronisiereinheit vorgesehen ist, aber anstatt DLL kann auch die mit dem erfindungsgemäßen PLL versehende Ausführung ausgestaltet werden. In diesem Fall kann auch die Präzision der an das Verzögerungstaktsignal gegebene Verzögerungsgröße, wie bei der mit DLL versehenen Ausführung, erhöht werden.
[integrierte Halbleiterschaltung]
Im folgenden wird die integrierte Halbleiterschaltung gemäß der vorliegenden Ausführungsform mit Bezug auf 26 erklärt:
Die integrierte Halbleiterschaltung 40a gemäß der vorliegenden Ausführungsform ist, wie in der Figur gezeigt, beispielsweise mit vier Phasenregelkreis (PLL) 41a-1 bis 41d-4, und Drahtleitungen 42, die auf jede PLL 41a-1 bis 41d-4 das niederfrequente Bezugstaktsignal verteilen, versehen.
Die Ausführungen jeder PLL 41a-1 bis 41d-4 sind mit den Ausführungen der obenbeschriebenen erfindungsgemäßen PLL (PLL 20 in 22 oder PLL 60 in 23) identisch.
Und das niederfrequente Bezugstaktsignal mit kleinen Bitversätzen als Eingangssignal werden an jede PLL 41a bis 41d eingegeben, und Betätigungs-Takt mit Hochfrequenz kann an jede PLL 41a bis 41d jeweils in Selbstschwingung bringen.
Infolgedessen erfordert kein Übertragungs-Puffer von Takt-Signalen, so daß Bitversätze von Takt-Signalen reduziert und somit das Auslegen erleichtert werden können.
Außerdem entstehen Bitversätze von Bezugstaktsignalenin der Tat überwiegend mit Übertragungszeit der Drahtleitung 42 vom Eingabe-Anschuß 43 des Bezugstaktes bis zu jedem PLL 41a bis 41d. Deshalb bei der vorliegenden Ausführungsform sind die Drahtleitungs-Länge vom Eingabe-Anschuß 42 des Bezugstaktes bis zu jedem PLL 41a bis 41d in gleicher Länge ausgestaltet.
Weiterhin, wie in 27 gezeigt, kann die Ausführung auch derart ausgestaltet werden, daß die integriete Halbleiterschaltung 40b mit den obenbeschriebenen erfindungsgemäßen PLL 41a-1 bis 41a-4 anstatt DLL 41b-1 bis 41b-4 versehen ist.
Durch die auf obenbeschriebene Weise ausgestaltete integrierte Halbleiterschaltung kann die CLK-Übertragung in weit großer Entfernung mit Niederfrequenzen vorgenommen und zum Vervielfachen mittels PLL im lokalen Bereich kann das Schaltungsausmaß bzw. Stromverbrauch von Übertragungsteilen reduziert werden. Und zwar erfordert insgesamt die Anzahl von Pufferstufen weniger, so daß Bitversätze auch kleiner untergedrückt werden können.
Wie obenbeschriebenen, wurden hier zwar die bevorzugten Ausführungsformen von erfindungsgemäßen Phasenverzögerungsregelkreis, Phasenregelkreis, Synchronisiereinheit, Halbleiterprüfvorrichtung und integrierte Halbleiterschaltung erklärt, aber diese erfindungsgemäßen Ausführungsformen von Phasenverzögerungsregelkreis, Phasenregelkreis, Synchronisiereinheit, Halbleiterprüfvorrichtung und integrierte Halbleiterschaltung sind nicht nur auf die obenbeschriebenen Ausführungsformen beschränkt, sondern es versteht sich, daß verschiedenartige Ausführungsvariationen ohne Abweichung des erfindungsgemäßen Gedankens verwirklicht werden können.
Z.B. ist zwar beiden obenbeschriebenen Ausführungsformen ein Beispiel beschrieben, in dem die Ausführungsform von Ringoszillator oder variable Verzögerungsschaltung mit der mehrstufig verbundenen Inverter verwirklicht wird, aber die logische Gatter des invertierten Ausgangs soll keineswegs nur auf Inverter beschränkt werden, sondern beispielsweise kann sie auch derart ausgestaltet werden, daß NAND-Schaltung, NOR-Schaltung und dergleichen mehrstufig verbunden ausgeführt werden.
Anwendungsmöglichkeit der Erfindung
Die vorliegende Erfindung kann auf Vorrichtungen bzw. Geräten, die den Phasenverzögerungsregelkreis bzw. Phasenregelkreis aufnehmen, angewendet werden, da die vorliegende Erfindung sich auf den Phasenverzögerungsregelkreis bzw. Phasenregelkreis bezieht, ihren Gegenstand auf Verringerung der Einrastzeit und dergleichen abzielt.
Zusammenfassung
Es ist vorgeschlagen, Verringerung der Einrastzeit zu erzielen und somit Erweiterung von Lock Range ohne Zunahme der Anzahl von Bits des Zählers zu ermöglichen und auch schnelle Zurückführung in Lock Target auch dann zu realisieren, wenn es auch von Lock Target abweichen.
Es ist derart ausgestaltet, daß es mit jeweils. mehreren Phasenvergleichern 11a, 11b, Zählern 12a, 12b und Digital-Analog-Umsetzern 13a, 13b versehen, und das Auflösungsvermögen pro Bit-Einheit von Digital-Analog-Umsetzern 13a, 13b verschiedenartig gestaltet werden kann. Es ist so durchgeführt, daß Addierelemente 14 die Verzögerungszeiten addieren, die das von diesen Digital-Analog-Umsetzern 13a, 13b ausgegebenen Signal zeigt, und BIAS 15 die Gesamtsumme dieser Verzögerungszeiten in die Verzögerungszeiten der Verzögerungselemente von den Verzögerungselementen 16 umwandelt und das Ausgangssignal ausgibt.

10: Phasenverzögerungsregelkreis (DLL)
11a, 11b: Phasenvergleicher
12a, 12b: Zähler
13a, 13b: Digital-Analog-Umsetzer
14: Addierelement
15: BIAS
16: Verzögerungselemente
20: Phasenregelkreis (PLL)
21a, 21b: Phasenvergleicher
22a, 22b: Zähler
23a, 23b: Digital-Analog-Umsetzer
24: Addierelement
25: BIAS
26: Verzögerungselemente
27: Frequenzteiler (Divider)
30: Halbleiterprufvorrichtung
40a, 40b: integrierte Halbleiterschaltung
50: Phasenverzögerungsregelkreis (DLL)
51a, 51b: Phasenvergleicher
52a, 52b: Zähler
53a, 53b: Digital-Analog-Umsetzer
54: Addierelement
55: BIAS
56: Verzögerungselemente
57: Steuerschaltung
60: Phasenregelkreis (PLL)
61a, 61b: Phasenvergleicher
62a, 62b: Zähler
63a, 63b: Digital-Analog-Umsetzer
64: Addierelement
65: BIAS
66: Verzögerungselemente
67: Frequenzteiler (Divider)
68: Steuerschaltung

Claims

Phasenverzögerungsregelkreis mit Verzögerungselementen, in denen mehrere eine gleiche Verzögerungsgröße aufweisenden Verzögerungselemente in Nebenverbindung gebracht sind und von jeder Stufe dieser mehreren Verzögerungselemente jeweils ein Ausgangssignal ausgegeben ist, dadurch gekennzeichnet, daß Phasenverzögerungsregelkreis umfasst: mehrere Phasenvergleichern, die ein Eingangssignal und das zuvorbeschriebene Ausgangssignal eingeben und ein Phasensignal ausgeben, mehrere Zähler, die vom entsprechenden Phasenvergleicher das zuvorbeschriebene Phasensignal eingeben und ein Steuersignal ausgeben, mehrere Verzögerungszeit-Aufnahmeteile; die vom entsprechenden Zähler das zuvorbeschriebene Steuersignal eingeben und ein die dem Bit-Wert des eingegebenen Steuersignals entsprechenden Verzögerungszeit zeigende Verzögerungszeitsignal ausgeben, einen Addierteil; der eine von den mehreren Verzögerungszeit-Aufnahmeteilen jeweils ausgegebenen, jedes zuvorbeschriebene Verzögerungszeitsignal zeigende Verzögerungszeit addiert, sowie einen Verzögerungszeit-Steuerteil, der die in diesem Addierteil addierende Gesamtsumme von Verzögerungszeiten in eine Verzögerungszeit jedes zuvorbeschriebenen Verzögerungselements in den zuvorbeschriebenen Verzögerungselementen umwandelt; wobei mehrere zuvorbeschriebene Verzögerungszeit-Aufnahmeteile so ausgestaltet sind, daß das Auflösungsvermögen pro Bit-Einheit in bezug auf der dem Bit-Wert im zuvorbeschriebenen Steuersignal entsprechenden Verzögerungszeit jeweils unterschiedlich ausgebildet sind.
Phasenverzögerungsregelkreis nach Anspruch 1, dadurch gekennzeichnet, daß mehrere zuvorbeschriebene Phasenvergleicher aus einem ersten und einem zweiten Phasenvergleicher besteht, wobei der zuvorbeschriebene erste Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen der Phasen des zuvorbeschriebenen Ausgangssignals gegenüber dem zuvorbeschriebenen Eingangssignal ein Phasensignal entweder von UP oder DOWN ausgibt, und wobei der zuvorbeschriebene zweite Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen oder Gleichphasen des zuvorbeschriebenen Ausgangssignals gegenüber dem zuvorbeschriebenen Eingangssignal ein Phasensignal entweder von UP, DOWN oder HOLD ausgibt.
Phasenverzögerungsregelkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenvergleicher eine automatische Korrekturschaltung aufweist, in der Bitversätze zwischen dem zuvorbeschriebenen Eingangssignal und dem zuvorbeschriebenen Ausgangssignal automatisch eingestellt werden können.
Phasenverzögerungsregelkreis nach Anspruch 3, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenvergleicher: eine erste Auswahlschaltung, die das zuvorbeschriebene Eingangssignal und das zuvorbeschriebene Ausgangssignal eingibt und somit das zuvorbeschriebene Eingangssignal dann auswählt, wenn an Modus-Anschluß ein Einstellsignaleingegegben ist, und das ausgewählte Eingangssignal als erste Auswahlsignal ausgibt; eine zweite Auswahlschaltung, die das zuvorbeschriebene Eingangssignal eingibt und somit dieses eingegebene Eingangssignal als zweite Auswahlsignal ausgibt; eine Deskew-Schaltung, die das zweite, von der zweiten Auswahlschaltung ausgegebene zuvorbeschriebene zweite Auswahlsignal verzögern läßt; eine Datenhalteschaltung, die aufgrund Rückwärtseilen oder Vorwärtseilen der Phasen des ersten zuvorbeschriebenen Auswahlsignals gegenüber dem zweiten zuvorbeschriebenen Auswahlsignal ein Phasensignal, das UP oder DOWN zeigt, ausgibt; die zuvorbeschriebene automatische Korrekturschaltung; sowie einen Zähler der nur dann hochzählt, wenn die automatische Korrekturschaltung von der zuvorbeschriebenen Datenhalteschaltung ein UP zeigendes Phasensignal empfängt und ein Zählersignal ausgibt; wobei die zuvorbeschriebene Deskew-Schaltung aufgrund des zuvorbeschriebenen Zählersignals vom Zähler die zweite zuvorbeschriebenen Auswahlsignal verzögern läßt.
Phasenverzögerungsregelkreis nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß er mit einem Spannungsgenerator versehen ist, der jedem von mehreren zuvorbeschriebenen Verzögerungszeit-Aufnahmeteil verschiedene Stromgröße anlegt und das Auflösungsvermögen pro Bit-Einheit gemäß jedem von mehreren zuvorbeschriebenen Verzögerungszeit-Aufnahmeteilen mit verschiedenen Werten festsetzt.
Phasenverzögerungsregelkreis nach Anspruch 5, dadurch gekennzeichnet, daß er mit Hilfe von einem ersten Phasenvergleicher, der entweder ein UP oder DOWN oder HOLD zeigendes Phasensignal ausgibt, von einem ersten Zähler, der vom ersten Phasenvergleicher das zuvorbeschriebene Phasensignal empfängt, sowie von einem ersten Verzögerungszeit-Aufnahmeteil, bei dem das Auflösungsvermögen pro Bit-Einheit durch den zuvorbeschriebenen Spannungsgenerator mit relativ längerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit höherem Auflösungsvermögen dem zuvorbeschriebenen Ausgangssignal gibt, und mit Hilfe von einer zweiten Phasenvergleicher, der entweder ein UP oder DOWN zeigendes Phasensignal ausgibt, von einem zweiten Zähler, der von dem zweiten Phasenvergleicher das zuvorbeschriebene Phasensignal empfängt sowie von einem zweiten Verzögerungszeit-Aufnahmeteil, in dem das Auflösungsvermögen pro Bit-Einheit durch den zuvorbeschriebenen Spannungsgenerator mit relativ kürzerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit untererem Auflösungsvermögen dem zuvorbeschriebenen Ausgangssignal gibt.
Phasenverzögerungsregelkreis nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der zuvorbeschriebene Addierteil einen Strompfad, der die von den mehreren zuvorbeschriebenen Verzögerungszeit-Aufnahmeteilen ausgegebenen Verzögerungszeitsignale zeigt, mit Verdrahtenem-OR verbindet, und die Gesamtsumme jedes elektrischen Stroms als addierte zuvorbeschriebene Verzögerungszeit an den zuvorbeschriebenen Verzögerungszeit-Steuerteil sendet.
Phasenverzögerungsregelkreis nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der zuvorbeschriebene Verzögerungszeit-Steuerteil einen ersten Transistor, in den die elektrischen Ströme, die die im zuvorbeschriebenen Addierteil addierten Verzögerungszeit zeigen, fließen und einen zweiten Transistor als das zuvorbeschriebene Verzögerungselement aufweist, wobei der erste Transistor und der zweite Transistor in Strom-Spiegel-Verbindung geschaltet sind.
Phasenverzögerungsregelkreis nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der erste zuvorbeschriebene Verzögerungszeit-Aufnahmeteil ein kleines Auflösungsvermögen aufweist, daß der zweite zuvorbeschriebene Verzögerungszeit-Aufnahmeteil ein großes Auflösungsvermögen aufweist, sowie daß der zuvorbeschriebene Phasenverzögerungsregelkreis mit einer Steuerschaltung versehen ist, die aufgrund des vom zweiten zuvorbeschriebenen Phasenvergleicher eingegebenen Phasensignals und/oder aufgrund des vom ersten zuvorbeschriebene Zähler eingegebenen Stellenversetzungssignals ein Signal aussendet, das den Zählerwert gegenüber dem ersten zuvorbeschriebenen Zähler in den Halbwert bringt, und ein Signal aussendet, das die Zählung gegenüber dem zweiten zuvorbeschriebenen Zähler hoch- bzw. unterzählt, wobei, dadurch der erste zuvorbeschriebene Zähler aufgrund des vom ersten zuvorbeschriebenen Phasenvergleicher gegebenen Phasensignals die Zählung hoch- oder unterzählt, das zuvorbeschriebene Stellenversetzungssignal dann der zuvorbeschriebenen Steuerschaltung aussendet wird, wenn der Zählerwert über bzw. unter einen vorbestimmten Bereich hinaus nach oben bzw. nach unten schreitet.
Phasenverzögerungsregelkreis nach Anspruch 9, dadurch gekennzeichnet, daß das Stellenversetzungssignal von Carry dann in die zuvorbeschriebene Steuerschaltung eingespeist wird, wenn der Zählerwert über einen vorgegebenen Bereich nach oben überschreitet, nachdem der erste zuvorbeschriebenen Zähler aufgrund des vom ersten zuvorbeschriebenen Phasenvergleicher eingegebenen Phasensignals von UP hochzählt, wobei die zuvorbeschriebene Steuerschaltung das zuvorbeschriebene Stellenversetzungssignal von Carry empfängt, und wenn sie vom zweiten zuvorbeschriebene Phasenvergleicher das Phasensignal von HOLD empfängt, so sendet sie das Signal von Half, das den Zählerwert gegenüber dem ersten zuvorbeschriebenen Zähler in den Halbwert bringt, und das Signal von UP, das gegenüber dem zweiten zuvorbeschriebenen Zähler den Zählerwert hochzählt, sendet und wenn der erste zuvorbeschriebene Zähler das zuvorbeschriebene Signal von Half empfängt, so wird der zuvorbeschriebene Zählerwert in den Halbwert gebracht, und wenn der zweite zuvorbeschriebenen Zähler das zuvorbeschriebene Signal von UP empfängt, so wird der zuvorbeschriebene Zählerwert hochgezählt.
Phasenverzögerungsregelkreis nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß das Stellenversetzungssignal von Borrow dann in die zuvorbeschriebene Steuerschaltung eingespeist wird, wenn der Zählerwert unter einen vorgegebenen Bereich hinaus nach unten unterschreitet, dadurch daß der erste zuvorbeschriebene Zähler aufgrund des vom ersten zuvorbeschriebenen Phasenvergleicher eingegebenen Phasensignals von DOWN die Zählung unterzählt, und die zuvorbeschriebene Steuerschaltung das zuvorbeschriebene Stellenversetzungssignal von Borrow empfängt, und wenn sie das Phasensignal von HOLD vom zweiten zuvorbeschriebenen Phasenvergleicher empfängt, sendet sie das Signal von Half, das den Zählerwert gegenüber dem ersten zuvorbeschriebenen Zähler in den Halbwert bringt, und sendet sie gegenüber dem zweiten zuvorbeschriebenen Zähler das Signal von DOWN, das den Zählerwert unterzählt, und wenn der zuvorbeschriebene erste Zähler das zuvorbeschriebene Signal von Half empfängt, so wird der zuvorbeschriebenen Zählerwert in den Halbwert gebracht, und wenn der zweite zuvorbeschriebenen Zähler das Signal von DOWN empfängt, so wird der zuvorbeschriebenen Zählerwert untergezählt.
Phasenverzögerungsregelkreis nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die zuvorbeschriebene Steuerschaltung, wenn das Phasensignal von UP vom zweiten zuvorbeschriebenen Phasenvergleicher eingegeben wird, das Signal von Half an den ersten zuvorbeschriebenen Zähler sendet, und das Signal von UP an den zweiten zuvorbeschriebenen Zähler sendet, und wenn der erste zuvorbeschriebene Zähler das zuvorbeschriebene Signal von Half empfängt, den zuvorbeschriebenen Zählerwert in den Halbwert bringt, und wenn der zweite zuvorbeschriebene Zähler das zuvorbeschriebene Signal von UP empfängt, den zuvorbeschriebenen Zählerwert hochzählt.
Phasenverzögerungsregelkreis nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die zuvorbeschriebene Steuerschaltung, wenn das Phasensignal von DOWN vom zweiten zuvorbeschriebenen Phasenvergleicher eingegeben wird, das Signal von Half an den ersten zuvorbeschriebenen Zähler sendet, und das Signal von DOWN an den zweiten zuvorbeschriebenen Zähler sendet, und wenn der zuvorbeschriebene erste Zähler das zuvorbeschriebene Signal von Half empfängt, den zuvorbeschriebenen Zählerwert in den Halbwert bringt, und wenn der zweite zuvorbeschriebene Zähler das zuvorbeschriebene Signal von DOWN empfängt, den zuvorbeschriebenen Zählerwert unterzählt.
Phasenregelkreis mit Verzögerungselementen, in denen mehrere eine gleiche Verzögerungsgröße aufweisenden Verzögerungselemente in Nebenverbindung gebracht sind und von jeder Stufe dieser mehreren Verzögerungselemente jeweils ein Ausgangssignal ausgegeben ist, dadurch gekennzeichnet, daß Phasenregelkreis umfasst: mehrere Phasenvergleichern, die ein Eingangssignal und das zuvorbeschriebene Ausgangssignal eingeben und ein Phasensignal ausgeben; mehrere Zähler, die vom entsprechenden Phasenvergleicher das zuvorbeschriebene Phasensignal eingeben und ein Steuersignal ausgeben; mehrere Verzögerungszeit-Aufnahmeteile, die vom entsprechenden Zähler das zuvorbeschriebene Steuersignal eingeben und ein die dem Bit-Wert des eingegebenen Steuersignals entsprechenden Verzögerungszeit zeigende Verzögerungszeitsignal ausgeben; einen Addierteil, der eine von den mehreren Verzögerungszeit-Aufnahmeteilen jeweils ausgegebenen, jedes zuvorbeschriebene Verzögerungszeitsignal zeigende Verzögerungszeit addiert; sowie einen Verzögerungszeit-Steuerteil, der die in diesem Addierteil addierende Gesamtsumme von Verzögerungszeiten in eine Verzögerungszeit jedes zuvorbeschriebenen Verzögerungselements in den zuvorbeschriebenen Verzögerungselementen umwandelt; wobei mehrere zuvorbeschriebene Verzögerungszeit-Aufnahmeteile so ausgestaltet sind, daß das Auflösungsvermögen pro Bit-Einheit in bezug auf der dem Bit-Wert im zuvorbeschriebenen Steuersignal entsprechenden Verzögerungszeit jeweils unterschiedlich ausgebildet sind.
Phasenregelkreis nach Anspruch 14, dadurch gekennzeichnet, daß mehrere zuvorbeschriebene Phasenvergleicher aus einem ersten und einem zweiten Phasenvergleicher besteht, wobei der zuvorbeschriebene erste Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen der Phasen des zuvorbeschriebenen Ausgangssignals gegenüber dem zuvorbeschriebenen Eingangssignal ein Phasensignal entweder von UP oder DOWN ausgibt, und wobei der zuvorbeschriebene zweite Phasenvergleicher aufgrund Rückwärtseilen oder Vorwärtseilen oder Gleichphasen des zuvorbeschriebenen Ausgangssignals gegenüber dem zuvorbeschriebenen Eingangssignal ein Phasensignal entweder von UP, DOWN oder HOLD ausgibt.
Phasenregelkreis nach Anspruch 14 oder 15, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenvergleicher eine automatische Korrekturschaltung aufweist, in der Bitversätze zwischen dem zuvorbeschriebenen Eingangssignal und dem zuvorbeschriebenen Ausgangssignal automatisch eingestellt werden können.
Phasenregelkreis nach Anspruch 16, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenvergleicher: eine erste Auswahlschaltung, die das zuvorbeschriebene Eingangssignal und das zuvorbeschriebene Ausgangssignal eingibt und somit das zuvorbeschriebene Eingangssignal dann auswählt, wenn an Modus-Anschluß ein Einstellsignaleingegegben ist, und das ausgewählte Eingangssignal als erste Auswahlsignal ausgibt; eine zweite Auswahlschaltung, die das zuvorbeschriebene Eingangssignal eingibt und somit dieses eingegebene Eingangssignal als zweite Auswahlsignal ausgibt, eine Deskew-Schaltung, die das zweite; von der zweiten Auswahlschaltung ausgegebene zuvorbeschriebene Auswahlsignal verzögern läßt; eine Datenhalteschaltung, die aufgrund Rückwärtseilen oder Vorwärtseilen der Phasen des ersten zuvorbeschriebenen Auswahlsignals gegenüber dem zweiten zuvorbeschriebenen Auswahlsignal ein Phasensignal, das UP oder DOWN zeigt, ausgibt; die zuvorbeschriebene automatische Korrekturschaltung: sowie einen Zähler der nur dann hochzählt, wenn die automatische Korrekturschaltung von der zuvorbeschriebenen Datenhalteschaltung ein UP zeigendes Phasensignal empfängt, und ein Zählersignal ausgibt; wobei die zuvorbeschriebene Deskew-Schaltung aufgrund des zuvorbeschriebenen Zählersignals vom Zähler die zweite zuvorbeschriebenen Auswahlsignal verzögern läßt.
Phasenregelkreis nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, daß er mit einem Spannungsgenerator versehen ist, der jedem von mehreren zuvorbeschriebenen Verzögerungszeit-Aufnahmeteil verschiedene Stromgröße anlegt und das Auflösungsvermögen pro Bit-Einheit gemäß jedem von zuvorbeschriebenen Verzögerungszeit-Aufnahmeteilen mit verschiedenen Werten festsetzt.
Phasenregelkreis nach Anspruch 18, dadurch gekennzeichnet, daß er mit Hilfe von einem ersten Phasenvergleicher, der entweder ein UP oder DOWN oder HOLD zeigendes Phasensignal ausgibt, von einem ersten Zähler, der vom ersten Phasenvergleicher das zuvorbeschriebene Phasensignal empfängt, sowie von einem ersten Verzögerungszeit-Aufnahmeteil, bei dem das Auflösungsvermögen pro Bit-Einheit durch den zuvorbeschriebenen Spannungsgenerator mit relativ längerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit höherem Auflösungsvermögen dem zuvorbeschriebenen Ausgangssignal gibt, und mit Hilfe von einer zweiten Phasenvergleicher, der entweder ein UP oder DOWN zeigendes Phasensignal ausgibt, von einem zweiten Zähler, der von dem zweiten Phasenvergleicher das zuvorbeschriebene Phasensignal empfängt sowie von einem zweiten Verzögerungszeit-Aufnahmeteil, in dem das Auflösungsvermögen pro Bit-Einheit durch den zuvorbeschriebenen Spannungsgenerator mit relativ kürzerer Verzögerungszeit bestimmt ist, eine Verzögerungszeit mit untererem Auflösungsvermögen dem zuvorbeschriebenen Ausgangssignal gibt.
Phasenregelkreis nach einem der Ansprüche 14 bis 19, dadurch gekennzeichnet, daß der zuvorbeschriebene Addierteil einen Strompfad, der die von den mehreren zuvorbeschriebenen Verzögerungszeit-Aufnahmeteilen ausgegebenen Verzögerungszeitsignale zeigt, mit Verdrahtenem-OR verbindet, und die Gesamtsumme jedes elektrischen Stroms als addierte zuvorbeschriebene Verzögerungszeit an den zuvorbeschriebenen Verzögerungszeit-Steuerteil sendet.
Phasenregelkreis nach einem der Ansprüche 14 bis 20, dadurch gekennzeichnet, daß der zuvorbeschriebene Verzögerungszeit-Steuerteil einen ersten Transistor, in den die elektrischen Ströme, die die im zuvorbeschriebenen Addierteil addierten Verzögerungszeit zeigen, fließen und einen zweiten Transistor als das zuvorbeschriebene Verzögerungselement aufweist, wobei der erste Transistor und der zweite Transistor in Strom-Spiegel-Verbindung geschaltet sind.
Phasenregelkreis nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, daß der erste zuvorbeschriebene Verzögerungszeit-Aufnahmeteil ein kleines Auflösungsvermögen aufweist, daß der zweite zuvorbeschriebene Verzögerungszeit-Aufnahmeteil ein großes Auflösungsvermögen aufweist, sowie daß der zuvorbeschriebene Phasenverzögerungsregelkreis mit einer Steuerschaltung versehen ist, die aufgrund des vom zweiten zuvorbeschriebenen Phasenvergleicher eingegebenen Phasensignals und/oder aufgrund des vom ersten zuvorbeschriebene Zähler eingegebenen Stellenversetzungssignals ein Signal aussendet, das den Zählerwert gegenüber dem ersten zuvorbeschriebenen Zähler in den Halbwert bringt, und ein Signal aussendet, das die Zählung gegenüber dem zweiten zuvorbeschriebenen Zähler hoch- bzw. unterzählt, wobei, dadurch der erste zuvorbeschriebene Zähler aufgrund des vom ersten zuvorbeschriebenen Phasenvergleicher gegebenen Phasensignals die Zählung hoch- oder unterzählt, das zuvorbeschriebene Stellenversetzungssignal dann der zuvorbeschriebenen Steuerschaltung aussendet wird, wenn der Zählerwert über bzw. unter einen vorbestimmten Bereich hinaus nach oben bzw. nach unten schreitet.
Phasenregelkreis nach Anspruch 22, dadurch gekennzeichnet, daß das Stellenversetzungssignal von Carry dann in die zuvorbeschriebene Steuerschaltung eingespeist wird, wenn der Zählerwert über einen vorgegebenen Bereich nach oben überschreitet, nachdem der erste zuvorbeschriebenen Zähler aufgrund des vom ersten zuvorbeschriebenen Phasenvergleicher eingegebenen Phasensignals von UP hochzählt, wobei die zuvorbeschriebene Steuerschaltung das zuvorbeschriebene Stellenversetzungssignal von Carry empfängt, und wenn sie vom zweiten zuvorbeschriebene Phasenvergleicher das Phasensignal von HOLD empfängt, so sendet sie das Signal von Half, das den Zählerwert gegenüber dem ersten zuvorbeschriebenen Zähler in den Halbwert bringt, und das Signal von UP, das gegenüber dem zweiten zuvorbeschriebenen Zähler den Zählerwert hochzählt, sendet und wenn der erste zuvorbeschriebene Zähler das zuvorbeschriebene Signal von Half empfängt, so wird der zuvorbeschriebene Zählerwert in den Halbwert gebracht, und wenn der zweite zuvorbeschriebenen Zähler das zuvorbeschriebene Signal von UP empfängt, so wird der zuvorbeschriebene Zählerwert hochgezählt.
Phasenregelkreis nach Anspruch 22 oder 23, dadurch gekennzeichnet, daß das Stellenversetzungssignal von Borrow dann in die zuvorbeschriebene Steuerschaltung eingespeist wird, wenn der Zählerwert unter einen vorgegebenen Bereich hinaus nach unten unterschreitet, dadurch daß der erste zuvorbeschriebene Zähler aufgrund des vom ersten zuvorbeschriebenen Phasenvergleicher eingegebenen Phasensignals von DOWN die Zählung unterzählt, und die zuvorbeschriebene Steuerschaltung das zuvorbeschriebene Stellenversetzungssignal von Borrow empfängt, und wenn sie das Phasensignal von HOLD vom zweiten zuvorbeschriebenen Phasenvergleicher empfängt, sendet sie das Signal von Half, das den Zählerwert gegenüber dem ersten zuvorbeschriebenen Zähler in den Halbwert bringt, und gegenüber dem zweiten zuvorbeschriebenen Zähler das Signal von DOWN, das den Zählerwert unterzählt, und wenn der zuvorbeschriebene erste Zähler das zuvorbeschriebene Signal von Half empfängt, so wird der zuvorbeschriebenen Zählerwert in den Halbwert gebracht, und wenn der zweite zuvorbeschriebenen Zähler das Signal von DOWN empfängt, so wird der zuvorbeschriebenen Zählerwert untergezählt.
Phasenregelkreis nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, daß die zuvorbeschriebene Steuerschaltung, wenn das Phasensignal von UP vom zweiten zuvorbeschriebenen Phasenvergleicher eingegeben wird, das Signal von Half an den ersten zuvorbeschriebenen Zähler sendet, und das Signal von UP an den zweiten zuvorbeschriebenen Zähler sendet, und wenn der erste zuvorbeschriebene Zähler das zuvorbeschriebene Signal von Half empfängt, den zuvorbeschriebenen Zählerwert in den Halbwert bringt, und wenn der zweite zuvorbeschriebene Zähler das zuvorbeschriebene Signal von UP empfängt, den zuvorbeschriebenen Zählerwert hochzählt.
Phasenregelkreis nach einem der Ansprüche 22 bis 25, dadurch gekennzeichnet, daß die zuvorbeschriebene Steuerschaltung, wenn das Phasensignal von DOWN vom zweiten zuvorbeschriebenen Phasenvergleicher eingegeben wird, das Signal von Half an den ersten zuvorbeschriebenen Zähler sendet, und das Signal von DOWN an den zweiten zuvorbeschriebenen Zähler sendet, und wenn der zuvorbeschriebene erste Zähler das zuvorbeschriebene Signal von Half empfängt, den zuvorbeschriebenen Zählerwert in den Halbwert bringt, und wenn der zweite zuvorbeschriebene Zähler das zuvorbeschriebene Signal von DOWN empfängt, den zuvorbeschriebenen Zählerwert unterzählt.
Synchronisiereinheit, mit Phasenverzörgerungsregelkreise die die variablen Verzögerungsschaltungen umfassen, die mit mehrstufigen logischen Gattern in Reihe geschaltet sind, sowie mit Verzögerungs-Auswahlteilen, die den einen ausgewählten von den Ausgängen jeder zuvorbeschriebenen logischen Gattern als Verzögerungssignal ausgeben, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenverzögerungsregelkreis aus Phasenverzögerungsregelkreis nach einem von Ansprüche 1 bis 13 besteht.
Synchronisiereinheit, sie mit Phasenverzörgerungsregelkreise, die die variablen Verzögerungsschaltungen umfassen, die mit mehrstufigen logischen Gattern in Reihe geschaltet sind, sowie mit Verzögerungs-Auswahlteilen, die den einen ausgewählten von den Ausgängen jeder zuvorbeschriebenen logischen Gattern als Verzögerungssignal ausgeben, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenregelkreis aus Phasenregelkreis nach einem von Ansprüche 14 bis 26 besteht.
Halbleiterprüfvorrichtung, mit einer Synchronisiereinheit, die ein das Bezugstaktsignal in einer vorbestimmten Zeit rückwärtseilendes Verzögerungstaktsignal ausgibt, mit einem Patterngenerator, der ein das zuvorbeschriebenen Bezugstaktsignal synchronisierendes Prüfmustersignal ausgibt, mit einer Wellenform-Ausformvorrichtung, die das zuvorbeschriebene Prüfmustersignal je nach zu prüfenden Baustein ausformt, und an die zu prüfenden Bausteinen sendet, sowie mit einem logischen Vergleicher, der das Antwort-Ausgangssignal der zuvorbeschriebenen zu prüfenden Bausteinen mit dem Erwartungswert-Datenssignal vergleicht, versehen ist, dadurch gekennzeichnet, daß die zuvorbeschriebene Synchronisiereinheit aus Synchronisiereinheit nach Anspruch 27 oder Anspruch 28 besteht.
Integrierte Halbleiterschaltung, sie mit mehreren Phasenverzögerungsregelkreis, deren Schwingfrequenzen miteinander gleich sind, und mit Drahtleitungen, die das niederfrequentere Bezugstaktsignal als die der zuvorbeschriebenen Schwingfrequenz auf jeden Phasenverzögerungsregelkreis verteilen, versehen ist, dadurch gekennzeichnet, daß der zuvorbeschriebene Phasenverzögerungsregelkreis aus denen nach einem von Ansprüche 1 bis 13 besteht.
Integrierte Halbleiterschaltung, dadurch gekennzeichnet, daß mit mehreren Phasenregelkreis, deren Schwingfrequenzen miteinander gleich sind, und mit Drahtleitungen, die das niederfrequentere Bezugstaktsignal als die der zuvorbeschriebenen Schwingfrequenz auf jeden Phasenregelkreis verteilen, versehen ist, wobei der zuvorbeschriebene Phasenregelkreis aus denen nach einem von Ansprüche 14 bis 26 besteht.