WO2009110172A1 - 時間デジタル変換器、デジタルｐｌｌ周波数シンセサイザ、送受信装置、受信装置 - Google Patents

時間デジタル変換器、デジタルｐｌｌ周波数シンセサイザ、送受信装置、受信装置 Download PDF

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WO2009110172A1
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WO
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circuit
delay
frequency
signal
time
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PCT/JP2009/000603
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English (en)
French (fr)
Inventor
安倍克明
澤田昭弘
吉田征一郎
Original Assignee
パナソニック株式会社
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Definitions

  • the present invention relates to a time digital converter that converts a time difference between two signals into a digital value, and a digital PLL frequency synthesizer including the same, and more particularly to a technique for adjusting a delay time of the time digital converter.
  • Patent Document 1 discloses an all-digital PLL frequency synthesizer in which all components such as a phase difference detector and a loop filter are digitized.
  • This synthesizer is equipped with a digitally controlled oscillator that can be controlled by discrete numerical information (digital value) instead of a voltage controlled oscillator that is controlled by an analog voltage, and the phase information of the oscillation frequency signal output by the digitally controlled oscillator. It is digitized and the phase difference between the oscillation frequency signal and the reference frequency signal is calculated by numerical calculation.
  • the all-digital PLL frequency synthesizer disclosed in Patent Document 1 is a time digital converter (time) that converts a phase difference between a reference frequency signal and an oscillation frequency signal into a digital value in order to improve the resolution of phase difference detection.
  • -to-digital converter The time digital converter is applicable to various technical fields as a device for measuring a time difference between two signals.
  • the delay circuit 900 includes a plurality of delay elements 901, 901,..., And sequentially delays the input signal Sin so that the phase is ⁇ ( ⁇ : the delay element 901 Delay signals D (1), D (2),..., D (n) that are shifted by (delay time) are generated.
  • Each of the plurality of flip-flops 902, 902,... Captures the delay signals D (1), D (2),..., D (n) in synchronization with the rising edge of the reference signal Sref, and the bit value Q (1 ), Q (2),..., Q (n).
  • the decoder 903 outputs a digital value corresponding to a bit string composed of bit values Q (1), Q (2),..., Q (n). In this bit string, the position of a transition bit (a bit value having a sign different from the immediately preceding bit value) is uniquely determined by the time difference between the reference signal Sref and the input signal Sin.
  • the bit string “0011110000” is obtained in synchronization with the rising edge of the reference signal Sref.
  • the position of the bit value transitioning from “0” to “1” in this bit string Q [1:10] corresponds to the time difference between the rising edge of the reference signal Sref and the falling edge of the input signal Sin, and is “1”.
  • the position of the bit value transitioning from “0” to “0” corresponds to the time difference between the rising edge of the reference signal Sref and the rising edge of the input signal Sin.
  • the period of the input signal Sin can be estimated by grasping the time of occurrence of two rising edges of the input signal Sin.
  • the time difference between the reference signal Sref and the input signal Sin can be detected with a resolution corresponding to the delay time of the delay element 901. That is, the longer the delay time of each of the delay elements 901, 901,.
  • the delay time of the delay circuit (total delay time of the delay elements) to the frequency of the input signal.
  • the resolution of time difference detection is rough and the accuracy of time difference detection is low.
  • the delay time of the delay circuit is too short with respect to the period of the input signal, the bit value corresponding to one period of the input signal cannot be acquired, and therefore the period of the input signal cannot be estimated. Therefore, it becomes impossible to detect the time difference between the reference signal and the input signal.
  • the delay time of the delay circuit when the frequency of the input signal fluctuates in a wide range, it is very difficult to set the delay time of the delay circuit so as to correspond to the entire range of the frequency. For example, it is conceivable to provide a large number of delay elements so that the delay time of the delay circuit is sufficiently longer than the period of the input signal even when the frequency of the input signal is the minimum value.
  • the number of delay elements increases, not only the circuit scale increases, but also the processing by the decoder becomes complicated.
  • the delay circuit may be affected by variations in circuit element characteristics (such as variations in the manufacturing process) and changes in the surrounding environment (such as temperature changes and voltage changes).
  • the delay time is not always a desired value. For this reason, the accuracy of time difference detection is degraded, and in some cases, there is a possibility that time difference detection may be impossible.
  • an object of the present invention is to provide a time digital converter capable of adjusting a delay time to an amount suitable for the frequency of an input signal, and a digital PLL frequency synthesizer, a transmission / reception device, and a reception device including the time digital converter.
  • a time digital converter is a device that converts a time difference between a reference signal and an input signal into a digital value, and sequentially delays the signals supplied to the time signal so that the phase of each is converted.
  • a variable delay circuit for generating a plurality of different delay signals, and a bit string corresponding to a time difference between the reference signal and the signal supplied to the variable delay circuit, taking in the plurality of delay signals in synchronization with the transition of the reference signal
  • One of the plurality of delay signals so that the variable delay circuit is in a ring oscillation state in the calibration mode while the input signal is supplied to the variable delay circuit in the normal mode.
  • the delay time of the variable delay circuit is adjusted so that the number of transitions counted by the frequency measurement circuit approaches a target value corresponding to the frequency of the input signal.
  • a delay amount calibration circuit In the time digital converter, in the normal mode, the output holding circuit holds a bit string corresponding to the time difference between the reference signal and the input signal. Further, since the delay time of the variable delay circuit can be set to an amount suitable for the frequency of the input signal in the calibration mode, the time difference between the reference signal and the input signal can be appropriately detected in the normal mode. As a result, it is possible to deal with a wide range of frequencies and to suppress deterioration in accuracy of time difference detection.
  • the variable delay circuit may include a plurality of cascaded variable delay elements, and the selector supplies the input signal to the first-stage variable delay element in the normal mode and oscillates in the calibration mode.
  • the output of any one of the plurality of variable delay elements may be supplied to the first stage variable delay element so that a loop is formed.
  • the time digital converter further includes a delay amount control circuit for controlling the delay time of the variable delay circuit so that the number of transition bits included in the holding result of the output holding circuit falls within an allowable range.
  • the position of the transition bit is uniquely determined by the time difference between the reference signal and the input signal.
  • the delay time of the variable delay circuit can be corrected to an amount suitable for the frequency of the input signal by controlling the delay time of the variable delay circuit. Thereby, the tolerance with respect to the dynamic change of a surrounding environment can be improved.
  • the time digital converter is a device that converts a time difference between a reference signal and an input signal into a digital value, and sequentially delays the input signal to thereby have a plurality of phases different from each other.
  • a variable delay circuit that generates a delay signal, an output holding circuit that takes in the plurality of delay signals in synchronization with the transition of the reference signal, and holds the delayed signal as a bit string corresponding to a time difference between the reference signal and the input signal; and
  • a delay amount control circuit that controls the delay time of the variable delay circuit so that the number of transition bits included in the holding result of the output holding circuit falls within an allowable range.
  • the delay time of the variable delay circuit can be corrected to an amount suitable for the frequency of the input signal, it is possible to deal with a wide range of frequencies and suppress deterioration in accuracy of time difference detection. Moreover, the tolerance with respect to the dynamic change of a surrounding environment can be improved.
  • a digital PLL frequency synthesizer is an apparatus that generates an oscillation frequency signal having a desired frequency, and that includes a reference phase accumulator that outputs a reference phase value corresponding to the desired frequency, and the oscillation An oscillation phase accumulator that counts the number of frequency signal transitions and outputs the count value as an oscillation phase value; a reference frequency signal; and the oscillation frequency signal is received as the reference signal and the input signal, respectively.
  • the time digital converter that outputs a digital value corresponding to the time difference from the oscillation frequency signal, the difference between the reference phase value from the reference phase accumulator and the oscillation phase value from the oscillation phase accumulator, and the reference phase
  • a phase difference detector for setting a phase difference value based on a difference between the value and the digital value from the time digital converter, and a response to the phase difference value.
  • a digitally controlled oscillator to set the frequency of the oscillation frequency signal Te.
  • the delay time of the variable delay circuit can be adjusted to a desired amount (an amount suitable for the frequency of the frequency signal), so that the frequency variable range of the oscillation frequency signal can be widened and the phase noise is further reduced. can do.
  • the delay time can be adjusted to an amount suitable for the frequency of the input signal, it is possible to deal with a wide range of frequencies and to suppress deterioration in accuracy of time difference detection.
  • FIG. 1 is a diagram illustrating a configuration of a time digital converter according to the first embodiment.
  • FIG. 2 is a timing chart for explaining time digital conversion processing by the time digital converter shown in FIG.
  • FIG. 3 is a flowchart for explaining a calibration operation by the time digital converter shown in FIG.
  • FIG. 4 is a graph illustrating the correspondence between the input frequency and the delay time of the delay element.
  • FIG. 5 is a graph showing an example of the correspondence between the desired delay time of the delay element and the ring oscillation frequency.
  • FIG. 6 is a flowchart for explaining a modified example of the calibration operation shown in FIG.
  • FIG. 7 is a view for explaining a modification of the time digital converter shown in FIG. FIG.
  • FIG. 8 is a diagram illustrating a configuration of a time digital converter according to the second embodiment.
  • FIG. 9 is a timing chart for explaining the operation of the excessive delay detection unit.
  • FIG. 10 is a timing chart for explaining the operation by the delay shortage detection unit.
  • FIG. 11 is a diagram for explaining a modification of the delay amount control circuit shown in FIG.
  • FIG. 12 is a diagram illustrating a configuration example of an all-digital PLL frequency synthesizer including the time digital converter illustrated in FIG.
  • FIG. 13 is a diagram illustrating a configuration of a transmission / reception apparatus including the all-digital PLL frequency synthesizer illustrated in FIG.
  • FIG. 14 is a diagram showing a configuration of a conventional time digital converter.
  • FIG. 15 is a timing chart for explaining the operation of the time digital converter shown in FIG.
  • FIG. 1 shows a configuration example of a time digital converter according to Embodiment 1 of the present invention.
  • the time digital converter 10 converts the time difference between the reference signal Sref and the input signal Sin (here, the time difference of the rising edge) into a digital value DATA.
  • the time digital converter 10 performs a calibration operation in order to set the delay time of the variable delay circuit 101 to an amount suitable for the frequency of the input signal Sin.
  • the time digital converter 10 includes a variable delay circuit 101, an output holding circuit 102, a decoder 103, a selector 104, a frequency measurement circuit 105, and a delay amount calibration circuit 106.
  • the variable delay circuit 101 includes n delay elements DDD, DDD,... Connected in cascade (where n is an integer equal to or greater than 2), and sequentially delays the signal supplied from the selector 104, whereby the phases are different from each other.
  • n delay signals D (1), D (2),..., D (n) are generated.
  • the delay elements DDD, DDD,... are each constituted by an inverter, and “n” is an odd number of 3 or more. That is, the odd-stage delay elements DDD, DDD,... Output delay signals D (1), D (3),..., D (n) having opposite polarities to the signal from the selector 104, respectively. To do.
  • the output holding circuit 102 includes n flip-flops FF, FF,..., And a plurality of delay signals D (1), D from the variable delay circuit 101 in synchronization with a transition (here, a rising edge) of the reference signal Sref. D (2),..., D (n) are fetched and held as n bit values Q (1), Q (2),.
  • the decoder 103 has an inverted output of the odd-numbered flip-flop FF. Terminals (ie, NQ terminals) are connected.
  • the decoder 103 receives the positive signal of the even-numbered flip-flop FF.
  • a rotating output terminal ie, Q terminal
  • the number of flip-flops FF may be the same as or smaller than the number of delay elements DDD.
  • the decoder 103 outputs a digital value DATA corresponding to the holding result of the output holding circuit 102 (n bit string constituted by n bit values Q (1), Q (2),..., Q (n)).
  • the position of the transition bit (a bit value having a sign different from that of the immediately preceding bit value) is uniquely determined by the time difference between the reference signal Sref and the input signal Sin. That is, based on the position of the transition bit in the holding result of the output holding circuit 102, the time when the rising edge and the falling edge of the input signal Sin are generated and the length of the cycle of the input signal Sin can be obtained.
  • the selector 104 responds to a mode control signal MODE from a control circuit (not shown), a normal mode for executing time digital conversion processing, and a calibration mode for adjusting the delay time of the variable delay circuit 101. Switch between and.
  • the selector 104 When the selector 104 is set to the normal mode, the selector 104 supplies the input signal Sin to the variable delay circuit 101 (first-stage delay element DDD). Thereby, the time delay conversion process is performed in the variable delay circuit 101, the output holding circuit 102, and the decoder 103.
  • the selector 104 when the selector 104 is set to the calibration mode, the selector 104 supplies the variable delay circuit 101 with the nth delay signal D (n). In this way, n delay elements DDD, DDD... (Here, an odd number of inverters) are connected in a loop, and the variable delay circuit 101 enters a ring oscillation state.
  • the frequency measurement circuit 105 counts the number of transitions of any one of the n delay signals D (1), D (2),..., D (n) within a predetermined frequency measurement period.
  • the frequency measurement circuit 105 counts the number of occurrences of the rising edge of the nth delay signal D (n).
  • the frequency measurement circuit 105 includes a period counter 111 and a frequency counter 112.
  • the period counter 111 counts the number of transitions of the reference signal Sref (here, the number of rising edges).
  • the frequency counter 112 starts counting the number of transitions of the delay signal D (n) with the start of counting by the period counter 111, and the count value of the period counter 111 becomes a period set value (value for setting the frequency measurement period). When it reaches, the counting result (frequency count value C105) is output.
  • the delay amount calibration circuit 106 switches between the normal mode and the calibration mode in response to the mode control signal MODE.
  • the delay time of the variable delay circuit 101 (specifically, the delay elements DDD and DDD are set so that the number of transitions counted by the frequency measurement circuit 105 approaches the target value. ,... Are adjusted.
  • the delay amount calibration circuit 106 includes a target value setting unit 113, a difference value calculation unit 114, a calibration control unit 115, and a delay amount setting unit 116.
  • the target value setting unit 113 sets a target value (target count value C0) for the number of transitions of the delay signal D (n).
  • the target value of the number of transitions is a value corresponding to the frequency of the input signal Sin.
  • the delay time of the variable delay circuit 101 is set to a desired amount (an amount suitable for the frequency of the input signal Sin). This sometimes corresponds to the number of transitions counted by the frequency measurement circuit 105.
  • the difference value calculation unit 114 calculates a difference value ⁇ C between the number of transitions counted by the frequency measurement circuit 105 and the target value set by the target value setting unit 113.
  • the calibration control unit 115 controls the period counter 111, the frequency counter 112, and the delay amount setting unit 116 in response to the mode control signal MODE.
  • the calibration control unit 115 executes control of the delay amount setting unit 116, determination of a calibration error, and the like based on the difference value ⁇ C calculated by the difference value calculation unit 114.
  • the delay amount setting unit 116 sets the delay time of the variable delay circuit 101 in response to the control by the calibration control unit 115.
  • the delay amount setting unit 116 changes the delay time of the delay element DDD by increasing or decreasing the bias current of the delay element DDD. As the bias current of the delay element DDD increases, the delay time of the delay element DDD becomes shorter. Further, the delay time of the delay element DDD may be changed by increasing or decreasing the load capacity of the delay element DDD.
  • the delay amount setting unit 116 changes the delay time of the variable delay circuit 101 step by step.
  • n 11 and each delay time of the delay elements DDD, DDD,.
  • the odd-numbered delay signals D (1), D (3),..., D (11) are shown inverted.
  • the variable delay circuit 101 sequentially delays the input signal Sin to generate eleven delay signals D (1), D (2),..., D (11) whose phases are shifted by ⁇ .
  • the flip-flops FF, FF,... Capture the delayed signals D (1), D (2),..., D (11) in synchronization with the rising edge of the reference signal Sref. Thereby, bit values Q (1), Q (2),..., Q (11) corresponding to the time difference between the reference signal Sref and the input signal Sin are obtained.
  • the holding result Q [1:11] of the output holding circuit 102 indicates “00111100001”.
  • the sign of the holding result Q [1:11] changes from “1” to “0” in the seventh bit value. This indicates that the rising edge of the reference signal Sref has occurred after “6 ⁇ ⁇ ” has elapsed since the rising edge of the input signal Sin occurred.
  • the sign of the holding result Q [1:11] changes from “0” to “1” in the third and eleventh bit values. This indicates that the cycle of the input signal Sin corresponds to “8 ⁇ ⁇ ”.
  • the cycle of the input signal Sin is “Tin”
  • the decoder 103 outputs a digital value DATA indicating “0.75”. In this way, the time digital converter 10 outputs the digital value DATA corresponding to the time difference between the reference signal Sref and the input signal Sin in the normal mode.
  • a control circuit (not shown) supplies a mode control signal MODE indicating a calibration mode.
  • the selector 104 and the delay amount calibration circuit 106 are set to the calibration mode.
  • the calibration control unit 115 initializes the delay amount setting unit 116 in response to the mode control signal MODE. Thereby, the delay amount setting unit 116 sets the delay time of the variable delay circuit 101 to the initial value (here, the maximum value).
  • the selector 104 selects the delay signal D (n) in response to the mode control signal MODE and supplies it to the first delay element DDD of the variable delay circuit 101. Thereby, the variable delay circuit 101 is set to the ring oscillation state.
  • the ring oscillation frequency (that is, the frequency of the delay signal D (n)) can be expressed as [Equation 1].
  • f ring 1 / ⁇ ⁇ n ⁇ 2
  • f ring Ring oscillation frequency [Hz]
  • ⁇ delay time per stage of delay element [sec]
  • n Number of delay elements
  • the ring oscillation frequency “f ring ” decreases as the delay time “ ⁇ ⁇ n” of the variable delay circuit 101 increases.
  • the number of delay elements is a fixed value, as shown in FIG. 4, the longer the delay time “ ⁇ ” per delay element, the lower the ring oscillation frequency “f ring ”.
  • n 41.
  • the calibration control unit 115 outputs the count start signal START to the period counter 111 and the frequency counter 112, and resets the count values of the period counter 111 and the frequency counter 112 to “0”. Thereby, measurement of the number of transitions of the delay signal D (n) is started.
  • the period counter 111 increments the count value in synchronization with the rising edge of the reference signal Sref, and sets the count completion flag F111 when the count value reaches the period set value. In this way, the period counter 111 sets the frequency measurement period.
  • the frequency measurement period can be expressed as [Equation 2].
  • Tc C ref / f ref ... [Formula 2] Tc: Frequency measurement period [sec] f ref : Reference frequency (frequency of reference signal Sref) [Hz] C ref : Period setting value As shown in [Equation 2], the frequency measurement period “Tc” can be determined by setting the reference frequency “f ref ” and the period setting value “C ref ”. Note that the frequency measurement period may be set based on another signal instead of the reference signal Sref.
  • the frequency counter 112 increments the count value in synchronization with the rising edge of the delay signal D (n).
  • the count value is set to the delay amount calibration circuit 106 as the frequency count value C105.
  • the frequency count value C105 (that is, the number of transitions of the delay signal D (n) within the frequency measurement period) can be expressed as [Equation 3].
  • C ring Tc ⁇ f ring [Formula 3]
  • C ring Frequency count value
  • Tc Frequency measurement period [sec]
  • f ring Ring oscillation frequency [Hz]
  • the frequency count value “C ring ” decreases as the ring oscillation frequency “f ring ” decreases.
  • the target count value C0 corresponds to the frequency count value C105 when the delay time of the variable delay circuit 101 is set to a desired amount.
  • the target count value C0 can be expressed as [Equation 4].
  • Tc Frequency measurement period [sec] ⁇ 0: Desired delay time per stage of delay element [sec] n: Number of delay elements As in [Equation 4], a desired delay time “ ⁇ 0” per delay element stage, the number of delay elements (specifically, the number of delay elements constituting the oscillation loop) “n”, and By determining the frequency measurement period “Tc”, the target count value C0 can be set.
  • the desired amount of delay time of the variable delay circuit 101 will be described.
  • the delay time of the variable delay circuit 101 is set to a predetermined multiple of the cycle of the input signal Sin. That is, the desired delay time “ ⁇ 0 ⁇ n” of the variable delay circuit 101 can be expressed as the following [Equation 5].
  • C0 Tc ⁇ ⁇ f set / (K ⁇ 2) ⁇ [Formula 6]
  • the target count value “C0” can be set by determining the frequency measurement period “Tc”, the input frequency “f set ”, and the delay magnification “K”.
  • the calibration control unit 115 determines whether or not the difference value ⁇ C calculated by the difference value calculation unit 114 is greater than “0”. If the difference value ⁇ C is greater than “0”, the process proceeds to step ST112, and if not, the process proceeds to step ST108.
  • the calibration control unit 115 sets the difference value ⁇ C calculated by the difference value calculation unit 114 as the comparison value C comp .
  • the comparison value C comp is used to compare the current difference value ⁇ C with the next difference value ⁇ C.
  • the calibration control unit 115 confirms the delay time setting state by the delay amount setting unit 116, and whether or not the delay time of the variable delay circuit 101 is set to the limit value (here, the minimum value) of the variable range. Determine whether. For example, the calibration control unit 115 determines whether or not the bias current is set to the maximum value by the delay amount setting unit 116. If the delay time of the variable delay circuit 101 is set to the limit value of the variable range, the process proceeds to step ST115, and if not, the process proceeds to step ST110.
  • the calibration control unit 115 controls the delay amount setting unit 116 so as to decrease the delay time of the variable delay circuit 101 by one step.
  • Step ST111> the calibration control unit 115 re-outputs the count start signal START to the period counter 111 and the frequency counter 112, and resets the count values of the period counter 111 and the frequency counter 112 to “0”. Thereby, the measurement of the delay signal D (n) is started again. Next, the process proceeds to step ST104.
  • Step ST112> On the other hand, when the difference value ⁇ C is larger than “0” in step ST107, the calibration control unit 115 compares the difference value ⁇ C with the comparison value C comp (that is, the previous difference value ⁇ C). This comparison makes it possible to determine which of the current frequency count value C105 and the previous frequency count value C105 is closer to the target count value C0. If the difference value ⁇ C is smaller than the comparison value C comp , the process proceeds to step ST114, and if larger, the process proceeds to step ST113.
  • the comparison value C comp that is, the previous difference value ⁇ C
  • Step ST113> When the difference value ⁇ C is larger than the comparison value C comp, the previous frequency count value C105 is closer to the target count value C0 than the current frequency count value C105.
  • the calibration control unit 115 controls the delay amount setting unit 116 so that the delay time of the variable delay circuit 101 is increased by one step. As a result, the delay time of the variable delay circuit 101 returns to the previous set value.
  • the calibration control unit 115 outputs a setting completion signal END indicating that the setting of the delay time of the variable delay circuit 101 is completed.
  • the mode control signal MODE indicating the normal mode is supplied from the control circuit (not shown), and the selector 104 and the delay amount calibration circuit 106 are set to the normal mode.
  • the selector 104 selects the input signal Sin in response to the mode control signal MODE and supplies it to the variable delay circuit 101. Thereby, the time digital conversion process is executed.
  • Step ST115 On the other hand, when the delay time of the variable delay circuit 101 is set to the limit value of the variable range in step ST109 (that is, when the delay time of the variable delay circuit 101 cannot be further reduced), the calibration control unit 115 Outputs calibration error information ERR1 indicating that the delay time of the variable delay circuit 101 cannot be adjusted. Next, the process proceeds to step ST114.
  • the delay time of the variable delay circuit 101 is decreased stepwise to minimize the difference between the frequency count value C105 and the target count value C0, thereby making the delay time of the variable delay circuit 101 the frequency of the input signal Sin. Set to an amount suitable for.
  • the time difference between the reference signal Sref and the input signal Sin is appropriately detected in the normal mode by setting the delay time of the variable delay circuit 101 to an amount suitable for the frequency of the input signal Sin in the calibration mode. be able to. As a result, it is possible to deal with a wide range of frequencies and to suppress deterioration in accuracy of time difference detection.
  • the calibration error information ERR1 it is possible to notify the outside (for example, the user, the main control circuit, etc.) that the delay time of the variable delay circuit 101 cannot be adjusted. Thereby, the operation quality of the time digital converter can be confirmed, and for example, it is possible to determine a defect at the time of factory shipment.
  • the selector 104 may supply the output of the other odd-numbered inverter to the first-stage inverter instead of the output of the final-stage inverter.
  • another inverter that inverts the output of the even-stage inverter may be further provided in the variable delay circuit 101 so that the selector 104 supplies the output of the other inverter to the first-stage inverter.
  • the delay element DDD may be configured by a buffer or a logic element (NOR circuit or the like) in addition to the inverter. For example, as shown in FIG.
  • variable delay circuit 101 when the delay element DDD is a buffer, an inverter INV that inverts the output of any one of the plurality of buffers is further provided in the variable delay circuit 101, and the output of the inverter INV is sent to the first stage by the selector 104. May be supplied to the buffer. In this case, since it is not necessary to invert the polarity of the delay signal, the normal rotation terminals of the flip-flops FF, FF,. As described above, if the variable delay circuit 101 and the selector 104 are configured so that an oscillation loop is formed in the calibration mode, the variable delay circuit 101 can be set in a ring oscillation state.
  • the delay time of the variable delay circuit 101 may be increased stepwise (step ST110a).
  • the difference value ⁇ C is calculated by subtracting the frequency count value C105 from the target count value C0 (step ST106a). If the difference value ⁇ C is greater than or equal to the comparison value Ccomp, the delay time of the variable delay circuit 101 is reduced by one step (step ST113a). Also in this case, the delay time of the variable delay circuit 101 can be adjusted so that the number of transitions counted by the frequency measurement circuit 105 approaches the target value.
  • the calibration operation process may be appropriately changed. In addition, other steps may be added for function expansion and performance improvement.
  • the target value setting unit 113 may calculate the target count value C0 using a calculation formula such as [Formula 6]. Alternatively, the target value setting unit 113 may store the correspondence relationship between the target count value C0 and the input frequency “f set ” in advance as table data, and read the target count value corresponding to the set input frequency. Further, if the target count value C0 is set in consideration of not only the delay time of the delay elements DDD, DDD,... But also the delay time of other delay elements (selector 104, wiring connecting the delay elements). The delay time of the delay circuit 101 can be adjusted with high accuracy.
  • FIG. 8 shows a configuration of a time digital converter according to the second embodiment of the present invention.
  • the time digital converter 20 includes a delay amount control circuit 201 instead of the selector 104, the frequency measurement circuit 105, and the delay amount calibration circuit 106 shown in FIG. Other configurations are the same as those in FIG.
  • the delay amount control circuit 201 controls the delay time of the variable delay circuit 101 so that the number of transition bits included in the holding result Q [1: n] of the output holding circuit 102 falls within the allowable range.
  • the holding result Q [1: n] is a bit string composed of n bit values Q (1), Q (2),..., Q (n).
  • the delay amount control circuit 201 includes an excessive delay detection unit 211, an insufficient delay detection unit 212, and a delay amount setting unit 213.
  • the holding result Q [1: n] of the output holding circuit 102 includes a large number of transition bits. For example, when the frequency of the input signal Sin is “800 MHz”, the number of delay elements is “41”, and the delay time per stage of the delay elements is “100 ps (picosecond)”, the delay factor (K) is It becomes like this.
  • the resolution of the time difference detection is about 1/3 of the cycle of the input signal Sin, so that the quantization noise increases and the accuracy of the time difference detection deteriorates.
  • the excessive delay detection unit 211 detects that the number of transition bits included in the holding result Q [1: n] is larger than the excessive delay threshold (a reference value for determining whether the delay time is excessive)
  • the excessive delay detection unit 211 An excess detection signal S211 is output.
  • the delay amount setting unit 213 decreases the delay time of the variable delay circuit 101. Thereby, it is possible to suppress deterioration in accuracy of time difference detection.
  • the holding result Q [1 : N] includes fewer transition bits.
  • the number of transition bits is two or less.
  • the decoder 103 estimates the cycle of the input signal Sin. I can't. Therefore, it becomes impossible to detect the time difference.
  • the delay shortage detection unit 212 detects that the number of transition bits included in the holding result Q [1: n] is smaller than the delay shortage threshold (a reference value for determining whether the delay time is insufficient)
  • the delay shortage detection unit 212 The shortage detection signal S212 is output.
  • the delay amount setting unit 213 increases the delay time of the variable delay circuit 101 when receiving the insufficient delay detection signal S212. Thereby, the delay time of the variable delay circuit 101 can be made longer than one cycle of the input signal Sin, and the time difference between the reference signal Sref and the input signal Sin can be detected.
  • control error detection When the delay amount setting unit 213 detects that the delay time of the variable delay circuit 101 cannot be increased or decreased, the delay amount setting unit 213 outputs control error information ERR2 indicating that the delay time of the variable delay circuit 101 cannot be controlled. . Specifically, when the delay time of the variable delay circuit 101 is set to the minimum value, the delay amount setting unit 213 outputs the control error information ERR2 when receiving the excessive delay detection signal S211. Similarly, when the delay amount setting unit 213 receives the insufficient delay detection signal S212 when the delay time of the variable delay circuit 101 is set to the maximum value, the delay amount setting unit 213 outputs the control error information ERR2.
  • the delay time of the variable delay circuit 101 can be corrected to an amount suitable for the frequency of the input signal Sin. As a result, it is possible to deal with a wider range of frequencies than before, and to suppress deterioration in accuracy of time difference detection. Further, even if the delay time of the variable delay circuit 101 varies due to a dynamic change (temperature change, voltage change, etc.) in the surrounding environment, the time digital conversion process can be appropriately executed. In this way, resistance to dynamic changes in the surrounding environment can be improved.
  • control error information ERR2 it is possible to notify the outside (for example, the user, the main control circuit, etc.) that the delay time of the variable delay circuit 101 cannot be controlled. Thereby, the operation quality of the time digital converter can be confirmed, and for example, it is possible to determine a defect at the time of factory shipment.
  • bit value transitioning from “0” to “1” and the bit value transitioning from “1” to “0” Both may be counted, or only one of them may be counted.
  • the time digital converter 20 may further include the selector 104, the frequency measurement circuit 105, and the delay amount calibration circuit 106 shown in FIG. 1 in addition to the configuration shown in FIG.
  • the calibration of the delay time is performed by the selector 104, the frequency measurement circuit 105, and the delay amount calibration circuit 106 during the calibration operation, and the delay time dynamic control is performed by the delay amount control circuit 201 during the normal operation. good.
  • the delay amount control circuit 201 may further include a transition bit counting unit 214 that counts the number of transition bits included in the holding result Q [1: n] of the output holding circuit 102.
  • the excessive delay detection unit 211 and the insufficient delay detection unit 212 respectively compare the number of transition bits counted by the transition bit counting unit 214 with a predetermined value (excess delay threshold, insufficient delay threshold). To do.
  • the delay amount control circuit 201 does not have to include both the excessive delay detection unit 211 and the insufficient delay detection unit 212, and may include only one of them.
  • the time digital converter according to each embodiment can be applied to an all-digital PLL frequency synthesizer.
  • the all-digital PLL frequency synthesizer 3 shown in FIG. 12 includes an operation clock generator 30, a reference phase accumulator 31, an oscillation phase accumulator 32, a phase difference detector 33, in addition to the time digital converter 10.
  • a digital filter 34 and a digitally controlled oscillator 35 are provided to generate an oscillation frequency signal SFosc having a desired frequency.
  • the operation clock generator 30 takes in the reference frequency signal SFref in synchronization with the transition of the oscillation frequency signal SFosc (here, the rising edge). Thereby, the operation clock CLK is generated.
  • the reference phase accumulator 31 receives a control value FCW corresponding to the desired frequency of the oscillation frequency signal SFosc.
  • the control value FCW indicates a magnification (f osc / f ref ) of the output frequency with respect to the reference frequency.
  • f ref indicates the frequency of the reference frequency signal SFref
  • f osc indicates the frequency of the oscillation frequency signal SFosc.
  • the reference phase accumulator 31 accumulates the control value FCW and supplies the accumulated value as the reference phase value Pref to the phase difference detector 33 every time a transition (here, rising edge) of the operation clock CLK occurs. .
  • the control value FCW indicates “10.3”
  • the reference phase value Pref is “10.3”, “20.6”, “30.9” every time the rising edge of the operation clock CLK occurs.
  • ... in order.
  • the oscillation phase accumulator 32 accumulates the number of transitions of the oscillation frequency signal SFosc (here, the number of rising edges).
  • the oscillation phase accumulator 32 supplies the accumulated value to the phase difference detector 33 as the oscillation phase value Posc every time the operation clock CLK transitions.
  • the oscillation phase accumulator 32 includes, for example, a counter that increments the count value in synchronization with the transition of the oscillation frequency signal SFosc, a register that outputs the count value of the counter each time a transition of the operation clock CLK occurs, and the like. .
  • the time digital converter 10 receives the reference frequency signal SFref and the oscillation frequency signal SFosc as a reference signal Sref and an input signal Sin (see FIG. 1), respectively, and converts the time difference between the reference frequency signal SFref and the oscillation frequency signal SFosc into a digital value DATA. Convert. Further, the time digital converter 10 (specifically, the decoder 103 (see FIG. 1)) supplies the digital value DATA to the phase difference detector 33 every time a transition of the operation clock CLK occurs.
  • the phase difference detector 33 corresponds to the phase difference between the reference frequency signal SFref and the oscillation frequency signal SFosc based on the difference between the reference phase value Pref and the oscillation phase value Posc and the difference between the reference phase value Pref and the digital value DATA.
  • the phase difference value Pd to be set is set.
  • the phase difference detector 33 calculates the integer difference value by subtracting the oscillation phase value Posc from the integer part of the reference phase value Pref, and subtracts the digital value DATA from the decimal part of the reference phase value Pref. The value is calculated, and the sum of the integer difference value and the decimal difference value is output as the phase difference value Pd.
  • the digital filter 34 operates in synchronization with the transition of the operation clock CLK, and removes a noise component (high frequency phase noise) from the phase difference value Pd set by the phase difference detector 33.
  • the digitally controlled oscillator 35 sets the frequency of the oscillation frequency signal Dosc according to the phase difference value Pd supplied via the digital filter 34.
  • the digitally controlled oscillator 35 increases the frequency of the oscillation frequency signal SFosc as the phase difference value Pd increases.
  • the phase difference can be detected only with a resolution corresponding to the period of the oscillation frequency signal SFosc.
  • the time digital converter 10 can detect the phase difference with resolution finer than the cycle of the oscillation frequency signal SFosc (that is, resolution corresponding to the delay time ( ⁇ ) of the delay element DDD).
  • the delay time of the variable delay circuit 101 can be adjusted to a desired amount (an amount suitable for the frequency of the frequency signal SFosc)
  • the frequency variable range of the oscillation frequency signal SFosc can be widened and the phase noise can be further reduced. Can do.
  • the all-digital PLL frequency synthesizer 3 includes other components (for example, a frequency divider that divides the oscillation frequency signal SFosc and a binary converter that converts the oscillation frequency signal SFosc into a digital signal). May be.
  • the time digital converter 10 shown in FIG. 1 is applied to the all-digital PLL frequency synthesizer 3, the calibration operation by the time digital converter 10 may be executed before the generation of the oscillation frequency signal SFosc is started. preferable.
  • the all-digital PLL frequency synthesizer shown in FIG. 12 can be applied to a wireless transmission / reception device such as a mobile phone terminal or a wired transmission / reception device used for power line communication (PLC).
  • the transmission / reception apparatus 4 shown in FIG. 13 includes a transmission processing circuit 41, a transmission frequency conversion circuit 42, an RF input / output circuit 43, a reception frequency conversion circuit 44, and a reception processing circuit in addition to the all-digital PLL frequency synthesizer 3. 45.
  • the transmission processing circuit 41 supplies a transmission signal.
  • the transmission frequency conversion circuit 42 converts the frequency of the transmission signal from the transmission processing circuit 41 using the oscillation frequency signal SFosc from the all-digital PLL frequency synthesizer 3.
  • the RF input / output circuit 43 outputs the transmission signal frequency-converted by the transmission frequency conversion circuit 42 to an antenna or a transmission line.
  • the RF input / output circuit 43 inputs a received signal from an antenna or a transmission line.
  • the reception frequency conversion circuit 44 converts the frequency of the reception signal from the RF input / output circuit 43 using the oscillation frequency signal SFosc from the all-digital PLL frequency synthesizer 3.
  • the reception processing circuit 45 processes the reception signal frequency-converted by the reception frequency conversion circuit 44.
  • the all-digital PLL frequency synthesizer 3 can also be applied to a wireless reception device such as a tuner used for television, radio, GPS, and a wired reception device such as a cable television receiver.
  • the frequency measurement circuit 105 may count the number of occurrences of the falling edge of the delay signal D (n).
  • Each of the decoder 103, the frequency measurement circuit 105, the delay amount calibration circuit 106, and the delay amount control circuit 201 may be configured by hardware (dedicated circuit), or software (program) executed by the CPU or DSP. It may be realized by.
  • the time digital converter according to each embodiment is very useful for an apparatus that is required to detect a time difference between two signals with high definition. For example, when the delay times differ between a plurality of paths, the delay time difference between the paths can be controlled to be small by measuring the delay time in each path using this time digital converter.
  • the time digital converter according to the present invention can cope with a wide range of frequencies and can suppress deterioration in accuracy of time difference detection. Therefore, the time digital converter can be applied to an all-digital PLL frequency synthesizer mounted on a transmission / reception device or a reception device. Useful.

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Abstract

　可変遅延回路(101)は、複数の遅延信号(D(1),D(2),…,D(n))を生成する。出力保持回路(102)は、基準信号(Sref)の遷移に同期して複数の遅延信号(D(1),D(2),…,D(n))を取り込む。セレクタ(104)は、通常モードにおいて入力信号(Sin)を可変遅延回路(101)に供給し、キャリブレーションモードにおいて複数の遅延信号(D(1),D(2),…,D(n))のいずれか１つを可変遅延回路(101)に供給する。周波数測定回路(105)は、所定の周波数測定期間内において複数の遅延信号(D(1),D(2),…,D(n))のいずれか１つの遷移回数を計数する。遅延量校正回路(106)は、キャリブレーションモードにおいて周波数測定回路(105)によって計数された遷移回数が入力信号(Sin)の周波数に対応する目標値に近づくように可変遅延回路(101)の遅延時間を調整する。

Description

時間デジタル変換器、デジタルＰＬＬ周波数シンセサイザ、送受信装置、受信装置
　この発明は、２信号間の時間差をデジタル値に変換する時間デジタル変換器、およびそれを備えるデジタルＰＬＬ周波数シンセサイザに関し、さらに詳しくは、時間デジタル変換器の遅延時間を調整する技術に関する。
　近年、ＣＭＯＳプロセスの微細化技術の発展に伴い、アナログ回路のデジタル化によって低電圧駆動，特性ばらつきの低減，回路の小型化などが図られるようになってきている。例えば、特許文献１には、位相差検出器やループフィルタなどの構成要素を全てデジタル化した全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）が開示されている。このシンセサイザは、アナログ電圧によって制御される電圧制御発振器の代わりに、離散的な数値情報（デジタル値）によって制御可能なデジタル制御発振器を備え、デジタル制御発振器によって出力された発振周波数信号の位相情報を数値化し、発振周波数信号と基準周波数信号との位相差を数値演算によって算出する。さらに、特許文献１に開示された全デジタルＰＬＬ周波数シンセサイザは、位相差検出の分解能を向上させるために、基準周波数信号と発振周波数信号との位相差をデジタル値に変換する時間デジタル変換器（time-to-digital converter）を備える。時間デジタル変換器は、２信号間の時間差を計測するための装置として様々な技術分野に適用可能である。
　図１４のように、従来の時間デジタル変換器９０において、遅延回路９００は、複数の遅延素子９０１，９０１，…を含み、入力信号Ｓｉｎを順次遅延させて位相がτ（τ：遅延素子９０１の遅延時間）ずつずれた遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を生成する。複数のフリップフロップ９０２，９０２，…は、それぞれ、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を取り込み、ビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）として保持する。デコーダ９０３は、ビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）からなるビット列に対応するデジタル値を出力する。このビット列において、遷移ビット（直前のビット値と符号が異なるビット値）の位置は、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差によって一義的に決定される。
　例えば、図１５のように、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、ビット列“００１１１１００００”が得られる。このビット列Ｑ［１：１０］のうち“０”から“１”に遷移するビット値の位置は、基準信号Ｓｒｅｆの立ち上がりエッジと入力信号Ｓｉｎの立ち下がりエッジとの時間差に対応し、“１”から“０”に遷移するビット値の位置は、基準信号Ｓｒｅｆの立ち上がりエッジと入力信号Ｓｉｎの立ち上がりエッジとの時間差に対応する。また、入力信号Ｓｉｎの２つの立ち上がりエッジの発生時点を把握することにより、入力信号Ｓｉｎの周期を推定することができる。
　このように、遅延素子９０１の遅延時間に相当する分解能で、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を検出することができる。すなわち、遅延素子９０１，９０１，…のそれぞれの遅延時間が長い程、時間差検出の分解能が粗くなる。
特開２００２-７６８８６号公報
　基準信号と入力信号の時間差を検出するためには、遅延回路の遅延時間（遅延素子の総遅延時間）を入力信号の周波数に適合させることが重要である。入力信号の周期に対して遅延回路の遅延時間が長すぎる場合、時間差検出の分解能が粗く、時間差検出の精度が低い。また、入力信号の周期に対して遅延回路の遅延時間が短すぎる場合、入力信号の１周期分に相当するビット値を取得できないので、入力信号の周期を推定することができない。そのため、基準信号と入力信号との時間差を検出できなくなってしまう。
　しかしながら、入力信号の周波数が広範囲に変動する場合、その周波数の全範囲に対応するように遅延回路の遅延時間を設定することは非常に困難である。例えば、入力信号の周波数が最小値であるときでも遅延回路の遅延時間が入力信号の周期よりも十分長くなるように、遅延素子を多めに設けることが考えられる。しかし、遅延素子の個数が多くなる程、回路規模が増大するだけでなくデコーダによる処理も複雑化してしまう。
　また、遅延素子の総遅延時間が所望値になるように設計したとしても、回路素子の特性ばらつき（製造プロセスにおけるばらつきなど）や、周辺環境の変化（温度変化，電圧変化など）により、遅延回路の遅延時間が所望値になるとは限らない。そのため、時間差検出の精度が劣化し、場合によっては、時間差検出が不可能になるおそれがあった。
　そこで、この発明は、遅延時間を入力信号の周波数に適合した量に調整できる時間デジタル変換器、およびそれを備えるデジタルＰＬＬ周波数シンセサイザ、送受信装置、受信装置を提供することを目的とする。
　この発明の１つの局面に従うと、時間デジタル変換器は、基準信号と入力信号との時間差をデジタル値に変換する装置であって、自己に供給された信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、上記基準信号の遷移に同期して上記複数の遅延信号を取り込み、上記基準信号と上記可変遅延回路に供給された信号との時間差に対応するビット列として保持する出力保持回路と、通常モードにおいて上記入力信号を上記可変遅延回路に供給する一方、キャリブレーションモードにおいて上記可変遅延回路がリング発振状態になるように上記複数の遅延信号のいずれか１つを上記可変遅延回路に供給するセレクタと、所定の周波数測定期間内において上記複数の遅延信号のいずれか１つの遷移回数を計数する周波数測定回路と、上記キャリブレーションモードにおいて、上記周波数測定回路によって計数された遷移回数が上記入力信号の周波数に対応する目標値に近づくように上記可変遅延回路の遅延時間を調整する遅延量校正回路とを備える。上記時間デジタル変換器では、通常モードにおいて、出力保持回路は、基準信号と入力信号との時間差に対応するビット列を保持する。また、キャリブレーションモードにおいて可変遅延回路の遅延時間を入力信号の周波数に適合した量に設定することができるので、通常モードにおいて基準信号と入力信号との時間差を適切に検出することができる。これにより、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
　上記可変遅延回路は、縦続接続された複数の可変遅延素子を含んでいても良く、上記セレクタは、上記通常モードにおいて上記入力信号を上記初段の可変遅延素子に供給し、上記キャリブレーションモードにおいて発振ループが形成されるように、上記複数の可変遅延素子のいずれか１つの出力を初段の可変遅延素子に供給しても良い。
　好ましくは、上記時間デジタル変換器は、上記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、上記可変遅延回路の遅延時間を制御する遅延量制御回路をさらに備える。出力保持回路の保持結果において、遷移ビットの位置は、基準信号と入力信号との時間差によって一義的に決定される。上記時間デジタル変換器では、可変遅延回路の遅延時間を制御することにより、可変遅延回路の遅延時間が入力信号の周波数に適合した量に補正することができる。これにより、周辺環境の動的変化に対する耐性を向上させることができる。
　この発明の別の局面に従うと、時間デジタル変換器は、基準信号と入力信号との時間差をデジタル値に変換する装置であって、上記入力信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、上記基準信号の遷移に同期して上記複数の遅延信号を取り込み、上記基準信号と上記入力信号との時間差に対応するビット列として保持する出力保持回路と、上記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、上記可変遅延回路の遅延時間を制御する遅延量制御回路とを備える。上記時間デジタル変換器では、可変遅延回路の遅延時間が入力信号の周波数に適合した量に補正することができるので、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。また、周辺環境の動的変化に対する耐性を向上させることができる。
　この発明のさらに別の局面に従うと、デジタルＰＬＬ周波数シンセサイザは、所望周波数の発振周波数信号を生成する装置であって、上記所望周波数に対応する基準位相値を出力する基準位相累積器と、上記発振周波数信号の遷移回数を計数し、その計数値を発振位相値として出力する発振位相累積器と、基準周波数信号，上記発振周波数信号をそれぞれ上記基準信号，上記入力信号として受け、上記基準周波数信号と上記発振周波数信号との時間差に対応するデジタル値を出力する上記時間デジタル変換器と、上記基準位相累積器からの基準位相値と上記発振位相累積器からの発振位相値との差および上記基準位相値と上記時間デジタル変換器からのデジタル値との差に基づいて、位相差値を設定する位相差検出器と、上記位相差値に応じて上記発振周波数信号の周波数を設定するデジタル制御発振器とを備える。上記デジタルＰＬＬ周波数シンセサイザでは、可変遅延回路の遅延時間を所望量（周波数信号の周波数に適合した量）に調整できるので、発振周波数信号の周波数可変範囲を広くすることができるとともに位相雑音をさらに低減することができる。
　以上のように、遅延時間を入力信号の周波数に適合した量に調整できるので、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
図１は、実施形態１による時間デジタル変換器の構成を例示する図である。 図２は、図１に示した時間デジタル変換器による時間デジタル変換処理について説明するためのタイミングチャートである。 図３は、図１に示した時間デジタル変換器によるキャリブレーション動作について説明するためのフローチャートである。 図４は、入力周波数と遅延素子の遅延時間との対応関係を例示するグラフである。 図５は、遅延素子の所望遅延時間とリング発振周波数との対応関係を例示すグラフである。 図６は、図３に示したキャリブレーション動作の変形例について説明するためのフローチャートである。 図７は、図１に示した時間デジタル変換器の変形例について説明するための図である。 図８は、実施形態２による時間デジタル変換器の構成を例示する図。 図９は、遅延過剰検出部による動作について説明するためのタイミングチャートである。 図１０は、遅延不足検出部による動作について説明するためのタイミングチャートである。 図１１は、図８に示した遅延量制御回路の変形例について説明するための図である。 図１２は、図１に示した時間デジタル変換器を備える全デジタルＰＬＬ周波数シンセサイザの構成例を例示する図である。 図１３は、図１２に示した全デジタルＰＬＬ周波数シンセサイザを備える送受信装置の構成を例示する図である。 図１４は、従来の時間デジタル変換器の構成を示す図である。 図１５は、図１４に示した時間デジタル変換器による動作について説明するためのタイミングチャートである。
符号の説明
　１０，２０　　時間デジタル変換器
　１０１　　可変遅延回路
　１０２　　出力保持回路
　１０３　　デコーダ
　１０４　　セレクタ
　１０５　　周波数測定回路
　１０６　　遅延量校正回路
　ＤＤＤ　　遅延素子
　ＦＦ　　フリップフロップ
　１１１　　期間カウンタ
　１１２　　周波数カウンタ
　１１３　　目標値設定部
　１１４　　差分値算出部
　１１５　　キャリブレーション制御部
　１１６　　遅延量設定部
　２０１　　遅延量制御回路
　２１１　　遅延過剰検出部
　２１２　　遅延不足検出部
　２１３　　遅延量設定部
　２１４　　遷移ビット計数部
　３　　全デジタルＰＬＬ周波数シンセサイザ
　３０　　動作クロック生成器
　３１　　基準位相累積器
　３２　　発振位相累積器
　３３　　位相差検出器
　３４　　デジタルフィルタ
　３５　　デジタル制御発振器
　４　　送受信装置
　４１　　送信処理回路
　４２　　送信周波数変換回路
　４３　　ＲＦ入出力回路
　４４　　受信周波数変換回路
　４５　　受信処理回路
　以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（実施形態１）
　図１は、この発明の実施形態１による時間デジタル変換器の構成例を示す。時間デジタル変換器１０は、基準信号Ｓｒｅｆと入力信号Ｓｉｎの時間差（ここでは、立ち上がりエッジの時間差）をデジタル値ＤＡＴＡに変換する。また、時間デジタル変換器１０は、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定するために、キャリブレーション動作を実行する。時間デジタル変換器１０は、可変遅延回路１０１と、出力保持回路１０２と、デコーダ１０３と、セレクタ１０４と、周波数測定回路１０５と、遅延量校正回路１０６とを備える。
　　〔可変遅延回路〕
　可変遅延回路１０１は、縦続接続されたｎ個（ｎは、２以上の整数）の遅延素子ＤＤＤ，ＤＤＤ，…を含み、セレクタ１０４から供給された信号を順次遅延させることにより、それぞれ位相が異なるｎ個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を生成する。なお、ここでは、遅延素子ＤＤＤ，ＤＤＤ，…は、それぞれ、インバータによって構成され、“ｎ”は３以上の奇数であるものとする。すなわち、奇数段目の遅延素子ＤＤＤ，ＤＤＤ，…は、それぞれ、セレクタ１０４からの信号に対して逆の極性を有する遅延信号Ｄ（１），Ｄ（３），…，Ｄ（ｎ）を出力する。
　　〔出力保持回路〕
　出力保持回路１０２は、ｎ個のフリップフロップＦＦ，ＦＦ，…を含み、基準信号Ｓｒｅｆの遷移（ここでは、立ち上がりエッジ）に同期して可変遅延回路１０１からの複数の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）を取り込み、ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）として保持する。なお、ここでは、奇数番目の遅延信号Ｄ（１），Ｄ（３），…，Ｄ（ｎ）を元の極性に戻すために、デコーダ１０３には、奇数段目のフリップフロップＦＦの反転出力端子（すなわち、ＮＱ端子）が接続される。一方、遅延信号Ｄ（２），Ｄ（４），…，Ｄ（ｎ－１）は、セレクタ１０４からの信号と同極性であるので、デコーダ１０３には、偶数段目のフリップフロップＦＦの正転出力端子（すなわち、Ｑ端子）が接続される。なお、フリップフロップＦＦの個数は、遅延素子ＤＤＤの個数と同数であっても良いし少なくても良い。
　　〔デコーダ〕
　デコーダ１０３は、出力保持回路１０２の保持結果（ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）によって構成されるｎビット列）に対応するデジタル値ＤＡＴＡを出力する。出力保持回路１０２の保持結果において、遷移ビット（直前のビット値と符号が異なるビット値）の位置は、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差によって一義的に決定される。すなわち、出力保持回路１０２の保持結果における遷移ビットの位置に基づいて、入力信号Ｓｉｎの立ち上がりエッジおよび立ち下がりエッジの発生時点や、入力信号Ｓｉｎの周期の長さを求めることができる。
　　〔セレクタ〕
　セレクタ１０４は、制御回路（図示せず）からのモード制御信号ＭＯＤＥに応答して、時間デジタル変換処理を実行するための通常モードと、可変遅延回路１０１の遅延時間を調整するためのキャリブレーションモードとを切り換える。セレクタ１０４は、通常モードに設定されると、入力信号Ｓｉｎを可変遅延回路１０１（初段の遅延素子ＤＤＤ）に供給する。これにより、可変遅延回路１０１，出力保持回路１０２，デコーダ１０３において時間デジタル変換処理が実行される。一方、セレクタ１０４は、キャリブレーションモードに設定されると、第ｎ番目の遅延信号Ｄ（ｎ）を可変遅延回路１０１に供給する。このように、ｎ個の遅延素子ＤＤＤ，ＤＤＤ…（ここでは、奇数個のインバータ）がループ状に接続され、可変遅延回路１０１は、リング発振状態になる。
　　〔周波数測定回路〕
　周波数測定回路１０５は、所定の周波数測定期間内においてｎ個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（ｎ）のいずれか１つの遷移回数を計数する。ここでは、周波数測定回路１０５は、第ｎ番目の遅延信号Ｄ（ｎ）の立ち上がりエッジの発生回数を計数する。周波数測定回路１０５は、期間カウンタ１１１と、周波数カウンタ１１２とを含む。期間カウンタ１１１は、基準信号Ｓｒｅｆの遷移回数（ここでは、立ち上がりエッジの発生回数）を計数する。周波数カウンタ１１２は、期間カウンタ１１１による計数の開始とともに遅延信号Ｄ（ｎ）の遷移回数の計数を開始し、期間カウンタ１１１のカウント値が期間設定値（周波数測定期間を設定するための値）に到達すると計数結果（周波数カウント値Ｃ１０５）を出力する。
　　〔遅延量校正回路〕
　遅延量校正回路１０６は、モード制御信号ＭＯＤＥに応答して、通常モードとキャリブレーションモードとを切り換える。遅延量校正回路１０６は、キャリブレーションモードに設定されると、周波数測定回路１０５によって計数された遷移回数が目標値に近づくように、可変遅延回路１０１の遅延時間（詳しくは、遅延素子ＤＤＤ，ＤＤＤ，…のそれぞれの遅延時間）を調整する。遅延量校正回路１０６は、目標値設定部１１３と、差分値算出部１１４と、キャリブレーション制御部１１５と、遅延量設定部１１６とを含む。
　目標値設定部１１３は、遅延信号Ｄ（ｎ）の遷移回数の目標値（目標カウント値Ｃ０）を設定する。遷移回数の目標値は、入力信号Ｓｉｎの周波数に対応する値であり、具体的には、可変遅延回路１０１の遅延時間が所望量（入力信号Ｓｉｎの周波数に適合する量）に設定されているときに周波数測定回路１０５によって計数される遷移回数に相当する。差分値算出部１１４は、周波数測定回路１０５によって計数された遷移回数と目標値設定部１１３によって設定された目標値との差分値△Ｃを算出する。キャリブレーション制御部１１５は、モード制御信号ＭＯＤＥに応答して期間カウンタ１１１，周波数カウンタ１１２，および遅延量設定部１１６を制御する。また、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃに基づいて、遅延量設定部１１６の制御やキャリブレーションエラーの判定などを実行する。遅延量設定部１１６は、キャリブレーション制御部１１５による制御に応答して、可変遅延回路１０１の遅延時間を設定する。例えば、遅延量設定部１１６は、遅延素子ＤＤＤのバイアス電流を増減することにより、遅延素子ＤＤＤの遅延時間を変化させる。遅延素子ＤＤＤのバイアス電流が大きくなる程、遅延素子ＤＤＤの遅延時間は短くなる。また、遅延素子ＤＤＤの負荷容量を増減することにより、遅延素子ＤＤＤの遅延時間を変化させても良い。なお、ここでは、遅延量設定部１１６は、可変遅延回路１０１の遅延時間を段階的に変化させるものとする。
　　〔時間デジタル変換処理〕
　次に、図２を参照しつつ、時間デジタル変換器１０による時間デジタル変換処理について説明する。なお、ここでは、ｎ＝１１とし、遅延素子ＤＤＤ，ＤＤＤ，…のそれぞれの遅延時間を“τ”とする。また、図２では、説明の便宜上、奇数番目の遅延信号Ｄ（１），Ｄ（３），…，Ｄ（１１）を反転させて図示している。
　可変遅延回路１０１は、入力信号Ｓｉｎを順次遅延させて、位相がτずつずれた１１個の遅延信号Ｄ（１），Ｄ（２），…，Ｄ（１１）を生成する。フリップフロップＦＦ，ＦＦ，…は、それぞれ、基準信号Ｓｒｅｆの立ち上がりエッジに同期して、遅延信号Ｄ（１），Ｄ（２），…，Ｄ（１１）を取り込む。これにより、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差に対応するビット値Ｑ（１），Ｑ（２），…，Ｑ（１１）が得られる。
　ここで、出力保持回路１０２の保持結果Ｑ［１：１１］は、“００１１１１００００１”を示す。保持結果Ｑ［１：１１］の符号は、第７番目のビット値において“１”から“０”に遷移している。これは、入力信号Ｓｉｎの立ち上がりエッジが発生した時点から“６×τ”経過した後に、基準信号Ｓｒｅｆの立ち上がりエッジが発生していることを示す。また、保持結果Ｑ［１：１１］の符号は、第３番目および第１１番目のビット値において“０”から“１”に遷移している。これは、入力信号Ｓｉｎの周期が“８×τ”に相当することを示す。ここで、入力信号Ｓｉｎの周期を“Ｔｉｎ”とすると、入力信号Ｓｉｎは、基準信号Ｓｒｅｆよりも“０．７５×Ｔｉｎ（＝６／８×Ｔｉｎ）”だけ進んでいることになる。デコーダ１０３は、“０．７５”を示すデジタル値ＤＡＴＡを出力する。このようにして、時間デジタル変換器１０は、通常モードにおいて、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差に対応するデジタル値ＤＡＴＡを出力する。
　　〔キャリブレーション動作〕
　次に、図３を参照しつつ、図１に示した時間デジタル変換器１０によるキャリブレーション動作について説明する。キャリブレーション動作を実行させるために、制御回路（図示せず）は、キャリブレーションモードを示すモード制御信号ＭＯＤＥを供給する。これにより、セレクタ１０４，遅延量校正回路１０６は、キャリブレーションモードに設定される。
　　　〈ステップＳＴ１０１〉
　キャリブレーション制御部１１５は、モード制御信号ＭＯＤＥに応答して、遅延量設定部１１６を初期化する。これにより、遅延量設定部１１６は、可変遅延回路１０１の遅延時間を初期値（ここでは、最大値）に設定する。
　　　〈ステップＳＴ１０２〉
　セレクタ１０４は、モード制御信号ＭＯＤＥに応答して、遅延信号Ｄ（ｎ）を選択して可変遅延回路１０１の初段の遅延素子ＤＤＤに供給する。これにより、可変遅延回路１０１は、リング発振状態に設定される。リング発振周波数（すなわち、遅延信号Ｄ（ｎ）の周波数）は、［式１］のように表現できる。
　　ｆｒｉｎｇ＝１／τ×ｎ×２　…［式１］
　　　　　　ｆｒｉｎｇ：リング発振周波数［Ｈｚ］
　　　　　　τ：遅延素子１段当たりの遅延時間［ｓｅｃ］
　　　　　　ｎ：遅延素子の個数
　［式１］のように、可変遅延回路１０１の遅延時間“τ×ｎ”が増加する程、リング発振周波数“ｆｒｉｎｇ”が低くなる。遅延素子の個数が固定値である場合、図４のように、遅延素子１段当たりの遅延時間“τ”が長い程、リング発振周波数“ｆｒｉｎｇ”が低い。なお、図４では、ｎ＝４１である。
　　　〈ステップＳＴ１０３〉
　次に、キャリブレーション制御部１１５は、カウント開始信号ＳＴＡＲＴを期間カウンタ１１１，周波数カウンタ１１２に出力して、期間カウンタ１１１，周波数カウンタ１１２のそれぞれのカウント値を“０”にリセットする。これにより、遅延信号Ｄ（ｎ）の遷移回数の測定が開始される。
　　　〈ステップＳＴ１０４〉
　期間カウンタ１１１は、基準信号Ｓｒｅｆの立ち上がりエッジに同期してカウント値をインクリメントし、カウント値が期間設定値に到達するとカウント完了フラグＦ１１１を立てる。このようにして、期間カウンタ１１１は、周波数測定期間を設定する。周波数測定期間は、［式２］のように表現できる。
　　Ｔｃ＝Ｃｒｅｆ／ｆｒｅｆ　…［式２］
　　　　　　Ｔｃ：周波数測定期間［ｓｅｃ］
　　　　　　ｆｒｅｆ：基準周波数（基準信号Ｓｒｅｆの周波数）［Ｈｚ］
　　　　　　Ｃｒｅｆ：期間設定値
　［式２］のように、基準周波数“ｆｒｅｆ”と期間設定値“Ｃｒｅｆ”とを設定することにより、周波数測定期間“Ｔｃ”を決定することができる。なお、周波数測定期間は、基準信号Ｓｒｅｆではなく他の信号に基づいて設定されても良い。
　　　〈ステップＳＴ１０５〉
　周波数カウンタ１１２は、遅延信号Ｄ（ｎ）の立ち上がりエッジに同期してカウント値をインクリメントし、期間カウンタ１１１によってカウント完了フラグＦ１１１が立てられるとカウント値を周波数カウント値Ｃ１０５として遅延量校正回路１０６に出力する。周波数カウント値Ｃ１０５（すなわち、周波数測定期間内における遅延信号Ｄ（ｎ）の遷移回数）は、［式３］のように表現することができる。
　　Ｃｒｉｎｇ＝Ｔｃ×ｆｒｉｎｇ　…［式３］
　　　　　　Ｃｒｉｎｇ：周波数カウント値
　　　　　　Ｔｃ：周波数測定期間［ｓｅｃ］
　　　　　　ｆｒｉｎｇ：リング発振周波数［Ｈｚ］
　［式３］のように、リング発振周波数“ｆｒｉｎｇ”が低くなる程、周波数カウント値“Ｃｒｉｎｇ”が少なくなる。
　　　〈ステップＳＴ１０６〉
　次に、差分値算出部１１４は、周波数カウンタ１１２からの周波数カウント値Ｃ１０５から目標値設定部１１３によって設定された目標値（目標カウント値Ｃ０）を減算して、差分値△Ｃ（＝Ｃ１０５－Ｃ０）を算出する。目標カウント値Ｃ０は、可変遅延回路１０１の遅延時間が所望量に設定されているときの周波数カウント値Ｃ１０５に相当する。目標カウント値Ｃ０は、［式４］のように表現できる。
　　Ｃ０＝Ｔｃ×ｆｒｉｎｇ＝Ｔｃ／（τ０×ｎ×２）　…［式４］
　　　　　　Ｔｃ：周波数測定期間［ｓｅｃ］
　　　　　　τ０：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
　　　　　　ｎ：遅延素子の個数
　［式４］のように、遅延素子１段当たりの所望遅延時間“τ０”，遅延素子の個数（詳しくは、発振ループを構成する遅延素子の個数）“ｎ”，および周波数測定期間“Ｔｃ”とを決定することにより、目標カウント値Ｃ０を設定することができる。
　ここで、可変遅延回路１０１の遅延時間の所望量について説明する。時間デジタル変換処理において時間差を検出するために、可変遅延回路１０１の遅延時間は、入力信号Ｓｉｎの周期の所定倍に設定される。すなわち、可変遅延回路１０１の所望遅延時間“τ０×ｎ”は、下記の［式５］のように表現できる。
　　τ０×ｎ＝Ｋ／ｆｓｅｔ　…［式５］
　　　　　　τ０：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
　　　　　　ｎ：遅延素子の個数
　　　　　　Ｋ：遅延倍率
　　　　　　ｆｓｅｔ：入力周波数（入力信号Ｓｉｎの周波数）［Ｈｚ］
　なお、「遅延倍率」は、入力信号Ｓｉｎの１周期に対する可変遅延回路１０１の所望遅延時間の倍率を示す。［式５］のように、入力周波数“ｆｓｅｔ”，遅延倍率“Ｋ”，遅延素子の個数“ｎ”を決定することにより、遅延素子１段当たりの所望遅延時間“τ０”を設定することができる。遅延倍率および遅延素子の個数が固定値である場合、図５のように、入力周波数“ｆｓｅｔ”が低い程、所望遅延時間“τ０”が長い。なお、図５では、ｎ＝４１，Ｋ＝１．５である。
　また、［式１］，［式４］，［式５］より、
　　Ｃ０＝Ｔｃ×｛ｆｓｅｔ／（Ｋ×２）｝　…［式６］
　［式６］のように、周波数測定期間“Ｔｃ”，入力周波数“ｆｓｅｔ”，遅延倍率“Ｋ”を決定することにより、目標カウント値“Ｃ０”を設定することができる。
　　　〈ステップＳＴ１０７〉
　次に、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃが“０”よりも大きいか否かを判定する。差分値△Ｃが“０”よりも大きい場合にはステップＳＴ１１２へ進み、そうでない場合にはステップＳＴ１０８へ進む。
　　　〈ステップＳＴ１０８〉
　次に、キャリブレーション制御部１１５は、差分値算出部１１４によって算出された差分値△Ｃを比較値Ｃｃｏｍｐとして設定する。比較値Ｃｃｏｍｐは、今回の差分値△Ｃと次回の差分値△Ｃとを比較するために使用される。
　　　〈ステップＳＴ１０９〉
　また、キャリブレーション制御部１１５は、遅延量設定部１１６による遅延時間の設定状況を確認し、可変遅延回路１０１の遅延時間が可変範囲の限界値（ここでは、最小値）に設定されているか否かを判定する。例えば、キャリブレーション制御部１１５は、遅延量設定部１１６によってバイアス電流が最大値に設定されているか否かを判定する。可変遅延回路１０１の遅延時間が可変範囲の限界値に設定されている場合にはステップＳＴ１１５へ進み、そうでない場合にはステップＳＴ１１０へ進む。
　　　〈ステップＳＴ１１０〉
　次に、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を１段階分減少させるように、遅延量設定部１１６を制御する。
　　　〈ステップＳＴ１１１〉
　次に、キャリブレーション制御部１１５は、カウント開始信号ＳＴＡＲＴを期間カウンタ１１１，周波数カウンタ１１２に再出力して、期間カウンタ１１１，周波数カウンタ１１２のそれぞれのカウント値を“０”にリセットする。これにより、遅延信号Ｄ（ｎ）の測定が再度開始される。次に、ステップＳＴ１０４へ進む。
　　　〈ステップＳＴ１１２〉
　一方、ステップＳＴ１０７において差分値△Ｃが“０”よりも大きい場合、キャリブレーション制御部１１５は、差分値△Ｃと比較値Ｃｃｏｍｐ（すなわち、前回の差分値△Ｃ）とを比較する。この比較により、今回の周波数カウント値Ｃ１０５および前回の周波数カウント値Ｃ１０５のどちらが目標カウント値Ｃ０に近いのかを判定することができる。差分値△Ｃが比較値Ｃｃｏｍｐよりも小さい場合にはステップＳＴ１１４へ進み、大きい場合にはステップＳＴ１１３へ進む。
　　　〈ステップＳＴ１１３〉
　差分値△Ｃが比較値Ｃｃｏｍｐよりも大きい場合、今回の周波数カウント値Ｃ１０５よりも前回の周波数カウント値Ｃ１０５の方が目標カウント値Ｃ０に近いことになる。キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を１段階分増加させるように、遅延量設定部１１６を制御する。これにより、可変遅延回路１０１の遅延時間は、前回の設定値に戻る。
　　　〈ステップＳＴ１１４〉
　次に、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間の設定が完了したことを示す設定完了信号ＥＮＤを出力する。これにより、制御回路（図示せず）から通常モードを示すモード制御信号ＭＯＤＥが供給され、セレクタ１０４，遅延量校正回路１０６は、通常モードに設定される。セレクタ１０４は、モード制御信号ＭＯＤＥに応答して、入力信号Ｓｉｎを選択して可変遅延回路１０１に供給する。これにより、時間デジタル変換処理が実行される。
　　　〈ステップＳＴ１１５〉
　一方、ステップＳＴ１０９において可変遅延回路１０１の遅延時間が可変範囲の限界値に設定されている場合（すなわち、可変遅延回路１０１の遅延時間をこれ以上減少させることができない場合）、キャリブレーション制御部１１５は、可変遅延回路１０１の遅延時間を調整できないことを示すキャリブレーションエラー情報ＥＲＲ１を出力する。次に、ステップＳＴ１１４へ進む。
　このように、可変遅延回路１０１の遅延時間を段階的に減少させて周波数カウント値Ｃ１０５と目標カウント値Ｃ０との差分を最小にすることにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定する。
　以上のように、キャリブレーションモードにおいて可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に設定することにより、通常モードにおいて基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を適切に検出することができる。これにより、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制できる。
　また、キャリブレーションエラー情報ＥＲＲ１を出力することにより、可変遅延回路１０１の遅延時間を調整できないことを外部（例えば、ユーザや、主制御回路など）に通知することができる。これにより、時間デジタル変換器の動作品質を確認することができ、例えば、工場出荷時に不良判別をすることができる。
　　〔可変遅延回路の変形例〕
　キャリブレーションモードにおいて、セレクタ１０４が、最終段のインバータの出力に代えて、他の奇数段目のインバータの出力を初段のインバータに供給しても良い。または、偶数段目のインバータの出力を反転させる別のインバータを可変遅延回路１０１にさらに設け、セレクタ１０４がその別のインバータの出力を初段のインバータに供給するように構成しても良い。また、遅延素子ＤＤＤは、インバータの他に、バッファや、論理素子（ＮＯＲ回路など）によって構成されていても良い。例えば、図６のように、遅延素子ＤＤＤがバッファである場合、複数バッファのうちのいずれか１つの出力を反転させるインバータＩＮＶを可変遅延回路１０１にさらに設け、セレクタ１０４によってインバータＩＮＶの出力を初段のバッファに供給しても良い。この場合、遅延信号の極性を反転させる必要がないので、デコーダ１０３には、フリップフロップＦＦ，ＦＦ，…のそれぞれの正転端子を接続すれば良い。このように、キャリブレーションモードにおいて発振ループが形成されるように可変遅延回路１０１およびセレクタ１０４を構成すれば、可変遅延回路１０１をリング発振状態に設定することができる。
　　〔キャリブレーション動作の変形例〕
　図７のように、可変遅延回路１０１の遅延時間を最小値に設定した後（ステップＳＴ１０１ａ）、可変遅延回路１０１の遅延時間を段階的に増加させても良い（ステップＳＴ１１０ａ）。この場合、差分値△Ｃは、目標カウント値Ｃ０から周波数カウント値Ｃ１０５を減算して算出される（ステップＳＴ１０６ａ）。また、差分値△Ｃが比較値Ｃｃｏｍｐよりも大きいかまたは等しい場合には、可変遅延回路１０１の遅延時間が１段階分減少される（ステップＳＴ１１３ａ）。この場合も、周波数測定回路１０５によって計数された遷移回数が目標値に近づくように可変遅延回路１０１の遅延時間を調整できる。このように、キャリブレーション動作の工程を適宜変更しても良い。また、機能拡張や性能向上のために他の工程を追加しても良い。
　　〔目標カウント値の設定〕
　目標カウント値Ｃ０の設定するために、目標値設定部１１３が［式６］のような計算式を用いて目標カウント値Ｃ０を算出しても良い。また、目標値設定部１１３が目標カウント値Ｃ０と入力周波数“ｆｓｅｔ”との対応関係をテーブルデータとして予め格納しておき、設定された入力周波数に対応する目標カウント値を読み出しても良い。さらに、遅延素子ＤＤＤ，ＤＤＤ，…の遅延時間だけでなく他の遅延要素（セレクタ１０４や、遅延素子間を接続する配線など）の遅延時間も考慮して目標カウント値Ｃ０を設定すれば、可変遅延回路１０１の遅延時間を精度良く調整できる。
　（実施形態２）
　図８は、この発明の実施形態２による時間デジタル変換器の構成を示す。時間デジタル変換器２０は、図１に示したセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６に代えて、遅延量制御回路２０１を備える。その他の構成は、図１と同様である。遅延量制御回路２０１は、出力保持回路１０２の保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が許容範囲内に収まるように、可変遅延回路１０１の遅延時間を制御する。保持結果Ｑ［１：ｎ］は、ｎ個のビット値Ｑ（１），Ｑ（２），…，Ｑ（ｎ）によって構成されるビット列である。遅延量制御回路２０１は、遅延過剰検出部２１１と、遅延不足検出部２１２と、遅延量設定部２１３とを含む。
　　〔遅延過剰検出〕
　図９のように、可変遅延回路１０１の遅延時間が過剰である場合（すなわち、入力信号Ｓｉｎの周期に対して可変遅延回路１０１の遅延時間が長すぎる場合）、時間差検出の分解能が粗くなり、出力保持回路１０２の保持結果Ｑ［１：ｎ］には多数の遷移ビットが含まれることになる。例えば、入力信号Ｓｉｎの周波数が“８００ＭＨｚ”、遅延素子の個数が“４１”、遅延素子１段当たりの遅延時間が“１００ｐｓ（ピコセカンド）”である場合、遅延倍率（Ｋ）は、次のようになる。
　　Ｋ＝τ×ｎ×ｆｉｎ＝１００×１０－１２×４１×８００×１０６＝３．２８
　　　　　　τ：遅延素子１段当たりの所望遅延時間［ｓｅｃ］
　　　　　　ｎ：遅延素子の個数
　　　　　　ｆｉｎ：入力信号Ｓｉｎの周波数［Ｈｚ］
　このように、可変遅延回路１０１の遅延時間は、入力信号Ｓｉｎの１周期の３倍よりも長くなるので、保持結果Ｑ［１：４１］が６個の遷移ビットを含むことが予想される。このような状況では、時間差検出の分解能は入力信号Ｓｉｎの周期の１／３程度であるので、量子化雑音が大きくなり、時間差検出の精度が劣化する。
　遅延過剰検出部２１１は、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が遅延過剰閾値（遅延時間が過剰であるかを判断するための基準値）よりも多いことを検出すると、遅延過剰検出信号Ｓ２１１を出力する。遅延量設定部２１３は、遅延過剰検出信号Ｓ２１１を受けると可変遅延回路１０１の遅延時間を減少させる。これにより、時間差検出の精度劣化を抑制することができる。
　　〔遅延不足検出〕
　一方、図１０のように、可変遅延回路１０１の遅延時間が不足している場合（すなわち、入力信号Ｓｉｎの周期に対して可変遅延回路１０１の遅延時間が短すぎる場合）、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数は少なくなる。例えば、可変遅延回路１０１の遅延時間が入力信号Ｓｉｎの周期以下である場合、遷移ビット数は、２回以下になる。このような状況では、出力保持回路１０２の保持結果Ｑ［１：ｎ］に入力信号Ｓｉｎの１周期分に相当するビット値が含まれないので、デコーダ１０３において入力信号Ｓｉｎの周期を推定することができない。そのため、時間差を検出することができなくなってしまう。
　遅延不足検出部２１２は、保持結果Ｑ［１：ｎ］に含まれる遷移ビット数が遅延不足閾値（遅延時間が不足しているかを判断するための基準値）よりも少ないことを検出すると、遅延不足検出信号Ｓ２１２を出力する。遅延量設定部２１３は、遅延不足検出信号Ｓ２１２を受けると可変遅延回路１０１の遅延時間を増加させる。これにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの１周期分よりも長くすることができ、基準信号Ｓｒｅｆと入力信号Ｓｉｎとの時間差を検出することができる。
　　〔制御エラー検出〕
　また、遅延量設定部２１３は、可変遅延回路１０１の遅延時間を増加または減少できないことを検出すると、可変遅延回路１０１の遅延時間の制御が不可能であることを示す制御エラー情報ＥＲＲ２を出力する。具体的には、遅延量設定部２１３は、可変遅延回路１０１の遅延時間が最小値に設定されている場合に遅延過剰検出信号Ｓ２１１を受けると、制御エラー情報ＥＲＲ２を出力する。同様に、遅延量設定部２１３は、可変遅延回路１０１の遅延時間が最大値に設定されている場合に遅延不足検出信号Ｓ２１２を受けると、制御エラー情報ＥＲＲ２を出力する。
　以上のように、可変遅延回路１０１の遅延時間を動的に制御することにより、可変遅延回路１０１の遅延時間を入力信号Ｓｉｎの周波数に適合した量に補正することができる。これにより、従来よりも広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制することができる。また、周辺環境の動的変化（温度変化や電圧変化など）によって可変遅延回路１０１の遅延時間が変動しても、時間デジタル変換処理を適切に実行することができる。このように、周辺環境の動的変化に対する耐性を向上させることができる。
　また、制御エラー情報ＥＲＲ２を出力することにより、可変遅延回路１０１の遅延時間の制御が不可能であることを外部（例えば、ユーザや、主制御回路など）に通知することができる。これにより、時間デジタル変換器の動作品質を確認することができ、例えば、工場出荷時に不良判別をすることができる。
　なお、出力保持回路の保持結果Ｑ［１：ｎ］における遷移ビット数を計数する際に、“０”から“１”に遷移するビット値と“１”から“０”に遷移するビット値の両方を計数しても良いし、いずれか一方のみを計数しても良い。
　また、時間デジタル変換器２０が、図８に示した構成に加えて、図１に示したセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６をさらに備えていても良い。この場合、キャリブレーション動作時においてセレクタ１０４，周波数測定回路１０５，遅延量校正回路１０６によって遅延時間の校正を実行し、通常動作時において遅延量制御回路２０１によって遅延時間の動的制御を実行すれば良い。
　　〔遅延量制御回路の変形例〕
　また、図１１のように、遅延量制御回路２０１が、出力保持回路１０２の保持結果Ｑ［１：ｎ］に含まれる遷移ビット数を計数する遷移ビット計数部２１４をさらに含んでいても良い。この遅延量制御回路２０１では、遅延過剰検出部２１１，遅延不足検出部２１２は、それぞれ、遷移ビット計数部２１４によって計数された遷移ビット数と所定値（遅延過剰閾値，遅延不足閾値）とを比較する。また、遅延量制御回路２０１が遅延過剰検出部２１１，遅延不足検出部２１２の両方を含んでいる必要はなく、いずれか一方のみを含む構成であっても良い。
　（全デジタルＰＬＬ周波数シンセサイザ）
　図１２のように、各実施形態による時間デジタル変換器は、全デジタルＰＬＬ周波数シンセサイザ（all-digital PLL frequency synthesizer）に適用可能である。図１２に示した全デジタルＰＬＬ周波数シンセサイザ３は、時間デジタル変換器１０の他に、動作クロック生成器３０と、基準位相累積器３１と、発振位相累積器３２と、位相差検出器３３と、デジタルフィルタ３４と、デジタル制御発振器３５とを備え、所望周波数の発振周波数信号ＳＦｏｓｃを生成する。
　動作クロック生成器３０は、発振周波数信号ＳＦｏｓｃの遷移（ここでは、立ち上がりエッジ）に同期して基準周波数信号ＳＦｒｅｆを取り込む。これにより、動作クロックＣＬＫが生成される。基準位相累積器３１は、発振周波数信号ＳＦｏｓｃの所望周波数に対応する制御値ＦＣＷを受ける。例えば、制御値ＦＣＷは、基準周波数に対する出力周波数の倍率（ｆｏｓｃ／ｆｒｅｆ）を示す。ここで、“ｆｒｅｆ”は、基準周波数信号ＳＦｒｅｆの周波数を示し、“ｆｏｓｃ”は、発振周波数信号ＳＦｏｓｃの周波数を示す。また、基準位相累積器３１は、動作クロックＣＬＫの遷移（ここでは、立ち上がりエッジ）が発生する毎に、制御値ＦＣＷを累積するとともに累積値を基準位相値Ｐｒｅｆとして位相差検出器３３に供給する。例えば、制御値ＦＣＷが“１０．３”を示す場合、基準位相値Ｐｒｅｆは、動作クロックＣＬＫの立ち上がりエッジが発生する毎に、“１０．３”，“２０．６”，“３０．９”，…と順番に増加していく。発振位相累積器３２は、発振周波数信号ＳＦｏｓｃの遷移回数（ここでは、立ち上がりエッジの発生回数）を累積する。また、発振位相累積器３２は、動作クロックＣＬＫの遷移が発生する毎に、累積値を発振位相値Ｐｏｓｃとして位相差検出器３３に供給する。発振位相累積器３２は、例えば、発振周波数信号ＳＦｏｓｃの遷移に同期してカウント値をインクリメントするカウンタや、動作クロックＣＬＫの遷移が発生する毎にカウンタのカウント値を出力するレジスタなどによって構成される。
　時間デジタル変換器１０は、基準周波数信号ＳＦｒｅｆ，発振周波数信号ＳＦｏｓｃをそれぞれ基準信号Ｓｒｅｆ，入力信号Ｓｉｎ（図１参照）として受け、基準周波数信号ＳＦｒｅｆと発振周波数信号ＳＦｏｓｃとの時間差をデジタル値ＤＡＴＡに変換する。また、時間デジタル変換器１０（詳しくは、デコーダ１０３（図１参照））は、動作クロックＣＬＫの遷移が発生する毎にデジタル値ＤＡＴＡを位相差検出器３３に供給する。
　位相差検出器３３は、基準位相値Ｐｒｅｆと発振位相値Ｐｏｓｃとの差および基準位相値Ｐｒｅｆとデジタル値ＤＡＴＡとの差に基づいて、基準周波数信号ＳＦｒｅｆと発振周波数信号ＳＦｏｓｃとの位相差に対応する位相差値Ｐｄを設定する。例えば、位相差検出器３３は、基準位相値Ｐｒｅｆの整数部から発振位相値Ｐｏｓｃを減算して整数差分値を算出するとともに、基準位相値Ｐｒｅｆの小数部からデジタル値ＤＡＴＡを減算して小数差分値を算出し、整数差分値と小数差分値との合計を位相差値Ｐｄとして出力する。デジタルフィルタ３４は、動作クロックＣＬＫの遷移に同期して動作し、位相差検出器３３によって設定された位相差値Ｐｄからノイズ成分（高域位相雑音）を除去する。デジタル制御発振器３５は、デジタルフィルタ３４を介して供給された位相差値Ｐｄに応じて、発振周波数信号Ｄｏｓｃの周波数を設定する。デジタル制御発振器３５は、位相差値Ｐｄが大きい程、発振周波数信号ＳＦｏｓｃの周波数を高くする。
　基準位相値Ｐｒｅｆと発振位相値Ｐｏｓｃとの比較では、発振周波数信号ＳＦｏｓｃの周期に相当する分解能でしか位相差を検出できない。一方、時間デジタル変換器１０では、発振周波数信号ＳＦｏｓｃの周期よりも細かい分解能（すなわち、遅延素子ＤＤＤの遅延時間（τ）に相当する分解能）で位相差を検出することができる。これにより、位相差検出の精度を向上させることができ、結果として位相雑音を低減することができる。さらに、可変遅延回路１０１の遅延時間を所望量（周波数信号ＳＦｏｓｃの周波数に適合した量）に調整できるので、発振周波数信号ＳＦｏｓｃの周波数可変範囲を広くすることができるとともに位相雑音をさらに低減することができる。
　なお、全デジタルＰＬＬ周波数シンセサイザ３が、他の構成要素（例えば、発振周波数信号ＳＦｏｓｃを分周する分周器や、発振周波数信号ＳＦｏｓｃをデジタル信号に変換するための２値変換器など）を備えていても良い。また、図１に示した時間デジタル変換器１０を全デジタルＰＬＬ周波数シンセサイザ３に適用する場合、発振周波数信号ＳＦｏｓｃの生成を開始する前に、時間デジタル変換器１０によるキャリブレーション動作を実行することが好ましい。
　（送受信装置、受信装置）
　また、図１３のように、図１２に示した全デジタルＰＬＬ周波数シンセサイザは、携帯電話端末のような無線送受信装置や、電灯線通信（ＰＬＣ）などに使用される有線送受信装置に適用可能である。図１３に示した送受信装置４は、全デジタルＰＬＬ周波数シンセサイザ３の他に、送信処理回路４１と、送信周波数変換回路４２と、ＲＦ入出力回路４３と、受信周波数変換回路４４と、受信処理回路４５とを備える。送信処理回路４１は、送信信号を供給する。送信周波数変換回路４２は、全デジタルＰＬＬ周波数シンセサイザ３からの発振周波数信号ＳＦｏｓｃを用いて、送信処理回路４１からの送信信号の周波数を変換する。ＲＦ入出力回路４３は、送信周波数変換回路４２によって周波数変換された送信信号をアンテナや伝送線路に出力する。また、ＲＦ入出力回路４３は、アンテナや伝送線路から受信信号を入力する。受信周波数変換回路４４は、全デジタルＰＬＬ周波数シンセサイザ３からの発振周波数信号ＳＦｏｓｃを用いて、ＲＦ入出力回路４３からの受信信号の周波数を変換する。受信処理回路４５は、受信周波数変換回路４４によって周波数変換された受信信号を処理する。この送受信装置４では、全デジタルＰＬＬ周波数シンセサイザ３によって広範囲の周波数を精度良く生成することができるので、従来よりも対応可能な周波数範囲を拡大することができる。また、図１２に示した全デジタルＰＬＬ周波数シンセサイザは、テレビ，ラジオ，ＧＰＳなどに使用されるチューナのような無線受信装置や、ケーブルテレビ受信機などの有線受信装置などにも適用可能である。
　（その他の実施形態）
　以上の説明において、時間デジタル変換器や全デジタルＰＬＬ周波数シンセサイザなどが立ち上がりエッジを基準にして動作する例について説明したが、立ち下がりエッジを基準として動作しても良い。例えば、周波数測定回路１０５が、遅延信号Ｄ（ｎ）の立ち下がりエッジの発生回数を計数しても良い。
　また、デコーダ１０３，周波数測定回路１０５，遅延量校正回路１０６，遅延量制御回路２０１の各々は、ハードウェア（専用回路）によって構成されても良いし、ＣＰＵやＤＳＰによって実行されるソフトウェア（プログラム）によって実現されても良い。
　また、各実施形態による時間デジタル変換器は、全デジタルＰＬＬ周波数シンセサイザの他に、２信号間の時間差を高精細に検出することが要求される装置にとって非常に有用である。例えば、複数のパス間で遅延時間が異なる場合、この時間デジタル変換器を用いて各パスにおける遅延時間を計測することにより、パス間における遅延時間差を小さくするように制御することができる。
　以上のように、この発明による時間デジタル変換器は、広範囲の周波数に対応できるとともに時間差検出の精度劣化を抑制することができるので、送受信装置や受信装置に搭載される全デジタルＰＬＬ周波数シンセサイザなどに有用である。

Claims (16)

  1. 　基準信号と入力信号との時間差をデジタル値に変換する装置であって、
    　自己に供給された信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、
    　前記基準信号の遷移に同期して前記複数の遅延信号を取り込み、前記基準信号と前記可変遅延回路に供給された信号との時間差に対応するビット列として保持する出力保持回路と、
    　通常モードにおいて前記入力信号を前記可変遅延回路に供給する一方、キャリブレーションモードにおいて前記可変遅延回路がリング発振状態になるように、前記複数の遅延信号のいずれか１つを前記可変遅延回路に供給するセレクタと、
    　所定の周波数測定期間内において前記複数の遅延信号のいずれか１つの遷移回数を計数する周波数測定回路と、
    　前記キャリブレーションモードにおいて、前記周波数測定回路によって計数された遷移回数が前記入力信号の周波数に対応する目標値に近づくように、前記可変遅延回路の遅延時間を調整する遅延量校正回路とを備える
    ことを特徴とする時間デジタル変換器。
  2. 　請求項１において、
    　前記周波数測定回路は、
    　　前記基準信号の遷移回数を計数する期間カウンタと、
    　　前記期間カウンタによる計数の開始とともに前記複数の遅延信号のいずれか１つの遷移回数の計数を開始し、前記期間カウンタのカウント値が前記周波数測定期間を設定するための期間設定値に到達すると計数結果を出力する周波数カウンタとを含む
    ことを特徴とする時間デジタル変換器。
  3. 　請求項２において、
    　前記可変遅延回路は、縦続接続された複数の可変遅延素子を含み、
    　前記セレクタは、前記通常モードにおいて前記入力信号を前記初段の可変遅延素子に供給し、前記キャリブレーションモードにおいて発振ループが形成されるように、前記複数の可変遅延素子のいずれか１つの出力を初段の可変遅延素子に供給する
    ことを特徴とする時間デジタル変換器。
  4. 　請求項３において、
    　前記可変遅延素子の各々は、インバータであり、
    　前記セレクタは、前記キャリブレーションモードにおいて奇数段目の前記インバータの出力を初段の前記インバータに供給する
    ことを特徴とする時間デジタル変換器。
  5. 　請求項３において、
    　前記可変遅延素子の各々は、バッファであり、
    　前記可変遅延回路は、前記複数のバッファのうちいずれか１つの出力を反転するインバータをさらに含み、
    　前記セレクタは、前記キャリブレーションモードにおいて前記インバータの出力を初段の前記バッファに供給する
    ことを特徴とする時間デジタル変換器。
  6. 　請求項３において、
    　前記可変遅延素子のバイアス電流が増減されることにより、前記可変遅延素子の遅延時間が変化する
    ことを特徴とする時間デジタル変換器。
  7. 　請求項３において、
    　前記可変遅延素子の負荷容量が増減されることにより、前記可変遅延素子の遅延時間が変化する
    ことを特徴とする時間デジタル変換器。
  8. 　請求項１において、
    　前記遅延量校正回路は、前記可変遅延回路の遅延時間を増加または減少できないことを検出すると、キャリブレーションエラー情報を出力する
    ことを特徴とする時間デジタル変換器。
  9. 　請求項１～８のいずれか１項において、
    　前記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、前記可変遅延回路の遅延時間を制御する遅延量制御回路をさらに備える
    ことを特徴とする時間デジタル変換器。
  10. 　請求項９において、
    　前記遅延量制御回路は、前記出力保持回路の保持結果に含まれる遷移ビット数が遅延過剰閾値よりも多いことを検出すると、前記可変遅延回路の遅延時間を減少させる
    ことを特徴とする時間デジタル変換器。
  11. 　請求項９において、
    　前記遅延量制御回路は、前記出力保持回路の保持結果に含まれる遷移ビット数が遅延不足閾値よりも少ないことを検出すると、前記可変遅延回路の遅延時間を増加させる
    ことを特徴とする時間デジタル変換器。
  12. 　請求項９において、
    　前記遅延量制御回路は、前記可変遅延回路の遅延時間を増加または減少できないことを検出すると、制御エラー情報を出力する
    ことを特徴とする時間デジタル変換器。
  13. 　基準信号と入力信号との時間差をデジタル値に変換する装置であって、
    　前記入力信号を順次遅延させることにより、それぞれ位相が異なる複数の遅延信号を生成する可変遅延回路と、
    　前記基準信号の遷移に同期して前記複数の遅延信号を取り込み、前記基準信号と前記入力信号との時間差に対応するビット列として保持する出力保持回路と、
    　前記出力保持回路の保持結果に含まれる遷移ビット数が許容範囲内に収まるように、前記可変遅延回路の遅延時間を制御する遅延量制御回路とを備える
    ことを特徴とする時間デジタル変換器。
  14. 　所望周波数の発振周波数信号を生成する装置であって、
    　前記所望周波数に対応する基準位相値を出力する基準位相累積器と、
    　前記発振周波数信号の遷移回数を計数し、その計数値を発振位相値として出力する発振位相累積器と、
    　基準周波数信号，前記発振周波数信号をそれぞれ前記基準信号，前記入力信号として受け、前記基準周波数信号と前記発振周波数信号との時間差に対応するデジタル値を出力する請求項１または１３に記載の時間デジタル変換器と、
    　前記基準位相累積器からの基準位相値と前記発振位相累積器からの発振位相値との差および前記基準位相値と前記時間デジタル変換器からのデジタル値との差に基づいて、位相差値を設定する位相差検出器と、
    　前記位相差値に応じて前記発振周波数信号の周波数を設定するデジタル制御発振器とを備える
    ことを特徴とするデジタルＰＬＬ周波数シンセサイザ。
  15. 　請求項１４に記載のデジタルＰＬＬ周波数シンセサイザと、
    　送信信号を出力する送信処理回路と、
    　前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記送信処理回路からの送信信号の周波数を変換する送信周波数変換回路と、
    　前記送信周波数変換回路によって周波数変換された送信信号を出力する一方、外部から受信信号を入力する入出力回路と、
    　前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記入出力回路によって入力された受信信号の周波数を変換する受信周波数変換回路と、
    　前記受信周波数変換回路によって周波数変換された受信信号を処理する受信処理回路とを備える
    ことを特徴とする送受信装置。
  16. 　請求項１４に記載のデジタルＰＬＬ周波数シンセサイザと、
    　外部から受信信号を入力する入力回路と、
    　前記デジタルＰＬＬ周波数シンセサイザからの発振周波数信号に基づいて前記入力回路によって入力された受信信号の周波数を変換する受信周波数変換回路と、
    　前記受信周波数変換回路によって周波数変換された受信信号を処理する受信処理回路とを備える
    ことを特徴とする受信装置。
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