JP4271244B2

JP4271244B2 - アナログ・デジタル（ａｄ）変換器及びアナログ・デジタル変換方法

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Publication number: JP4271244B2
Application number: JP2007078969A
Authority: JP
Inventors: 一也清水; 春夫小林; 耕一郎益子
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2007-03-26
Filing date: 2007-03-26
Publication date: 2009-06-03
Anticipated expiration: 2027-03-26
Also published as: JP2008244576A; US7688242B2; US20080238752A1

Description

本発明は、アナログ・デジタル（ＡＤ:Analog-to-Digital）変換器及びアナログ・デジタル変換方法に関し、特にサンプリングクロックのジッタによる影響を補正する技術に関する。

近年ＡＤ変換器の性能は著しく向上しているが、高周波入力信号をＡＤ変換する場合、サンプリングクロックのジッタが振幅の誤差となる精度劣化の問題が大きくなっている。入力信号のスルーレートが大きい高周波信号や大振幅信号においてサンプリングクロックのジッタの影響は大きくなり、ＡＤ変換器のＳＮＲ(Signal to Noise Ratio)が劣化する。このような問題を生じないようにするには、サンプリングクロックのジッタを小さくする必要があるが、そのようなサンプリングクロックを供給するのは難しく、特にＳｏＣ(System-on-Chip)上でジッタの少ないサンプリングクロックを供給するのは難しいという問題がある。

ＡＤ変換されるアナログ信号がサンプリングクロックの立ち上がりでサンプリングされるとすると（立下りでサンプリングする場合もある）、サンプリングクロックのジッタは、サンプリングクロックの立ち上がりタイミングの基準タイミングからの揺らぎである。非特許文献１などに記載されるように、この揺らぎには、基準（理想）タイミングとの時間差ジッタや、各周期の長さのジッタがある。ここでは「実際のクロックの各立ち上がりタイミングの基準タイミングからの時間差」をジッタとする。

図１は、サンプリングクロックのジッタによる誤差を説明する図である。図示のように、ジッタの無い理想サンプリングクロックでサンプリングする場合には、入力信号Ａｉｎの丸で示す振幅値をサンプリングするが、実際のサンプリングクロックにはジッタがあるので、バツ印で示す振幅値をサンプリングすることになり、サンプリングした振幅値に誤差を生じ、ＡＤ変換の出力に誤差を生じる。

ここで、ジッタの影響を検討するため、図２の（Ａ）に示すような、入力信号Ａｉｎの電圧値Ｖが振幅Ａの正弦波形で変化するとする。電圧信号Ｖは図２の（Ｂ）に示すように、次の式で表される。

Ｖ＝Ａｓｉｎ（２πｆ_inｔ）
電圧信号Ｖの変化率は、Ｖの時間微分であるから、図２の（Ｃ）に示すように、次の式で表される。

ｄＶ／ｄｔ＝２πｆ_inＡｃｏｓ（２πｆ_inｔ）
変化率ｄＶ／ｄｔがもっとも大きくなる、すなわちジッタの影響がもっとも大きくなるのはｃｏｓ（２πｆ_inｔ）＝１の時である。以下、影響がもっとも大きくなる場合について検討するので、この時にはｄＶ／ｄｔ＝２πｆ_inＡである。

ＡＤ変換器は、図２の（Ｄ）に示すように、サンプル／ホールド（Ｓ／Ｈ:Sample and Hold）回路１にアナログ入力信号Ａｉｎが入力され、クロックＣＬＫに応じてサンプリングされ、保持された電圧をアナログ・デジタル変換（ＡＤＣ）部２でデジタル出力信号Ｄｏｕｔに変換するように構成されるとする。

サンプリングクロックにジッタδ_tがある場合、サンプリング値に生じる振幅誤差ｄＶは、図２の（Ｅ）に示すように、最大で、傾きｄＶ／ｄｔにδ_tを乗じた値であり、次の式で表される。

ｄＶ＝２πｆ_inＡδ_t
これから、ＡＤ変換器のＳＮＲ(Signal to Noise Ratio)は、図２の（Ｆ）に示すように表される。

ＳＮＲ_jitter＝−２０ｌｏｇ（２πｆ_inＡδ_t）
図３は、上記の式に基づいて、ジッタの大きさに対するＳＮＲの変化を、異なる入力アナログ信号Ａｉｎの周波数ｆ_inについて示した図である。図から、ジッタによる誤差は、ジッタが大きいほど、振幅Ａが大きいほど、周波数ｆ_inが大きいほど大きくなることが分かる。

K.Nose, M,Kajita, M.Mizuno, "A 1 ps-Resolution Jitter-Measurement Macro Using Interpolated Jitter Oversampling", IEEE JSSC, vol.41, no.12, pp.2112-2121 (Dec. 2006) J.Rivoir, "Fully-Digital Time-to-Digital Converter for ATE with Autonomous Calibration", IEEE International Test Conference, santa Clara, (Octo. 2006) J.Rivoir, "Statistical Linearity Calibration of Time-to-Digital Converters Using a Free-Running Ring Oscillator ", 15th Asian Test Symposium, pp.45-50 (2006) 特開平９−６４１９７号公報

近年、プロセス技術の微細化、アーキテクチャ・回路構成の工夫により、ＡＤ変換器の動作周波数の高周波数化が図られて上記の振幅Ａ及び周波数ｆ_inが増大しており、サンプリング周波数のジッタによるＡＤ変換器の精度低下が問題になっている。

本発明は、高速で動作するＡＤ変換器の精度を実質的に向上することを目的とする。

上記目的を実現するため、本発明のＡＤ変換器及びＡＤ変換方法は、アナログ信号をサンプリングするサンプリングクロックのジッタを測定し、測定したジッタに基づいて、ＡＤ変換出力であるデジタル信号を補正することを特徴とする。

すなわち、本発明のＡＤ変換器は、サンプリングクロックに応じてアナログ信号をサンプリングしてデジタル信号に変換するアナログ・デジタル（ＡＤ）変換部と、前記サンプリングクロックのジッタを測定するジッタ測定回路と、前記ジッタ測定回路で測定したジッタに基づいて、前記ＡＤ変換部の出力する前記デジタル信号を補正する補正回路と、を備えることを特徴とする。

本発明によれば、たとえサンプリングクロックにジッタがあっても、測定したジッタに基づいてデジタル出力信号を補正するので、ジッタによる誤差を除去して実質的に精度を向上することができる。

従来のＡＤ変換システムでは、サンプリングクロックのジッタを測定して、測定したジッタに基づいてデジタル出力信号の誤差補正をすることは行われていなかった。その理由は、「サンプリングクロックのジッタを測定するためにはジッタのない基準クロックが必要であり、ジッタのない基準クロックがあるのであればそれをＡＤ変換のサンプリングクロックにすればよい」という矛盾があるためであると考えられる。このような矛盾を解決するため、本発明は以下に説明する２つの態様でサンプリングクロックのジッタを測定する。

第１の態様は、基準となる高周波のクロックを発生するクロック源と、クロック源の発生したクロックを分周してサンプリングクロックを発生するサンプリングクロック発生回路と、を設け、ジッタ測定回路は、クロックを基準としてクロックに対するサンプリングクロックのジッタを測定する。

第１の態様によれば、高周波信号になるほどジッタが小さくなるので、それを基準クロックとして使用し、それより低周波のサンプリングクロックのジッタをタイムデジタイザで測定する。

本発明のＡＤ変換器をＳｏＣで実現する場合であれば、クロック源はチップに設けられたＰＬＬ(Phase locked Loop)やＤＬＬ(Delay Locked Loop)などであり、外部から供給されるクロックから逓倍周波数信号を発生する。

第２の態様によれば、ジッタ測定回路を、サンプリングクロックを略１周期分遅延した遅延サンプリングクロックを基準として、遅延サンプリングクロックに対するサンプリングクロックのジッタを測定する。

第２の態様によれば、サンプリングクロックの各周期を毎回デジタル的に測定する。すなわち、サンプリングクロックの１つ前の立ち上がりタイミングから現時点の立ち上がりタイミングをタイムデジタイザ回路で測定する。サンプリングクロックの１つ前の立ち上がりタイミングが基準クロックとなる。

非特許文献１から３に記載されるように、タイムデジタイザの時間分解能は近年１０ｐｓ−１ｐｓ程度にまで向上しており、本発明のＡＤ変換器のジッタ測定回路にこれらの技術を適用することが可能である。

ジッタ補正回路は、例えば、ＡＤ変換出力の時間軸を測定したジッタの分だけ移動して補正サンプリング点を算出し、隣接する複数の補正サンプリング点に適合したスプライン曲線などの補正曲線を算出し、算出した補正曲線における理想サンプリング点における値を補正値とする。ジッタ補正回路は、例えば、ＤＳＰ(Digital Signal Processor)で実現される。

デジタル補間アルゴリズムは、各種提案されており、そのような技術は本発明のＡＤ変換器のジッタ補正回路に適用することができる。

本発明によれば、たとえサンプリングクロックにジッタがあっても、ジッタによる誤差を除去して実質的に精度を向上することができるので、サンプリングクロックを発生する回路を簡略化しても高精度で高速のＡＤ変換器が実現できる。

図４は、本発明の第１の実施形態のアナログ・デジタル（ＡＤ）変換器の基本構成を示す図である。このＡＤ変換器は、例えばＳｏＣの一部として１個のチップ上に搭載される。

図４に示すように、第１の実施形態のＡＤ変換器は、チップ外から供給されるクロックＣＬＫｉｎが入力され、逓倍周波数の原クロックＣＫを発生するクロック源１１と、原クロックＣＫを分周してサンプリングクロックＳＣを発生するサンプリングクロック発生回路１２と、アナログ入力信号Ａｉｎが入力され、サンプリングクロックＳＣの立ち上がりタイミングでアナログ入力信号Ａｉｎをサンプリングして保持するサンプル・ホールド（Ｓ／Ｈ）回路１３と、Ｓ／Ｈ回路１３の保持しているアナログ信号をデジタル信号に変換してデジタル出力信号Ｄｏｕｔを出力するＡＤ変換部（ＡＤＣ）１４と、サンプリングクロックＳＣの原クロックＣＫに対するジッタを測定するジッタ測定回路１５と、ジッタ測定回路１５の測定したジッタに基づいてＡＤＣ１４の出力するデジタル出力信号Ｄｏｕｔを補正して補正デジタル出力信号ＨＤｏｕｔを生成する補正回路１６と、を有する。補正回路１６は、例えば、ＤＳＰで実現される。

図５は、第１の実施形態の原理を説明する図である。

クロック発生回路により発生されるクロックは、高周波の場合、図５の（Ａ）に示すように、チップ内では正弦波に近い波形となり、高周波になるほどスルーレートが高くなるので、ジッタが小さくなることが知られている。高周波信号のジッタの標準偏差はその周波数の平方根に反比例する。これは、熱雑音の影響によるタイミングのずれ（クロックが回路の「０」と「１」の論理レベルの閾値を横切るタイミングのずれ）が小さくなる、アラン分散の考え方で説明されている。

従って、図５の（Ａ）に示すように、原クロックＣＫは高周波のジッタの少ない信号であり、サンプリングクロックＳＣは、原クロックＣＫに比べて低周波であり、相対的にジッタが大きくなる。従って、クロック源１１は、スルーレートの大きい高周波で大振幅の原クロックＣＫを発生する回路であり、発生する原クロックＣＫのジッタは小さい。一方、Ｓ／Ｈ回路１３は、スルーレートの大きい高周波信号であるアナログ入力信号Ａｉｎのサンプリングを行う回路であるので、ジッタによる誤差が大きくなる。

上記のように、原クロックＣＫ及びサンプリングクロックＳＣは高周波信号であり、波形は正弦波となるが、以下図５の（Ｂ）に示すように矩形波で表すものとする。

図６は、第１の実施形態のＡＤ変換器のより詳細な構成を示す図である。図６において、クロック源１１はＰＬＬ回路２０に、サンプリングクロック発生回路１２は分周器（Ｄｉｖ）２６に、ジッタ測定回路１５は時間デジタル変換回路(TDC:Time-to-digital Converter)に対応する。また、Ｓ／Ｈ回路１３とＡＤＣ１４を合わせた部分を、ここではアナログ・デジタル（ＡＤ）変換部１７と称する。

ＰＬＬ回路２０は、位相周波数検出器（ＰＦＤ）２１と、チャージポンプ回路（ＣＰ）２２と、ローパスフィルタ（ＬＰＦ）２３と、電圧制御発振器（ＶＣＯ）２４と、分周器（Ｄｉｖ）２５と、を有し、外部から供給されるクロック信号ＣＬＫｉｎの逓倍周波数の原クロックＣＫを発生する。ＶＣＯ２４は、複数（偶数）個のインバータとＥＸＯＲゲートをリング状に接続したもので、ＥＸＯＲゲートの一方の入力Ｓを「高」レベルにすると、奇数個のインバータがリング状に接続されたのと等価な状態となり、発振して原クロックを発生する。原クロックの周期は、インバータＥＸＯＲゲートの合計遅延時間である。ＥＸＯＲゲートの一方の入力Ｓを「低」レベルにすると発振を停止する。

ＶＣＯ２４のインバータは、図７の（Ａ）に示すように、入力信号Ｉｎを反転して出力信号Ｏｕｔとして出力し、バイアスＶｂｉａｓを変化させることにより遅延時間が変化する可変遅延インバータである。図７の（Ｂ）から（Ｄ）は、図７の（Ａ）の可変遅延インバータを実現する構成例を示す。

図７の（Ｂ）は、インバータを構成するＰチャンネルトランジスタと高電位電源Ｖｄｄとの間にゲート電圧Ｖｂｉａｓｐが印加されるＰチャンネルトランジスタを接続し、インバータを構成するＮチャンネルトランジスタと低電位電源Ｖｓｓとの間にゲート電圧Ｖｂｉａｓｎが印加されるＮチャンネルトランジスタを接続した回路で、ＶｂｉａｓｐとＶｂｉａｓｎを変化させることによりインバータの遅延時間が変化する。

図７の（Ｃ）は、インバータの出力にゲート電圧Ｖｂｉａｓが印加されるトランジスタと容量（寄生容量でよい）とを接続した回路で、トランジスタは抵抗として動作し、Ｖｂｉａｓを変えることにより抵抗値が変化してインバータの遅延時間が変化する。

図７の（Ｄ）は、インバータの出力にゲート電圧Ｖｂｉａｓが印加されるトランジスタを接続した回路で、トランジスタは容量として動作し、Ｖｂｉａｓを変えることにより容量値が変化してインバータの遅延時間が変化する。

なお、ＶＣＯ２４は８ＧＨｚの周波数で発振しており、原クロックＣＫは８ＧＨｚの周波数を有するとする。

以上説明したＰＬＬ回路については広く知られているで、詳しい説明は省略する。

Ｄｉｖ２６は、原クロックＣＫを１／３２分周して、２５０ＭＨｚのサンプリングクロックＳＣを生成する。

図８は、ＴＤＣ２７の構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。

図８の（Ａ）に示すように、ＴＤＣ２７は、原クロックＣＫを所定の遅延時間τ１ずつ順次遅延する複数のノンインバータバッファ３１を直列に接続した遅延回路列と、この遅延回路列で順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、サンプリングクロックＳＣをクロック入力とする複数のフリップ・フロップ３２と、複数のフリップ・フロップ３２の出力Ｑ１、Ｑ２、Ｑ３、…から原クロックＣＫに対するサンプリングクロックのジッタを算出するエンコーダ回路３３と、を有する。

ノンインバータバッファ３１は、例えばインバータを２段接続して実現するか、特許文献１に記載されたような回路で実現する。接続するノンインバータバッファ３１の個数は、予想されるサンプリングクロックＳＣのジッタの大きさをノンインバータバッファ３１の遅延量で除した個数に所定の余裕を加えた個数以上必要である。

図８の（Ｂ）に示すように、各ノンインバータバッファ３１が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…は、所定の遅延量ずつ遅延している。サンプリングクロックＳＣが立ち上がる時、ある遅延クロックより前の遅延クロックＣＫ１、ＣＫ２は「高（Ｈ）」状態であり、フリップ・フロップ３２の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後の遅延クロックＣＫ３、…は「低（Ｌ）」状態であり、フリップ・フロップ３２の出力Ｑ３、…は「Ｌ」であり、フリップ・フロップ３２の出力が変化する位置をエンコーダ回路３３で検出することにより、原クロックＣＫに対するサンプリングクロックＳＣが立ち上がるタイミングを検出できる。サンプリングクロックＳＣの立ち上がりにジッタがあると、フリップ・フロップ３２の出力が変化する位置が異なり、エンコーダ回路３３の出力が変化することになる。

図８のＴＤＣ２７の構成では、サンプリングクロックＳＣのジッタの検出分解能は、ノンインバータバッファ３１の遅延量である。

図９は、分解能を高くしたＴＤＣ２７の変形例の構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。

図９の（Ａ）に示すように、変形例のＴＤＣ２７は、原クロックＣＫを第１の所定遅延時間τ１ずつ順次遅延する複数のノンインバータバッファ３４を直列に接続した第１の遅延回路列と、サンプリングクロックＳＣを第２の所定遅延時間τ２ずつ順次遅延する複数のノンインバータバッファ３５を直列に接続した第２の遅延回路列と、第１の遅延回路列で順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、第２の遅延回路列で順次遅延された各遅延サンプリングクロックＳＣ１、ＳＣ２、ＳＣ３、…をクロック入力とする複数のフリップ・フロップ３６と、複数のフリップ・フロップ３６の出力Ｑ１、Ｑ２、Ｑ３、…からクロックＣＫに対するサンプリングクロックのジッタを算出するエンコーダ回路３７と、を有する。第１の所定遅延時間τ１は、第２の所定遅延時間τ２より大きい（τ１＞τ２）。接続するノンインバータバッファ３４及び３５の個数は、予想されるサンプリングクロックＳＣのジッタの大きさをノンインバータバッファ３４と３５の遅延量の差で除した個数に所定の余裕を加えた個数以上必要である。

図９の（Ｂ）に示すように、各ノンインバータバッファ３４が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…はτ１ずつ遅延しており、各ノンインバータバッファ３５が出力する遅延サンプリングクロックＳＣ１、ＳＣ２、ＳＣ３、…はτ２ずつ遅延している。上記のように、τ１＞τ２であるから、ＣＫ１はＳＣ１より先に立ち上がっていても、ＣＫが立ち上がるタイミングとＳＣが立ち上がるタイミングの差は徐々に小さくなり、やがてＳＣ３がＣＫ３より先に立ち上がるように変化する。それに応じてフリップ・フロップ３６の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後のフリップ・フロップ３６の出力Ｑ３、…は「Ｌ」になる。フリップ・フロップ３２の出力が変化する位置をエンコーダ回路３７で検出することにより、遅延サンプリングクロックＳＣが遅延クロックＣＫより先に立ち上がるように変化するタイミングを検出できる。図９のＴＤＣ２７の構成では、サンプリングクロックＳＣのジッタの検出分解能は、ノンインバータバッファ３５とノンインバータバッファ３５の遅延量の差である。したがって、ノンインバータバッファ３５とノンインバータバッファ３５の遅延量を適宜選択することにより、高分解能のジッタ測定が可能である。

図９のＴＤＣ２７では、原クロックＣＫを遅延するために複数のノンインバータバッファ３４を直列に接続した第１の遅延回路列を設けたが、図６に示すようにＶＣＯ２４も原クロックＣＫの遅延回路列を有するので、これらを統合して回路規模を小さくすることが可能である。

図１０は、ＶＣＯ２４の遅延回路列とＴＤＣ２７の第１の遅延回路列を共通化して回路規模を縮小したＡＤ変換器の変形例の構成を示す図である。

図６のＶＣＯ２４は、偶数個のインバータと１個のＥＸＯＲゲートをリング状に接続している。２個のインバータによる１個のノンインバータバッファが構成できるので、ＶＣＯ２４のインバータで、図９のＴＤＣ２７の第１の遅延回路列のノンインバータバッファ３４を構成している。

以上説明したように、ＴＤＣ２７はノンインバータバッファを直列に接続した遅延回路列を有し、ノンインバータバッファの遅延量がサンプリングクロックＳＣのジッタの検出分解能に関係する。ノンインバータバッファの遅延量を精密に設定する必要がある場合には、例えば、図７に示したような可変遅延量のインバータを２段接続したノンインバータバッファを使用し、遅延回路列の入力と出力に切換スイッチを設けて、この遅延回路列で図６に示したようなＰＬＬ回路を構成し、それが発生するクロックの周期を測定して遅延回路列を構成するノンインバータバッファの遅延量を精密に設定する。また、遅延回路列を構成する各ノンインバータバッファの遅延量にバラツキがあり、それによる誤差も考慮するのであれば、異なる周期で発振させた時のずれを統計的に処理して算出する。

次に、補正回路１６における処理について図１１を参照して説明する。補正回路１６は、例えばＤＳＰで構成され、ＡＤＣ１４からのデジタルデータＤｏｕｔを、ＴＤＣ２７からの測定したジッタデータＤjitterに基づいて補正する。

ＡＤＣ１４でデジタル信号に変換した信号のサンプリングのタイミングは、ジッタのために図１１の（Ａ）に示すように等間隔ではない。そこで、補正回路１６では、図１１の（Ａ）の複数の等間隔でないサンプル点Ｐ１、…、Ｐ８…から隣接する所定個数のサンプル点を選択して、それらに適合した補正曲線を、例えばスプライン補間法で算出する。そして、図１１の（Ｂ）に示すように、その補正曲線で等間隔のサンプリング点における振幅を求めて、それを補正デジタル出力信号ＨＤｏｕｔとして出力する。補正曲線を算出する方法は、スプライン補間法に限定されず、どのような補間法であってもよい。

ここで、ｎビットのデジタル出力信号を得るのに必要なサンプリングクロックのジッタ量について検討する。アナログ入力信号Ａｉｎが図２で説明したような正弦波信号であるとし、ＡＤＣ１４の分解能がｎビットとすると、（１／２）ＬＳＢ＝Ａ／２ⁿ⁺¹となる。このとき、電圧誤差が（１／２）ＬＳＢとなるジッタの値を求める。入力周波数はナイキスト周波数までとし（ｆin≦ｆs／２）、入力信号の傾きの最大値は図２で説明したように２πｆinＡであり、ジッタの値をδｔとすると、電圧誤差は２πｆinＡδｔであり、これが（１／２）ＬＳＢ以下であればよい。従って、ジッタ値δｔは以下のようになる。

δｔ＜Ａ／（２ⁿ⁺¹２πｆinＡ）＝１／（２ⁿ⁺¹２πｆin）
ここで、ＡＤ変換器のデジタル出力が１０ビットで、２５０Ｍサンプリング／ｓの場合を考える。ｆin＝１２５ＭＨｚとして、上記の式から
δｔ＜０．６２２ｐｓ
となる。２５０ＭＨｚのサンプリングクロックにおいて、ジッタをこの値に抑制するのは現実的には非常に困難である。

しかし、図６の構成で、ＶＣＯの発振周波数を８ＧＨｚ、分周器（Ｄｉｖ）２６の分周比を１／３２とすると、Ｓ／Ｈ１３及びＡＤＣ１４のサンプリングクロックＳＣの周波数は２５０ＭＨｚとなる。入力周波数はナイキスト周波数までの１２５ＭＨｚとしている。ＶＣＯ２４の発振周波数を８ＧＨｚとしているので、原クロックＣＲの周期は１２５ｐｓになる。第１の実施形態では補正回路１６でデジタル信号処理により誤差補正を行っており、図８のＴＤＣ２７を使用するのであれば、原クロックのジッタ値を０．６２ｐｓ以内に抑制すればよいことになる。ジッタの標準偏差σtは近似的に次の関係にある。

σt∝１／ｆ^1/2
これより、σVCO／σsampling＝１／３２^1/2＝０．１７７
となる。この関係を用いると、等価的に２５０ＭＨｚの場合のサンプリングクロックのジッタは、０．６２ｐｓ／０．１７７＝３．５ｐｓ程度となり、ジッタに対する要求を緩和することができる。

図１２は、本発明の第２の実施形態のアナログ・デジタル（ＡＤ）変換器の基本構成を示す図である。このＡＤ変換器も、例えばＳｏＣの一部として１個のチップ上に搭載される。

図１２に示すように、第２の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器と類似の構成を有し、第１の実施形態ではジッタ測定回路１５がサンプリングクロックＳＣの原クロックＣＫに対するジッタを測定したのに対して、第２の実施形態ではジッタ測定回路４０がサンプリングクロックＳＣの立ち上がりタイミングを前の立ち上がりタイミングに対して測定する点が異なる。

図１３は、第２の実施形態のジッタ測定回路４０の構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。

図１３の（Ａ）に示すように、ジッタ測定回路４０は、サンプリングクロックＳＣを第１の所定遅延時間τ１ずつ順次遅延する複数のノンインバータバッファ４１を直列に接続した第１の遅延回路列と、サンプリングクロックＳＣを第２の所定遅延時間τ２ずつ順次遅延する複数のノンインバータバッファ４２を直列に接続した第２の遅延回路列と、第１の遅延回路列で順次遅延された遅延サンプリングクロックＳＣ１１、ＳＣ１２、ＳＣ１３、…をデータ入力とし、第２の遅延回路列で順次遅延された遅延サンプリングクロックＳＣ２１、ＳＣ２２、ＳＣ２３、…をクロック入力とする複数のフリップ・フロップ４３と、複数のフリップ・フロップ４３の出力からサンプリングクロックのジッタを算出するエンコーダ回路４４と、を有する。ここでも、τ１＞τ２である。

第１の遅延回路列は、第２の遅延回路列より多数のノンインバータバッファが接続されており、フリップ・フロップ４３のデータに入力される遅延サンプリングクロックを生じるノンインバータバッファで、サンプリングクロックの周期Ｔに略等しい遅れが生じるように構成されている。従って、サンプリングクロックの前の立ち上がりタイミングが略周期Ｔだけ遅延した信号がデータとしてフリップ・フロップ４３に入力されていることになり、サンプリングクロックの前の立ち上がりタイミングと現時点の立ち上がりタイミングの関係、すなわちサンプリングクロックの隣接する立ち上がりのタイミングの差を測定することになる。

図９で説明したのと同様に、上記のようにτ１＞τ２であるから、フリップ・フロップ４３の出力データＱが、「Ｌ」から「Ｈ」に変化する位置が存在し、フリップ・フロップ４３の出力データＱが変化する位置を検出すれば、隣接する立ち上がりのタイミングの差が求まる。

以上のようにして、サンプリングクロックＳＣの隣接する立ち上がりのタイミングの差が順次測定でき、これによりジッタを測定できる。

他の部分は第１の実施形態と同じである。

以上本発明の実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、非特許文献１から３に記載されたタイムデジタイザの時間分解能を向上する技術を本発明に適用することが可能である。

本発明は、アナログ・デジタル（ＡＤ）変換器及びＡＤ変換方法であれば、どのようなものにも適用可能であるが、特に高速のサンプリングで高分解能のデジタルデータを出力するＡＤ変換器への適用に適している。

ＡＤ変換処理におけるサンプリングクロックのジッタによる誤差の発生を説明する図である。ＡＤ変換処理におけるサンプリングクロックのジッタによる誤差量を説明する図である。ＡＤ変換処理におけるサンプリングクロックのジッタによるＳＮＲを説明する図である。本発明の第１の実施形態のＡＤ変換器の基本構成を示す図である。第１の実施形態の基になる原理を説明する図である。第１の実施形態のＡＤ変換器の構成を示す図である。第１の実施形態のＶＣＯを構成する可変遅延量インバータの構成例を示す図である。第１の実施形態のジッタ測定回路（ＴＤＣ）の構成及び動作を示す図である。第１の実施形態のジッタ測定回路（ＴＤＣ）の変形例の構成及び動作を示す図である。第１の実施形態のＡＤ変換器の変形例の構成を示す図である。第１の実施形態における補正処理を説明する図である。本発明の第２の実施形態のＡＤ変換器の構成を示す図である。第２の実施形態のジッタ測定回路の構成及び動作を示す図である。

符号の説明

１１クロック源
１２サンプリングクロック発生回路
１３サンプル・ホールド（Ｓ／Ｈ）回路
１４ＡＤ変換回路
１５ジッタ測定回路
１６補正回路
２４ＶＣＯ
２６分周回路
２７ＴＤＣ(Time-to-Digital Converter)

Claims

サンプリングクロックに応じてアナログ信号をサンプリングしてデジタル信号に変換するアナログ・デジタル（ＡＤ）変換部と、
前記サンプリングクロックのジッタを測定するジッタ測定回路と、
前記ジッタ測定回路で測定したジッタに基づいて、前記ＡＤ変換部の出力する前記デジタル信号を補正する補正回路と、
クロックを発生するクロック源と、
前記クロック源の発生した前記クロックを分周して前記サンプリングクロックを発生するサンプリングクロック発生回路と、を備え、
前記ジッタ測定回路は、前記クロックを基準として、前記クロックに対する前記サンプリングクロックのジッタを測定することを特徴とするＡＤ変換器。
前記ジッタ測定回路は、
前記クロックを第１の遅延時間ずつ順次遅延する複数の遅延回路を直列に接続した第１遅延回路列と、
前記第１遅延回路列で順次遅延された各遅延クロックをデータ入力とし、前記サンプリングクロックをクロック入力とする複数のフリップ・フロップと、
前記複数のフリップ・フロップの出力から前記クロックに対する前記サンプリングクロックのジッタを算出するエンコーダ回路と、を備える請求項１に記載のＡＤ変換器。
前記ジッタ測定回路は、
前記サンプリングクロックを前記第１の遅延時間より短い第２の遅延時間ずつ順次遅延する複数の遅延回路を直列に接続した第２遅延回路列を備え、
前記複数のフリップ・フロップは、各遅延クロックをデータ入力とし、前記第２遅延回路列で順次遅延された各遅延サンプリングクロックをクロック入力とする請求項２に記載のＡＤ変換器。
前記クロック源は、前記クロックを順次遅延する複数の遅延回路を直列に接続した原クロック遅延回路列を有するＰＬＬ回路またはＤＬＬ回路であり、
前記第１遅延回路列と前記原クロック遅延回路列は、一部が共通である請求項２または３に記載のＡＤ変換器。