KR101498115B1

KR101498115B1 - 디지털 방식을 이용한 주파수 측정 방법

Info

Publication number: KR101498115B1
Application number: KR20140013765A
Authority: KR
Inventors: 이일섭; 이병근; 추명래
Original assignee: 광주과학기술원
Priority date: 2014-02-06
Filing date: 2014-02-06
Publication date: 2015-03-04

Abstract

본 발명은 디지털 주파수 측정 방법으로서, 아날로그 파형의 입력신호를 디지털 파형의 신호로 변환하고 샘플링하는 단계, 샘플링된 상기 디지털 신호를 아날로그-디지털 변환기를 사용하여 소정 개수의 비트를 갖는 디지털 값으로 변환하는 단계, 측정하고자하는 최소 단위의 주파수로 정의되는 주파수 분해능을 설정하는 단계, 상기 주파수 분해능에 따른 측정 시간을 도출하고, 클락 주파수를 설정하는 단계, 상기 측정 시간 동안 상기 클락 주파수에 의해 샘플링되는 디지털 신호를 합산하는 단계 및 상기 합산된 디지털 신호의 값에 따라 상기 입력신호의 주파수를 판별하는 단계를 포함한다.

Description

디지털 방식을 이용한 주파수 측정 방법{Method for Measuring Frequency Using Digital Mode}

본 발명은 주파수 측정 방법에 대한 것으로서, 보다 상세하게는 디지털 방식을 사용하여 주파수를 측정하는 방법을 제공하는 것이다.

반도체 장치로 입력되는 클럭 신호는 다양한 주파수를 가질 수 있으며, 반도체 장치의 내부의 회로들은 입력되는 클럭 신호의 주파수에 따라 동작을 달리할 필요가 있다. 예를 들면, 반도체 장치는 입력되는 클럭 신호의 주파수가 높은 경우에는 입출력 드라이버의 드라이빙 능력을 높이기 위해 보다 큰 전류를 공급하고, 입력되는 클럭 신호의 주파수가 낮은 경우에는 상기 입출력 드라이버로 상대적으로 적은 전류를 공급하도록 구성될 수 있다. 또한, 반도체 메모리 장치의 경우, 입력되는 클럭 신호의 주파수가 높은 경우에는 보다 큰 레이턴시(Latency)를 가지고, 입력되는 클럭 신호의 주파수가 낮은 경우에는 보다 작은 레이턴시를 가지도록 구성될 수 있다. 또한, 외부로부터 입력되는 클럭 신호에 동기된 내부 클럭 신호를 발생시키기 위해 지연 동기 루프(DLL:Delay Locked Loop)를 사용하는 경우, 외부로부터 입력되는 클럭 신호의 주파수가 높은 때에는 지연 시간이 짧은 지연 회로를 사용하더라도 내부 클럭 신호를 외부 클럭 신호에 동기시킬 수 있으나, 외부로부터 입력되는 클럭 신호의 주파수가 낮은 때에는 지연 시간이 상대적으로 긴 지연 회로를 사용할 필요가 있다.

따라서, 반도체 장치의 동작을 최적화하기 위해서는 입력되는 클럭 신호의 주파수에 대한 정보를 알아야 할 필요가 있다.

도 1은 종래의 디지털 방식의 주파수 측정 방법을 나타낸 도시도이다. 도 1을 참조하면, 종래 주파수 측정방법은 카운터(Counter)를 이용하여 펄스를 카운트 하는 방법을 사용하며, 고주파의 경우 두개의 카운터를 이용하며 내부신호가 제공하는 시간동안 카운트하는 방법을 사용하였다.

그러나, 이러한 방식은 고주파 및 높은 주파수 분해능을 가져야 할 경우 내부 카운트를 위한 펄스의 속도가 매우 빨라져야 하는 문제점이 있다. 예를 들면, 999㎑와 1㎒의 주파수를 가지는 신호의 한 주기만으로 주파수를 판별하기 위해서는 999㎒를 가지는 내부 펄스 클럭(clock)이 필요하였다.

한편, 주파수 측정 방법으로 Fast-Fourier Transform(FFT)을 이용하는 방법이 있으며, 이는 시간 도메인의 신호를 주파수 도메인으로 바꿀 때 사용하는 방식으로 단일 주파수 신호일 경우 FFT를 이용하여 해당 신호의 주파수를 알아낼 수 있다.

그러나, FFT를 적용하기 위해서는 입력신호를 샘플링해야 하며, 높은 분해능을 얻기 위해서 높은 샘플링 클락(Samling Clock)이 필요한 문제점이 있다. 또한, FFT 계산을 위하여 별도의 DSP 칩이 필요하며, 필요한 소자들 역시 높은 샘플링 클락이 필요하며 고분해능을 갖도록 구현하기가 어려운 문제점이 있다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 디지털 방식을 사용함에 있어서 고속의 내부 클락 신호를 사용하지 않고도 입력신호의 주파수를 측정할 수 있는 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명은 디지털 코드와 주파수간의 상관관계가 종래에 비해 선형성이 우수하여, 주파수가 변화하는 신호에 대해서도 원하는 구간의 주파수를 측정할 수 있는 방법을 제공하는 것을 목적으로 한다.

본 발명은 디지털 주파수 측정 방법으로서, 아날로그 파형의 입력신호를 디지털 파형의 신호로 변환하고 샘플링하는 단계; 샘플링된 상기 디지털 신호를 아날로그-디지털 변환기를 사용하여 소정 개수의 비트를 갖는 디지털 값으로 변환하는 단계; 측정하고자하는 최소 단위의 주파수로 정의되는 주파수 분해능을 설정하는 단계; 상기 주파수 분해능에 따른 측정 시간을 도출하고, 클락 주파수를 설정하는 단계; 상기 측정 시간 동안 상기 클락 주파수에 의해 샘플링되는 디지털 신호를 합산하는 단계; 및 상기 합산된 디지털 신호의 값에 따라 상기 입력신호의 주파수를 판별하는 단계;를 포함한다.

그리고, 지연 회로를 사용하여 상기 디지털 신호를 소정의 시간만큼 지연시키고, 지연된 디지털 신호를 제로 크로싱(Zero-Crossing)되는 지점과 인접하는 영역에서 샘플링하는 것을 특징으로 한다.

그리고, 상기 주파수 분해능으로 주파수를 판별하기 위해 필요한 데이터의 개수는 클락 주파수 값을 주파수 분해능의 주파수 값으로 나눈 만큼의 디지털 데이터를 필요로 하는 것을 특징으로 한다.

그리고, 상기 입력신호의 주파수가 상기 주파수 분해능만큼 변화하면, 합산된 디지털 데이터 신호의 값은 1만큼 차이가 발생하는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 주파수를 측정함에 있어서 디지털 방식을 적용함으로써 종래 아날로그 방식에 비해 잡음 특성이 우수하고, 입력 신호의 주파수나 크기에 따라 별도의 아날로그적 튜닝 과정을 생략할 수 있다.

또한, 종래 디지털 방식을 이용한 주파수 측정방법에 있어서, 고속의 내부 클락 신호가 필요하지 않으며, 입력신호 주파수와 같거나 큰 클락 주파수를 사용함으로써 주파수 측정을 용이하게 수행할 수 있다.

그리고, 본 발명은 주파수 측정 회로에 적용될 수 있으며, 초음파 진동계 또는 도플러 신호 주파수 측정 등에 유용하게 사용될 수 있다.

도 1은 종래의 디지털 방식을 이용한 주파수 측정 방법을 나타낸 도시도
도 2는 본 발명의 실시예에 따른 주파수 측정 회로를 나타낸 도면
도 3은 도 2의 주파수 측정 회로에 따라 디지털 신호를 추출하는 과정을 나타낸 도시도
도 4는 실시예에 의한 시간에 따라 디지털 데이터의 갯수를 나타낸 그래프
도 5는 실시예에 의한 입력신호 주파수에 따른 디지털 데이터의 갯수를 나타낸 그래프
도 6은 실시예에 의한 입력 주파수에 따른 디지털 데이터 갯수의 선형성을 나타낸 그래프

이하 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세하게 설명하지만, 본 발명의 실시예에 의해 제한되거나 한정되는 것은 아니다. 본 발명을 설명함에 있어서, 공지된 기능 혹은 구성에 대해 구체적인 설명은 본 발명의 요지를 명료하게 하기 위해 생략될 수 있다.

도 2는 본 발명의 실시예에 따른 주파수 측정 회로를 나타낸 도면이다. 도 2를 참조하면, 실시예의 주파수 측정 회로는 디지털 신호 변환부(10), 신호 지연부(20), 아날로그-디지털 변환기(ADC, 30) 및 데이터 합산부(40)로 이루어진다.

디지털 신호 변환부(10)는 제로 교차 검파(Zero-crossing Detector, ZCD) 또는 비교기(Comparator)로 구성될 수 있으며, 입력신호(Input)인 아날로그 신호의 전위가 0보다 클 경우 high 값을, 0보다 작을 경우 low 값을 내보내는 역할을 한다.

신호 지연부(20)는 사용자가 원하는 소정의 시간만큼 상기 디지털 신호 변환부(10)에서 추출된 신호를 지연시켜 주기 위한 회로이며, 상기 ZCD의 천이 지연(transition delay)을 포함할 수 있다. 상기 신호 지연부(20)는 샘플링을 실시하기 위한 입력신호를 소정의 시간만큼 쉬프트하여 지연시킴으로써, 비교기가 원래 가지고 있는 딜레이(delay)만큼을 보상해줄 수 있다. 즉, 샘플링되는 값이 모두 0으로 되는 것을 방지하며, 변화하는 입력 주파수와 디지털 신호값 갯수 사이 관계가 리니어(linear)한 구간을 얻기 위해 구비될 수 있다.

아날로그-디지털 변환기(30)는 N-bit ADC를 사용할 수 있으며, 입력신호로 아날로그 신호를 입력 받고, 상기 신호 지연부(20)에서 지연된 디지털 신호를 샘플링한 신호를 입력 받아 N-bit의 디지털 신호를 출력하는 역할을 한다.

그리고, 데이터 합산부(40)는 상기 ADC(30)로부터 받은 N-bit의 디지털신호를 클락 주파수(샘플 주파수, f_clk ₎마다 입력받아 K-cycle(일정시간)만큼 더하며, 더해진 값은 f_clk마다 M-bit의 디지털 신호로 출력된다.

도 3은 도 2의 주파수 측정 회로에 따라 디지털 신호를 추출하는 과정을 나타낸 도시도이다.

도 2와 도 3을 함께 참조하면, 첫번째 단계에서는 입력신호(Input)로서 소정의 주파수를 갖는 아날로그 신호를 입력시킨다.

이어서, 두번째 단계에서는 디지털 신호 변환부(10)인 제로 교차 검파(Zero-crossing Detector, ZCD) 또는 비교기(Comparator)를 사용하여 입력신호의 전위가 0 또는 문턱전위(threshold)보다 크면 high 값을, 0보다 작을 경우 low 값을 내보내어 디지털 파형의 신호를 추출한다.

세번째 단계에서는, 두번째 단계에서 추출된 디지털 파형의 신호를 신호 지연부(20)를 통해 소정의 시간만큼 지연시켜, 디지털 신호의 샘플링 위치가 제로 크로스 지점에 인접하도록 한다.

그리고 네번째 단계에서는 세번째 단계에서 지연된 신호 중에서 신호값을 클락 주파수(샘플링 주파수)에 따라 샘플링하는 과정을 수행하고, 상기 샘플링된 신호는 아날로그-디지털 변환기(ADC)를 통해 N 비트의 디지털 신호로 출력된다.

이어서, 데이터 합산부(40)는 아날로그-디지털 변환기(30)를 통해 변환된 N 비트의 디지털 값을 일정시간 동안 합산하는 단계를 수행한다. 사용자가 구분하고자 하는 주파수 분해능을 얻기 위해서는, 주파수 분해능의 역수인 시간동안 아날로그-디지털 변환기(30)를 통해 들어오는 디지털 데이터가 필요하게 된다. 여기서 주파수 분해능이란 측정하고자 하는 주파수의 최소 차이값을 의미한다.

주파수 측정을 상기와 같이 특정 주파수 분해능으로 제한하고자 할 때 필요한 데이터 갯수(샘플의 갯수)는 샘플링 주파수(클락 주파수)를 주파수 분해능에 해당하는 주파수값으로 나눠준 값이 된다. 만약, 샘플링 주파수인 클락 주파수(f_clk)가 10㎒이고, 주파수 분해능에 해당하는 주파수(f_res)가 100㎐라 가정하면, 필요한 샘플갯수(데이터수)는 100,000개가 필요한 것을 알 수 있다.

즉, 100,000개의 샘플링된 디지털 데이터 신호가 주파수 분해능에 따른 측정시간동안 합산되며, 상기 샘플링된 디지털 데이터 값의 합의 변화에 따라 주파수의 변화를 측정할 수 있다. 입력 신호의 주파수가 증가했다면, 합산되는 샘플링 데이터값은 증가하게 되고 입력 신호의 주파수가 감소했다면, 합산되는 샘플링 데이터값은 감소하게 된다.

샘플링되는 입력신호가 ADC에 의해 1 비트의 디지털 신호로 변환될 경우를 가정하여 설명하면, 상기 주파수 분해능에 따른 측정시간 동안 1값을 갖는 상기 디지털 데이터를 합산하면 상기 입력신호의 주파수에 따른 디지털 데이터의 개수가 결정되는 것을 의미한다.

즉, 주파수 분해능이 100㎐으로 설정되었을 때 입력신호의 주파수가 100㎐만큼 변화하였다면, 출력되는 디지털 데이타의 합산값은 그 전 주기와 1이 차이나게 된다. 한편, 클락 주파수가 입력신호의 주파수의 값 이상으로만 설정되면 변화하는 입력신호에 대해 주파수의 변화를 측정할 수 있다.

도 4는 실시예에 따른 시간에 따라 합산된 디지털 신호값을 나타낸 그래프이며, 도 5는 실시예에 따른 입력신호의 주파수에 따른 합산된 디지털 신호값을 나타낸 그래프이다.

도 4와 도 5를 참조하여, 본 발명의 실시예에 따른 디지털 주파수 측정 방법을 구체적인 예시를 통해 알아보기로 한다.

우선 도 4를 참조하면, 입력신호의 주파수는 450㎑에서 550㎑의 범위에서 변하는 신호이며, 사용자는 상기 입력신호의 주파수를 최소 2㎑의 변화에 대해 측정하고자 한다. 따라서, 측정하고자 하는 주파수 분해능은 2㎑이며, 클락 주파수는 상기 입력신호 주파수의 최대값인 550㎑로 설정될 수 있다.

여기서, 아날로그-디지털 변환기는 1 비트의 값으로 샘플링 신호를 디지털 신호로 변환하는 것으로 가정한다.

따라서, 클락 주파수(550㎑)를 측정하고자 하는 주파수 분해능(2㎑)으로 나누면, 주파수 분해능에 따른 시간(0.5ms)동안 클락 주파수에 의한 샘플링 신호는 총 275번의 1값을 갖는 디지털 값으로 샘플링되며, 275의 값에 해당하는 디지털 값이 출력단에 출력된다.

도 5를 참조하면, 상기와 같이 입력신호의 주파수에 따라 합산된 디지털 신호값을 나타낸다. 입력신호 주파수가 450㎑인 경우에는 2㎑의 주파수 분해능에 따라 225개의 디지털 신호가 합산되어 출력되며, 입력 주파수가 550㎑인 경우에는 2㎑의 주파수 분해능에 따라 275개의 디지털 신호가 합산되어 출력된다.

즉, 주파수 범위가 450㎑~550㎑를 갖는 입력신호의 주파수가 2㎑만큼 차이가 생기는 경우에는 샘플링되어 합산되는 디지털 값의 차이가 1만큼 발생하게 된다.

입력신호 주파수	디지털 데이터 개수
450㎑	225
452㎑	226
454㎑	227
.	.
.	.
546㎑	273
548㎑	274
550㎑	275

상기의 표 1을 참조하면, 입력신호의 주파수 변화의 최소값이 2㎑인 경우에 대해 샘플링 디지털 데이터의 합산 개수가 1씩 변화하는 것을 알 수 있다.

따라서, 출력되는 디지털 값의 변화를 측정함으로써, 입력신호의 주파수를 용이하게 측정할 수 있다.

도 6은 실시예에 따른 입력 주파수에 따른 디지털 코드 갯수의 선형성을 나타낸 그래프이다. 도 6을 참조하면, 도 5의 주파수 구간에서 478㎑~480㎑의 구간을 확대하여 나타낸 것이다. 입력신호의 주파수가 478㎑에서 480㎑로 변화할 때 디지털 데이터의 합산값은 그래프에서 나타난 바와 같이 실제 이론값과 약간의 오차가 발생할 수 있는데, 이러한 오차값은 데이터 합산값이 1보다 작게 나타남을 알 수 있다. 따라서, 실시예에 따른 주파수 측정은 변화하는 입력신호의 주파수를 비교적 정확하게 측정할 수 있다.

즉, 본 발명은 종래 고주파 및 높은 주파수 분해능을 가져야 할 경우 내부 카운트를 위한 펄스 신호의 속도가 매우 빨라져야 하는 문제점을 극복할 수 있으며, 입력신호의 주파수와 같거나 큰 클락 주파수를 사용함으로써 입력신호의 주파수를 용이하게 측정하는 것이 가능하다.

본 발명의 실시예에 따르면, 주파수를 측정함에 있어서 디지털 방식을 적용함으로써 종래 아날로그 방식에 비해 잡음 특성이 우수하고, 입력 신호의 주파수나 크기에 따라 별도의 아날로그적 튜닝 과정을 생략할 수 있다. 또한, 주파수 측정 회로에 적용될 수 있으며, 초음파 진동계 또는 도플러 신호 주파수 측정 등에 유용하게 사용될 수 있다.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

10: 디지털 신호 변환부
20: 신호 지연부
30: 아날로그-디지털 변환기(ADC)
40: 데이터 합산부

Claims

아날로그 파형의 입력신호를 디지털 파형의 신호로 변환하고 샘플링하는 단계;
샘플링된 상기 디지털 신호를 아날로그-디지털 변환기를 사용하여 소정 개수의 비트를 갖는 디지털 값으로 변환하는 단계;
측정하고자하는 최소 단위의 주파수로 정의되는 주파수 분해능을 설정하는 단계;
상기 주파수 분해능에 따른 측정 시간을 도출하고, 클락 주파수를 설정하는 단계;
상기 측정 시간 동안 상기 클락 주파수에 의해 샘플링되는 디지털 신호를 합산하는 단계; 및
상기 합산된 디지털 신호의 값에 따라 상기 입력신호의 주파수를 판별하는 단계;를 포함하는 디지털 주파수 측정 방법.
제 1항에 있어서,
상기 아날로그 형태의 입력신호는 제로 교차 검파기(Zero-crossing Detector) 또는 비교기(Comparator)를 통해 디지털 신호로 변환되는 디지털 주파수 측정 방법.
제 1항에 있어서,
지연 회로를 사용하여 상기 디지털 신호를 소정의 시간만큼 지연시키고, 지연된 디지털 신호를 제로 크로싱(Zero Crossing)되는 지점과 인접하는 영역에서 샘플링하는 디지털 주파수 측정 방법.
제 1항에 있어서,
상기 클락 주파수는 상기 입력신호의 샘플링과 출력데이터의 업데이트를 수행하는 디지털 주파수 측정 방법.
제 1항에 있어서,
상기 주파수 분해능으로 주파수를 판별하기 위해 필요한 데이터의 갯수는 클락 주파수의 주파수 값을 주파수 분해능의 주파수 값으로 나눈 만큼의 디지털 데이터를 필요로 하는 디지털 주파수 측정 방법.
제 1항에 있어서,
상기 클락 주파수는 상기 입력신호의 주파수 값 이상으로 설정되는 디지털 주파수 측정 방법.
제 1항에 있어서,
상기 입력신호가 상기 클락 주파수에 의해 디지털 데이터로 샘플링되는 신호는 1 비트 ADC를 사용한 경우, 상기 주파수 분해능에 따른 측정시간 동안 1값을 갖는 디지털 데이터를 소정의 개수만큼 포함하는 디지털 주파수 측정 방법.
제 7항에 있어서,
상기 주파수 분해능에 따른 측정시간 동안 1값을 갖는 상기 디지털 데이터를 합산하면 상기 입력신호의 주파수에 따른 디지털 데이터의 개수가 결정되는 디지털 주파수 측정 방법.
제 7항에 있어서,
상기 입력신호의 주파수가 상기 주파수 분해능만큼 변화하면, 합산된 디지털 데이터 신호의 값은 1만큼 차이가 발생하는 디지털 주파수 측정 방법.