JPH0540137A

JPH0540137A - 計測回路

Info

Publication number: JPH0540137A
Application number: JP19683891A
Authority: JP
Inventors: Akio Ito; 彰雄伊藤
Original assignee: Jeco Corp
Current assignee: Jeco Corp
Priority date: 1991-08-06
Filing date: 1991-08-06
Publication date: 1993-02-19
Anticipated expiration: 2013-07-02
Also published as: JP2771910B2

Abstract

(57)【要約】【目的】本発明は、計測回路に関し、簡易な構成で表
示装置の誤差特性が補正できる計測回路を実現すること
を目的とする。【構成】入力信号１０１の周波数より高い周波数のク
ロックパルス１０２を発生させるクロックパルス発生手
段と、入力信号１０１をクロックパルス１０２でサンプ
リングしクロックパルス１０２に同期させたエッジ検出
信号１０４を出力するエッジ検出手段１０５と、エッジ
検出手段１０５からの出力を受けて第１の係数１０６を
出力するゲート手段１０７と、クロックパルス１０２を
サンプリングのタイミングとし入力信号１０１の周波数
に応じた振幅の信号１０８を出力する第１のディジタル
フィルタ１０９とよりなる構成である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計測回路に係り、特に入
力信号の周波数を表示装置に表示させる計測回路に関す
る。

【０００２】

【従来の技術】例えば、自動車の速度計、エンジンの回
転計等は、センサからの入力信号の周波数を計測回路に
よりアナログまたはディジタルの表示値に変換し、表示
装置に表示させる構成とされている。

【０００３】また、入力信号の周波数を表示装置に供給
する計測回路としては、所定の時間内の周期数を係数す
る機能を有するもの、１周期の時間を計測し、周波数に
換算する機能を有するもの、あるいは周波数電圧（Ｆ／
Ｖ）変換器を使用したもの等が知られている。

【０００４】

【発明が解決しようとする課題】しかるに、上記従来の
計測回路によった場合、個々の表示装置の特性にバラツ
キがあり、この表示装置の特性のバラツキを補正し、正
確な表示をさせることが極めて困難であった。

【０００５】本発明は上記の課題に鑑みてなされたもの
であり、簡易な回路構成で表示装置のバラツキを補正す
ることができる計測回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
図１中入力信号１０１の周波数を上記周波数に応じた振
幅の信号に変換することにより計測し表示装置に表示さ
せる計測回路１００において、上記入力信号１０１の周
波数より高い周波数を有するクロックパルス１０２を発
生するクロックパルス発生手段１０３と、上記入力信号
１０１を上記クロックパルス１０２でサンプリングして
上記クロックパルス１０２に同期されたエッジ検出信号
１０４を出力するエッジ検出手段１０５と、上記エッジ
検出手段１０５からのエッジ検出信号１０４を受けたと
きに第１の係数１０６を出力するゲート手段１０７と、
上記クロックパルス１０２の周期をサンプリングのタイ
ミングとし、上記入力信号１０１の周波数に応じた振幅
の信号１０８を出力する第１のディジタルフィルタ１０
９とを具備することを特徴とする。

【０００７】また、請求項２記載の発明は、前記入力信
号の波形を略矩形波に整形する波形整形手段とを設け、
前記エッジ検出手段は、上記波形整形手段により略矩形
波に整形された入力信号のエッジを検出し前記クロック
パルスでサンプリングして上記クロックパルスに同期さ
れたエッジ検出信号を出力し、前記第１のディジタルフ
ィルタは、前回のサンプリング時の入力を保持する遅延
手段と、上記遅延手段により保持された前回のサンプリ
ング時の入力に１より小さい正の数値を乗ずる第１の乗
算手段と、上記第１の乗算手段の出力を今回のサンプリ
ング時の入力に加算して上記遅延手段に入力する加算手
段と、上記遅延手段の出力に第２の係数を乗じて出力す
る第２の乗算手段とを有し、上記第２の乗算手段の出力
が入力され、上記第１のディジタルフィルタの出力をフ
ィルタ処理する第２のディジタルフィルタと、上記第２
のディジタルフィルタの出力が入力され、上記第２のデ
ィジタルフィルタの出力を前記表示装置を駆動する信号
に変換する駆動手段とを設けることを特徴とする。

【０００８】また、請求項３記載の発明は、前記ゲート
手段の出力と、第３の係数とを加算する加算手段を設
け、前記第１のディジタルフィルタは、上記加算手段の
出力が入力されることを特徴とする。

【０００９】また、請求項４記載の発明は、前記第１の
ディジタルフィルタの出力に応じて変化された第３の係
数を出力する補正手段を設け、前記加算手段は、前記ゲ
ート手段の出力と、上記補正手段から出力された上記第
３の係数とを加算し、前記第１のディジタルフィルタ
は、上記加算手段の出力が入力されることを特徴とす
る。

【００１０】また、請求項５記載の発明は、前記第２の
ディジタルフィルタの出力に応じて変化された第３の係
数を出力する補正手段を設け、前記加算手段は、前記ゲ
ート手段の出力と、上記補正手段から出力された上記第
３の係数とを加算し、前記第１のディジタルフィルタ
は、上記加算手段の出力が入力されることを特徴とす
る。

【００１１】

【作用】請求項１記載の発明では、エッジ検出信号を受
けたときに第１の係数を出力するゲート手段の出力を第
１のディジタルフィルタに入力するようにしたことによ
り、第１のディジタルフィルタの出力が入力信号の周波
数に応じた振幅の値に第１の係数が乗ぜられた値とな
る。

【００１２】また、請求項２記載の発明では、波形整形
手段により入力信号が略矩形波に整形されるようにした
ことにより、エッジ検出手段により入力信号のエッジが
検出されることにより入力信号がサンプリングされる。
また、第２のディジタルフィルタで第１のディジタルフ
ィルタの出力がフィルタ処理されるようにしたことによ
り、出力がフィルタ処理される。更に駆動手段を設ける
ようにしたことにより、直接表示装置を駆動することが
できる。

【００１３】また、請求項３記載の発明では、更にゲー
ト手段の出力と第３の係数とを加算する加算手段を具備
するようにしたことにより、エッジ検出手段からの出力
を受けたときに第３の係数に第１の係数が加算された値
が、それ以外のときは第３の係数が第１のディジタルフ
ィルタに入力され、第１のディジタルフィルタの出力が
入力信号の周波数に応じた振幅の値に第１の係数が乗ぜ
られ更に第３の係数が加算された値になる。

【００１４】また、請求項４または請求項５記載の発明
では、更に第１のディジタルフィルタまたは第２のディ
ジタルフィルタの出力に応じて変化させた第３の係数を
出力する補正手段を設けるようにしたことにより、エッ
ジ検出手段からの出力を受けたときにこの第３の係数に
第１の係数が加算された値が、それ以外のときは第３の
係数が第１のディジタルフィルタに入力され、第１のデ
ィジタルフィルタの出力が入力信号の周波数に応じた振
幅の値に第１の係数が乗ぜられ更に第１のディジタルフ
ィルタまたは第２のディジタルフィルタの出力に応じて
変化された第３の係数が加算された値になる。

【００１５】

【実施例】図２、図３は本発明の第１実施例及び第２実
施例の計測回路を含むブロック図を示す。

【００１６】図２、図３のブロック図中計測回路１０
は、前記クロックパルス発生手段に該当する発振回路２
５及びクロック発生回路２４、前記波形整形手段に該当
する波形整形回路２２、前記エッジ検出手段に該当する
エッジ検出回路２３、前記ゲート手段に該当するゲート
回路２６、前記補正手段に該当する補正回路２７、３７
前記加算手段に該当する加算回路２９、前記第１のディ
ジタルフィルタに該当する積分フィルタ回路３０、前記
第２のディジタルフィルタに該当する積分フィルタ回路
４０及び前記駆動手段に該当する駆動回路２１とより構
成される。

【００１７】同図中、右側に示されたラインの端部〜
は、図２の左側の示されたラインの端部〜に通じ
ている。なお、第１実施例と第２実施例との違いは、補
正回路の構成のみであり、第１実施例の計測回路１０は
補正回路２７を具備し、第２実施例の計測回路１０は補
正回路３７を具備する構成である。

【００１８】図３の右側の１は表示装置を示し、本実施
例の場合、交差コイル式の表示装置が適用されている。

【００１９】図４は、表示装置の斜視図を示す。

【００２０】図４の表示装置１は、交差コイル式とされ
ており、機械的交差角が９０°となるように配設された
一対のコイル、ｓｉｎコイル２、ｃｏｓコイル３、これ
らのコイル２、３の内部空間に配設された可動磁石４、
可動磁石４の中心部から上方に延出された指針軸５及び
指針軸５の上端部に固定された指針６よりなる。

【００２１】上記構成の表示装置１は、ｓｉｎコイル
２、ｃｏｓコイル３に、それぞれ図５に示す電気角が互
いに９０°異なる位相差を有する正弦波１１及び余弦波
１２の電気角Ａに該当するレベルの信号が供給されるこ
とにより動作される。

【００２２】ここで、本実施例の場合、エンジンの回転
数に応じた周波数を有する入力信号Ｓ₁が計測回路１０
に入力され、計測回路１０で入力信号Ｓ₁の周波数に応
じた振幅の出力信号Ａｘに変換され、更にその出力信号
Ａｘが駆動回路２１により出力信号Ａｘの増減に応じて
位相が進みあるいは遅れる信号に変換され表示装置１に
供給される構成とされている。この信号の位相角が表示
装置１の電気角Ａに相当する。

【００２３】図２、図３のブロック図中、例えばエンジ
ン回転軸に連結されたタコメータからの周波数ｆを有す
る交流の入力信号Ｓ₁が波形整形回路２２に入力され略
矩形波に整形された後、エッジ検出回路２３に入力され
る。本実施例の場合、入力信号Ｓ₁の周波数ｆは、エン
ジンの回転数３０ｒｐｍに対して１Ｈｚと設定してい
る。

【００２４】また、クロック発生回路２４は、発振回路
２５により発振された信号をもとに入力信号Ｓ₁より高
い周波数を有するクロックパルスＣｐを発生し、このク
ロックパルスＣｐはエッジ検出回路２３に入力される。
本実施例の場合、クロックパルスＣｐの周波数は８１９
２Ｈｚとし、計測回路１０の出力信号Ａｘの値が１０２
４に対して表示装置１の電気角Ａが９０°となるような
比率に設定し、９０００ｒｐｍ（３００Ｈｚ）の回転数
に対してＡｘの値が３０７２の比率となり、表示装置１
の電気角Ａが２７０°の比率になるように設定してい
る。

【００２５】エッジ検出回路２３では、入力信号Ｓ₁が
クロック発生回路２４から発生されたクロックパルスＣ
ｐによってサンプリングされ、クロックパルスＣｐに同
期されたエッジ検出信号が出力される。

【００２６】図６はエッジ検出回路２３に入力される入
力信号Ｓ₁、クロックパルスＣｐ及びエッジ検出回路２
３の出力信号とのタイムチャートを示す。図６に示す如
く、入力信号Ｓ₁の略矩形波が立ち上がり高レベル（以
下単に「Ｈ」と表す。）となった直後のクロックパルス
Ｃｐの立ち上がり時に出力信号がＨとされ、次のクロッ
クパルスＣｐの立ち上がり時に出力信号が低レベル（以
下単に「Ｌ」と表す。）とされる。したがってエッジ検
出回路２３によりクロックパルスＣｐのクロックパルス
のうち、入力信号Ｓ₁の立ち上がりの直後の１周期の間
にエッジ検出信号として出力信号がＨとされる。

【００２７】ゲート回路２６は、例えばＡＮＤ論理回路
で構成され、エッジ検出回路２３からの出力があるとき
のみ前記第１の係数に該当する感度設定値Ｇｘを出力す
るような機能を有する。この感度設定値Ｇｘは、入力信
号Ｓ₁の範囲に対する表示装置１の指針６の振れ幅を決
定するための係数である。

【００２８】図７は、エッジ検出回路２３とゲート回路
２６の論理回路による構成例を示す。図７中、７１、７
２はＤ形フリップフロップであり、７３〜８２はＡＮＤ
論理回路である。Ｄ形フリップフロップは、ＣＫ入力の
立ち上がり時のＤ入力の値がＱ出力に保持される構成で
ある。また、ＱＢ出力はＱ出力が反転された値となる。

【００２９】上記構成のエッジ検出回路２３とゲート回
路２６に対して、端子８３〜８５には、それぞれ入力信
号Ｓ₁、クロックパルスＣｐ、感度設定値Ｇｘが入力さ
れ、端子８６から所定の条件のときに感度設定値Ｇｘが
出力される。

【００３０】次に上記構成のエッジ検出回路２３とゲー
ト回路２６の動作を説明する。先ず端子８３に入力され
る入力信号Ｓ₁がＬの間は、フリップフロップ７１のＱ
出力はＬとなり、更にフリップフロップ７２のＱ出力が
ＨとなりＱＢ出力がＬとなる。したがってＡＮＤ論理回
路７３の入力はＬ及びＨとなり、したがってその出力は
Ｌとなり、ＡＮＤ論理回路７４〜８２の出力は全てＬと
なる。

【００３１】次に入力信号Ｓ₁が立ち上がりＨとなり、
その次のクロックパルスＣｐの立ち上がり時には、フリ
ップフロップ７１のＱ出力はＨとなる。一方フリップフ
ロップ７２のＤ入力は、クロックパルスＣｐの立ち上が
り時の瞬時にはまだＬのままであるため、そのＱ出力は
Ｌ、ＱＢ出力はＨのままである。したがってＡＮＤ論理
回路７３の入力は双方ともＨとなり、その出力がＨとな
る。よってＡＮＤ論理回路７５〜８２は端子８５に入力
されている感度設定値Ｇｘを端子８６に出力する。

【００３２】更に次のクロックパルスＣｐの立ち上がり
時には、入力信号Ｓ₁はＨのままでありフリップフロッ
プ７１のＱ出力はＨが維持されているため、フリップフ
ロップ７２のＱ出力はＨとなりＱＢ出力はＬとなる。よ
ってＡＮＤ論理回路７３の入力はＨ及びＬとなり、その
出力はＬとなり、ＡＮＤ論理回路７５〜８２の出力は全
てＬとなる。

【００３３】以後入力信号Ｓ₁がＨの状態ではフリップ
フロップ７１、７２の状態に変化はなく、したがってＡ
ＮＤ論理回路７３〜８２の状態も変化はない。更に入力
信号Ｓ₁がＬになったときはフリップフロップ７１のＱ
出力がＬとなり、ＡＮＤ論理回路７３の入力はＬの状態
が維持される。この状態は更に入力信号Ｓ₁が立ち上が
りＨとなるまで維持される。その後は前述の動作が繰り
返される。即ち図６のタイムチャートに示す如くの動作
となり、エッジ検出信号として略矩形波が出力される。

【００３４】なお、本実施例では入力信号Ｓ₁の立ち上
がりエッジが検出されクロックパルスＣｐの周期が対応
される構成であるが、入力信号Ｓ₁の立ち下がりエッジ
の検出によりクロックパルスＣｐの周期が対応される構
成としてもよい。

【００３５】また、クロック発生回路２４により発生さ
れるクロックパルスＣｐは前述の如く入力信号Ｓ₁の周
波数より高い周波数を有するものとされているため、ク
ロックパルスＣｐのうち必ず互いに異なる周期が入力信
号Ｓ₁の各周期に対応されることになる。

【００３６】また、エッジ検出回路２３は、上記動作で
得られたエッジ検出信号としての略矩形波を必要に応じ
分周または逓倍処理した後に出力し、表示の段階でその
分周または逓倍処理に見合った表示倍率を設定する構成
としてもよい。

【００３７】補正回路２７、３７は、積分フィルタ回路
４０の出力Ａｘの値に応じオフセット設定値Ｑｘを変化
させ、前記第３の係数に該当するオフセット値Ｐｘとし
て出力する。このオフセット値Ｐｘにより表示装置１の
特性のバラツキによる表示誤差を補正する構成である。
本実施例の場合、オフセット設定値Ｑｘは電気角Ａの略
６°相当、即ちＱｘ＝６８としている。

【００３８】即ちＰｘがＡｘの関数として定義されるよ
うに構成される。なお、オフセット設定値Ｑｘを変化さ
せることによる補正の必要がない場合は、そのままＱｘ
をＰｘとして出力してもよい。また、表示装置１の指針
６を指針軸５に対して回動させることにより表示装置１
のオフセット調整（ゼロ点調整）が可能な場合は、オフ
セット設定値Ｑｘは不要である。

【００３９】加算回路２９は、ゲート回路２６と補正回
路２７、３７の出力を加算して出力する構成である。

【００４０】図８は積分フィルタ回路３０のブロック図
を示す。

【００４１】図８の積分フィルタ回路３０は、前記加算
手段に該当する加算器３１、前記第１の乗算手段及び第
２の乗算手段に該当する乗算器３２、３３及び前記遅延
手段に該当する遅延器３４とよりなり、クロック発生回
路２４から発生されたクロックパルスＣｐの周期をサン
プリングのタイミングとするディジタルフィルタとされ
ている。

【００４２】上記構成の積分フィルタ回路３０は、遅延
器３４で前回のサンプリング時の値が保持され乗算器３
２によりその値に１より小さい正の数値が乗ぜられ加算
器３１により今回のサンプリング時の入力に加算され遅
延器３４に入力される構成である。

【００４３】サンプリングの進行に応じて更新される番
号ｎに対し、加算器３１に対する入力をｘ（ｎ）、遅延
器３４の入力をｙ（ｎ）、乗算器３２の乗算係数をａ１
とすると、遅延器３４の出力はｙ（ｎ−１）となり、ｙ
（ｎ）は、ｙ（ｎ）＝ｘ（ｎ）＋ａ１・ｙ（ｎ−１）…（１）と表される。本実施例の場合ａ１＝１０２３／１０２４としている。

【００４４】この積分フィルタ回路３０は、乗算器３２
の乗算係数ａ１を１＞ａ１＞０…（２）とすることにより積分器として機能され、積分フィルタ
回路を構成する。

【００４５】即ち、ｙ（ｎ−１）＝０の状態から信号Ｐ
ｙが入力された場合は、ｘ（ｎ）が信号Ｐｙとなり、更
にｙ（ｎ）が信号Ｐｙとなる。更にその後再び信号Ｐｙ
が入力されるまではｘ（ｎ）が０であり、クロックパル
スＣｐの周期毎にｎが一つづつ更新され、その都度ｙ
（ｎ）に係数ａ１が乗算され徐々にｙ（ｎ）が減少され
る。

【００４６】ここで再び入力信号Ｐｙが入力されるとｘ
（ｎ）がＰｘとなり、上記工程で減少されたｙ（ｎ）に
ｘ（ｎ）として信号Ｐｙが加えられ、その後また、信号
Ｐｙが入力されるまで上記同様にｙ（ｎ）は減少され
る。

【００４７】上述の如く波打つようにｙ（ｎ）が増減さ
れた信号が積分フィルタ回路３０から出力される。なお
ａ１の値は計測回路１０の応答特性を決定するものであ
り、必要に応じ上式（２）の範囲内で設定することがで
きる。また、前記第２の係数に該当する乗算器３３の乗
算係数ａ２は任意に設定可能であり、次段の積分フィル
タ回路４０に入力されるのに適当な値に設定される。本
実施例の場合、ａ２＝１／１０２４としている。

【００４８】なお、積分フィルタ回路３０に供給される
クロックパルスＣｐは、エッジ検出回路２３に供給され
るクロックパルスＣｐと同一の信号とされる。ここ
で、前述の如くクロックパルスＣｐの周波数は入力信号
Ｓ₁の周波数より高いものとされている。したがってク
ロックパルスＣｐの周期のうち、エッジ検出回路２３に
より入力信号Ｓ₁の立ち上がりエッジの検出とともにこ
の立ち上がりエッジに対応された周期に応じた周期だけ
がエッジ検出回路２３からエッジ検出信号として出力さ
れる。

【００４９】一方エッジ検出回路２３により入力信号Ｓ
₁の立ち上がりエッジが検出されずしたがってエッジ検
出信号が発せられなかった場合は、加算回路２９に対し
てゲート回路２６からは信号の入力がなく、補正回路２
７、３７からオフセット値Ｐｘのみが入力される。

【００５０】また、エッジ検出回路２３に入力信号Ｓ₁
の立ち上がりエッジが検出されたときは、ゲート回路２
６により感度設定値Ｇｘが加算回路２９に入力され補正
回路２９からのオフセット値Ｐｘと加算され積分フィル
タ回路３０に入力される。

【００５１】本実施例の場合、クロックパルスＣｐの周
波数を８１９２Ｈｚとしている。ここで入力信号Ｓ₁の
周波数ｆがクロックパルスＣｐの周波数と等しい８１９
２Ｈｚであった場合を想定すると、エッジ検出回路２３
ではクロックパルスＣｐの全ての周期に対してエッジ検
出信号が出力されるため、ゲート回路２６からは常にＧ
ｘが出力されることになる。上記の想定条件を基準にし
てＧｘを決める。

【００５２】即ち、前述の如く入力信号Ｓ₁が３００Ｈ
ｚに対しＡｘの値を３０７２の比率としていることか
ら、３００／８１９２＝３０７２／Ｇｘの比例式より、Ｇｘ＝８３８８６と設定している。

【００５３】したがって積分フィルタ回路３０の出力信
号Ｆｐは、入力信号Ｓ₁の立ち上がりエッジが検出され
たときに、補正回路２７、３７から常に出力されている
オフセット値Ｐｘの上に感度設定値Ｇｘが加算され、次
に入力信号Ｓ₁の立ち上がりエッジが検出されるまで乗
算係数ａ１にしたがって減少されるという信号となる。

【００５４】この積分フィルタ回路３０の出力信号Ｆｐ
は、入力信号Ｓ₁の周波数が高くなれば周期が短くなる
ため、入力信号Ｓ₁の立ち上がりエッジが検出されてか
ら次の立ち上がりエッジが検出されるまでの時間が短く
なる。したがってその間にクロックパルスＣｐの周期毎
にｙ（ｎ）が乗算係数ａ１の乗算により減少される回数
が少なくなり、したがって積分フィルタ回路３０の出力
信号Ｆｐのレベルが平均的に高くなる。

【００５５】また、逆に入力信号Ｓ₁の周波数が低くな
れば周期は長くなり、ｙ（ｎ）が乗算係数ａ１により減
少される回数が多くなり、積分フィルタ回路３０の出力
信号Ｆｐのレベルが平均的に低くなる。

【００５６】このように、積分フィルタ回路３０の出力
信号Ｆｐの平均的レベルは、感度設定値Ｇｘの間欠的な
入力が積分されて入力信号Ｓ₁に比例する振幅とされた
値に、連続的なオフセット値Ｐｘが加算された値とな
る。

【００５７】次に積分フィルタ回路４０は本実施例の場
合、積分フィルタ１、３０と同一の構成とされている。
この積分フィルタ回路４０は、特に入力信号Ｓ₁の周波
数が低い場合に積分フィルタ回路３０の出力信号Ｆｐは
レベルの上下動が大きく、それがリップルとなり表示装
置１の指針６が振動することを防止するために、このリ
ップルを除去するようなフィルタ処理をするために付加
されたものである。

【００５８】積分フィルタ回路４０の出力信号Ａｘは、
表示装置１を駆動する駆動回路２１に入力されるととも
に、前述の如くフィードバックされ補正回路２７、３７
に入力されている。

【００５９】図９は、入力信号Ｓ₁の周波数ｆに対する
上記構成の積分フィルタ回路４０の出力信号Ａｘの立ち
上がり特性のグラフを示す。

【００６０】図９中、横軸は時間（秒）であり、縦軸は
エンジンの回転数（ｒｐｍ）である。また曲線９１及び
９２がそれぞれ回転数に換算したｆ及びＡｘを示す。

【００６１】図１０は入力信号Ｓ₁が非常に低周波の場
合の入力信号の周波数ｆに対する出力信号Ａｘ立ち上が
り特性のグラフを示す。

【００６２】図１０中、横軸は時間（秒）であり、縦軸
はＡｘの値である。また曲線９３及び９４がそれぞれＡ
ｘに換算されたｆ及びＡｘを示す。Ａｘの曲線９４が細
かく波打っているのは、前述のリップルである。

【００６３】次に補正回路２７、３７の構成について説
明する。

【００６４】図１１は本発明の第１実施例の計測回路１
０に具備された補正回路のブロック図を示す。

【００６５】図１１の補正回路２７は、計測特性Ｍｐを
図１２に示すように変化させるためにものである。

【００６６】一般にアナログ式表示装置は、表示装置の
誤差及び表示装置が有するヒステリシス特性等の影響に
より、計測回路よりゼロ点の信号を供給してもゼロ点を
表示しない場合が多い。したがって図１２に示すように
入力信号Ｓ₁の周波数ｆがゼロ近辺のｆｍとなったとき
に計測特性Ｍｐの傾きを急峻にし、入力信号Ｓ₁の周波
数ｆが０となったとき表示装置１に供給する信号がゼロ
点に該当するＡｍ未満の値となるようにし、表示装置１
の指針６がゼロ点を表示するようにする。

【００６７】なお、ここで表示装置１に指針６がゼロ点
未満を示さないように機械的なストッパを設けることに
より、指針６が確実にゼロ点を示すようにすることがで
きる。

【００６８】図１２において、駆動回路２１に対する出
力をＡｘ、入力信号Ｓ₁の周波数をｆ、通常の計測回路
１０の感度をＫ１、オフセット（入力信号Ｓ₁の周波数
ｆがゼロの場合における出力信号レベルＡｘ）をＡｍ、
計測特性Ｍｐを急峻とするための係数をＫ２とし、計測
特性Ｍｐの傾きを変化させる周波数ｆｍを境界としてそ
の右側の特性ＭｐをＡｘ＝Ｋ１・ｆ＋Ａｍ…（３）とし、左側をＡｘ＝Ｋ１・ｆ＋Ｋ２・Ａｘ…（４）とすると、結果として、式（４）より、Ａｘ＝Ｋ１・ｆ／（１−Ｋ２）…（５）に出力信号Ａｘが収束し、１＞Ｋ２＞０…（６）とすることによりｆｍから左側の特性Ｍｐの傾きを急峻
にすることができる。

【００６９】本実施例の場合、Ａｍの値は前述のＱｘに
該当し、６８としている。また、入力信号のｆが３００
ＨｚのときのＡｘの値、３０６８にオフセット分のＡ
ｍ、６８を加えＡｘ＝３０７２＋６８＝３１４０したがって上式（３）より、３１４０＝Ｋ１・３００＋６８よってＫ１＝１０．２４としている。

【００７０】また、特性Ｍｐの傾きが変化する周波数ｆ
ｍを２０Ｈｚとし、このｆｍの値をｆとし、また、上記
Ａｍ、Ｋ１の値を上式（３）、（５）に代入して解く
と、Ａｘ＝２７２．８Ｋ２＝１／４となる。

【００７１】図１１のブロック図において、Ａｍ判定回
路４１は、積分フィルタ回路４０からフィードバックさ
れた出力信号Ａｘのレベルが、計測特性Ｍｐの傾きを変
化させる境界の入力信号Ｓ₁の周波数ｆｍに相当するレ
ベルに対して高いか低いかを判定するものである。その
判定結果は選択回路４２に出力される構成とされてい
る。また、乗算回路４３は信号Ａｘに上記係数Ｋ２を乗
算し選択回路４２に出力する構成とされている。

【００７２】また、選択回路４２は、上記Ａｍ判定回路
４１からの出力が信号Ａｘのレベルが相当する入力信号
Ｓ₁の周波数ｆがｆｍ以上という判定であれば選択回路
４２にあらかじめＡｍに設定されているオフセット設定
値Ｑｘを選択するように指示し、ｆｍ未満という判定で
あれば乗算回路４３からの出力を選択するように指示す
る構成とされている。

【００７３】したがって上記構成の補正回路２７は、信
号Ａｘが周波数ｆｍに相当するレベルにより高い場合は
オフセット値Ｐｘとしてオフセット設定値Ｑｘ、即ちＡ
ｍを出力し、低い場合は信号Ａｘに係数Ｋ２を乗じた値
のオフセット値Ｐｘを出力する。また、積分フィルタ回
路４０の出力信号Ａｘはこのオフセット値Ｐｘが加算さ
れた値に収束する。したがって計測回路１０の特性Ｍｐ
は、入力信号Ｓ₁の周波数がｆｍ以上では上式（３）に
ｆｍ未満では上式（４）に一致する特性となる。

【００７４】なお、上記構成に限らず、上式を種々変形
させることにより計測特性Ｍｐを変化させることができ
る。即ち、例えばＢ１を第１のオフセット値、Ｂ２を第
２のオフセット値とし、計測特性Ｍｐの傾きが変化する
周波数ｆｍを境界として、右側をＡｘ＝Ｋ１・ｆ＋Ｂ１＋Ｂ２…（７）とし、左側はオフセット値（入力信号Ｓ₁の周波数ｆが
ゼロのときの出力信号Ａｘの値）を出力信号Ａｘの関数
とし、Ａｘ＝Ｋ１・ｆ＋Ｋ２・（Ａｘ−Ｂ２）＋Ｂ２…（８）とすると式（７）、（８）とより、Ａｘ＝Ｋ１・ｆ／（１−Ｋ２）＋Ｂ２…（９）の式で与えられる計測特性に収束する。このように、常
に第２のオフセット値Ｂ２が加えられた構成としてもよ
い。

【００７５】また、図１３は本発明の第２実施例の計測
回路１０に具備された補正回路のブロック図を示す。

【００７６】図１３の補正回路３７は、メモリ回路５１
と、加算回路５２とを有する構成である。

【００７７】一般にアナログ式表示装置は非直線性を有
するため精度を高くすることが困難であった。本実施例
はこのアナログ式表示装置の非直線性による表示誤差を
補正する場合に使用するためのものである。

【００７８】図１３のメモリ回路５１は、積分フィルタ
回路４０の出力信号Ａｘが入力され、その入力値Ａｘに
応じてあらかじめ記憶された補正値Ｂｘが出力される。
更にこの補正値Ｂｘは加算回路５２でオフセット設定値
Ｑｘに加算され、オフセット値Ｐｘとして出力される。

【００７９】このメモリ回路５１は一般的なメモリ素子
により構成することができる。また、必要に応じてプロ
グラム可能なものとしてもよいし、更に簡単な論理回路
による構成としてもよい。

【００８０】図１４は積分フィルタ回路４０の出力信号
Ａｘに対する表示装置の誤差特性の一例と、その誤差特
性を補正するための補正回路３７による補正特性のグラ
フを示す。

【００８１】図１４中、表示装置の誤差特性６１を打ち
消すような特性をもつようにゼロを境にして反転させた
補正特性６２を設定することにより、極めて容易に表示
装置の誤差を補正することができる。

【００８２】なお、ここで実際は、Ａｘは補正回路３７
にフィードバックされて再帰的に計算されて収束するた
め、補正値Ｂｘが加算された出力信号Ａｘに、更にその
加算された出力信号Ａｘに応じた補正値Ｂｘが重畳して
加算される。したがって、図１４に示す如く表示装置の
誤差特性を反転させた補正特性とした場合、上記の補正
値の重畳による誤差が発生する。したがって更に精度を
高めるためには、この補正値の重畳による誤差をあらか
じめ考慮した補正特性をメモリ回路５１に設定しておけ
ばよい。

【００８３】また、補正値Ｂｘとしてあらかじめオフセ
ット設定値Ｑｘが加算された値をメモリ回路５１に設定
しておくことにより、加算回路５２を省略することが可
能である。

【００８４】また、補正回路３７により任意の補正特性
を得ることができることにより、特殊な計測特性、また
は高精度な計測特性を容易に実現することができる。

【００８５】なお、上記実施例では計測回路１０を主に
論理回路による構成としたが、この構成に限らず、上記
実施例と実質的に同一の機能を実現するものであれば、
上記と異なる論理回路による構成としてもよいし、また
上記計測回路１０に関わるブロック図、図２、図３、図
８、図１１、図１３中に示された各回路をマイクロコン
ピュータ等により構成してもよい。

【００８６】

【発明の効果】上述の如く請求項１記載の発明によれ
ば、第１のディジタルフィルタで入力信号の周波数に応
じた振幅の値に第１の係数を乗じた値の出力を得るよう
にしたことにより、第１の係数の調整により簡易な構成
で容易に計測回路の感度を調整することができる。

【００８７】また、請求項２記載の発明によれば、エッ
ジ検出手段でエッジを検出することによりサンプリング
するようにしたことにより、入力信号の周期の検出が容
易に行える。更に出力をフィルタ処理し、表示装置を直
接駆動するようにしたことにより、他に駆動手段を準備
する必要がない。

【００８８】また、請求項３記載の発明によれば、周期
検出回路からの出力を受けたときに第１の係数に第３の
係数が加算された値が、それ以外のときは第３の係数が
第１のディジタルフィルタに入力されるようにしたこと
により、第３の係数の調整により、簡易な構成で容易に
計測回路のオフセットを調整することができる。

【００８９】更に請求項４または請求項５記載の発明に
よれば、第１のディジタルフィルタまたは第２のディジ
タルフィルタの出力に応じて変化させた第３の係数を、
エッジ検出信号を受けたときは第１の係数に加算した値
を、それ以外のときは第３の係数を第１のディジタルフ
ィルタに入力するようにしたことにより、第１のディジ
タルフィルタまたは第２のディジタルフィルタの出力に
応じてオフセット値を変化させることができ、表示装置
の誤差特性を補正することができる。したがって、簡易
な構成で表示装置の誤差特性を容易に補正することがで
きるとともに、補正手段により任意の補正特性が得られ
ることにより、特殊な計測特性や高精度な計測特性を容
易に実現することができる。

【図面の簡単な説明】

【図１】本発明の構成を示すブロック図である。

【図２】本発明の第１実施例及び第２実施例の計測回路
を含むブロック図（その１）である。

【図３】本発明の第１実施例及び第２実施例の計測回路
を含むブロック図（その２）である。

【図４】表示装置の斜視図である。

【図５】図３の表示装置に供給される信号のグラフを示
す図である。

【図６】本発明の要部のエッジ検出回路の機能のタイム
チャートを示す図である。

【図７】本発明の要部のエッジ検出回路とゲート回路の
構成図である。

【図８】図３の積分フィルタ回路のブロック図である。

【図９】本発明の要部の積分フィルタ回路の出力の立ち
上がり特性のグラフを示す図である。

【図１０】図９の入力信号の周波数が低い場合のグラフ
を示す図である。

【図１１】本発明の第１実施例の要部の補正回路のブロ
ック図である。

【図１２】図１１の補正回路を適用した計測回路の計測
特性のグラフを示す図である。

【図１３】本発明の第２実施例の要部の補正回路のブロ
ック図である。

【図１４】図１３の補正回路を適用した計測回路の補正
特性のグラフを示す図である。

【符号の説明】

１表示装置１０計測回路２１駆動回路２３エッジ検出回路（エッジ検出手段）２４クロック発生回路（クロックパルス発生手段）２５発振回路（クロックパルス発生手段）２６ゲート回路（ゲート手段）２７、３７補正回路（補正手段）３０積分フィルタ回路（第１のディジタルフィルタ）３１加算器（加算手段）３２、３３乗算器（第１の乗算手段、第２の乗算手
段）３４遅延器（遅延手段）４０積分フィルタ回路（第２のディジタルフィルタ）１００計測回路１０１、Ｓ₁ 入力信号１０２、Ｃｐクロックパルス１０３クロックパルス発生手段１０４エッジ検出信号１０５エッジ検出手段１０６、Ｇｘ感度設定値（第１の係数）１０７ゲート手段１０９第１のディジタルフィルタＰｘオフセット値（第３の係数）ａ２第２の係数

Claims

【特許請求の範囲】

【請求項１】入力信号の周波数を該周波数に応じた振
幅の信号に変換することにより計測し表示装置に表示さ
せる計測回路において、該入力信号の周波数より高い周波数を有するクロックパ
ルスを発生するクロックパルス発生手段と、該入力信号を該クロックパルスでサンプリングして該ク
ロックパルスに同期されたエッジ検出信号を出力するエ
ッジ検出手段と、該エッジ検出手段からのエッジ検出信号を受けたときに
第１の係数を出力するゲート手段と、該クロックパルス信号の周期をサンプリングのタイミン
グとし、該入力信号の周波数に応じた振幅の信号を出力
する第１のディジタルフィルタとを具備することを特徴
とする計測回路。
【請求項２】前記入力信号の波形を略矩形波に整形す
る波形整形手段とを設け、前記エッジ検出手段は、該波形整形手段により略矩形波
に整形された入力信号のエッジを検出し前記クロックパ
ルスでサンプリングして該クロックパルスに同期された
エッジ検出信号を出力し、前記第１のディジタルフィルタは、前回のサンプリング
時の入力を保持する遅延手段と、該遅延手段により保持
された前回のサンプリング時の入力に１より小さい正の
数値を乗ずる第１の乗算手段と、該第１の乗算手段の出
力を今回のサンプリング時の入力に加算して該遅延手段
に入力する加算手段と、該遅延手段の出力に第２の係数
を乗じて出力する第２の乗算手段とを有し、該第２の乗算手段の出力が入力され、該第１のディジタ
ルフィルタの出力をフィルタ処理する第２のディジタル
フィルタと、該第２のディジタルフィルタの出力が入力され、該第２
のディジタルフィルタの出力を前記表示装置を駆動する
信号に変換する駆動手段とを設けることを特徴とする請
求項１記載の計測回路。
【請求項３】前記ゲート手段の出力と、第３の係数と
を加算する加算手段を設け、前記第１のディジタルフィルタは、該加算手段の出力が
入力されることを特徴とする請求項１または請求項２記
載の計測回路。
【請求項４】前記第１のディジタルフィルタの出力に
応じて変化された第３の係数を出力する補正手段を設
け、前記加算手段は、前記ゲート手段の出力と、該補正手段
から出力された該第３の係数とを加算し、前記第１のディジタルフィルタは、該加算手段の出力が
入力されることを特徴とする請求項１記載の計測回路。
【請求項５】前記第２のディジタルフィルタの出力に
応じて変化された第３の係数を出力する補正手段を設
け、前記加算手段は、前記ゲート手段の出力と、該補正手段
から出力された該第３の係数とを加算し、前記第１のディジタルフィルタは、該加算手段の出力が
入力されることを特徴とする請求項２記載の計測回路。