JP3194533B2 - 指示計器の計測回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は指示計器の計測回路に係
り、特に入力信号の周波数に応じた値を指示計器に表示
させる指示計器の計測回路に関する。

【０００２】

【従来の技術】従来、自動車の速度計、エンジンの回転
計等のセンサからの入力信号の周波数を計測する指示計
器の計測回路において、特定の周波数帯を除去して指針
の不要な振れを防止するため、周波数を計測してディジ
タル値に変換した後、シフトレジスタ回路による遅延回
路で遅延させて元の値に加算することにより特定の周波
数成分を除去するように構成されたディジタルフィルタ
回路を用いていた。

【０００３】

【発明が解決しようとする課題】しかるに、上記従来の
指示計器の計測回路によった場合、フィルタ処理の１ク
ロック分の遅延には計測されたディジタル値のビット数
と同じ数のシフトレジスタが必要であった。すなわち、
クロック周波数を８１９２Ｈｚ，分解能を３２ビット，
遅延時間を１２５ｍｓｅｃとすると、必要なシフトレジ
スタの数は、 ３２×８１９２×０．１２５＝３２７６８ （個） となり、計測分解能により膨大な数のシフトレジスタが
必要であった。

【０００４】本発明は上記の課題に鑑みてなされたもの
であり、簡易な回路構成で指示計器の不要な針振れを防
止することができる指示計器の計測回路を提供すること
を目的とする。

【０００５】

【課題を解決するための手段】上記の問題を解決するた
めに本発明では、図１に示す原理図のとおりに構成し
た。

【０００６】すなわち、入力信号Ｓ（ｆ）の周波数に応
じた周波数ｆの略矩形波信号Ｓ₁ を生成する信号生成手
段１と、信号生成手段１よりの出力略矩形波信号Ｓ₁ を
クロックパルスＣｐでサンプリングしてクロックパルス
Ｃｐに同期したエッジ検出信号Ｓ₂ を出力するエッジ検
出手段２と、エッジ検出手段２よりのエッジ検出信号Ｓ
₂ をクロックパルスＣｐに同期して所定時間τ遅延させ
て出力する遅延手段３と、エッジ検出手段２よりのエッ
ジ検出信号Ｓ₂ と遅延手段３よりの出力遅延信号Ｓ₃ と
を入力し入力信号Ｓ（ｆ）の周波数ｆに応じたディジタ
ル値Ａｘに変換して出力することにより入力信号Ｓ
（ｆ）の周波数ｆを計測する周波数−計測値変換手段４
とを具備し、周波数−計測値変換手段４の計測値Ａｘを
指示計器５に出力するよう構成した。

【０００７】

【作用】上記構成の本発明によれば、それぞれクロック
パルスＣｐに同期したエッジ検出手段２よりのエッジ検
出信号Ｓ_２とエッジ検出信号Ｓ₂より所定時間τ遅延し
た遅延手段３よりの出力遅延信号Ｓ₃とが周波数−計測
値変換手段４に入力されるので、Ｆ＝ｎ／２／τ（ｎは
奇数の正の整数）なる周波数Ｆを中心とした帯域が周波
数−計測値変換手段４の出力ディジタル値Ａｘより除去
されるよう作用する。以上のように、１系列の遅延手段
３により構成できるので、構成を簡単にできる。

【０００８】

【実施例】図２は本発明の一実施例の計測回路を含むブ
ロック図である。

【０００９】同図中、計測回路１０は、発振回路１１、
クロック発生回路１２、信号生成手段である波形整形回
路１３、エッジ検出手段であるエッジ検出回路１４、遅
延手段であるシフトレジスタ回路１５、周波数−計測値
変換手段を構成するエッジ加算回路１６、ゲート回路１
７、加算回路１８ならびに積分フィルタ回路１９、２０
により構成されている。

【００１０】図２中、２１は駆動回路、５は指示計器を
示し、本実施例では交差コイル式計器が適用されてい
る。

【００１１】図３は、交差コイル式計器の要部の斜視図
である。交差コイル式計器５は、機械的交差角が９０°
となるように配設されたｓｉｎコイル２３及びｃｏｓコ
イル２４、これらのコイルの内部空間に配設された可動
磁石２５、可動磁石２５の中心部から上方に延出された
指針軸２６及び指針軸２６の上端部に固定された指針２
７よりなっている。

【００１２】上記構成の交差コイル式計器５は、ｓｉｎ
コイル２３及びｃｏｓコイル２４に、それぞれ図４に示
す電気角が互いに９０°異なる位相差を有する正弦波Ｉ
及び余弦波ＩＩの電気角Ａに相当するレベルの信号が供
給されて動作する。

【００１３】本実施例では、エンジンの回転数に応じた
周波数ｆを有する入力信号Ｓ（ｆ）が計測回路１０に入
力され、計測回路１０で入力信号Ｓ（ｆ）の周波数に応
じた振幅の出力信号Ａｘに変換され、更にその出力信号
Ａｘが駆動回路２１により出力信号Ａｘの増減に応じて
位相が進みあるいは遅れる信号に変換され交差コイル式
計器５に供給される構成とされている。この信号の位相
角が交差コイル式計器５の電気角Ａに相当する。

【００１４】図２中、例えばエンジン回転軸に連結され
たタコメータからの周波数ｆを有する交流の入力信号Ｓ
（ｆ）が波形整形回路１３に入力され、略矩形波からな
る矩形波信号Ｓ₁ に整形された後エッジ検出回路１４に
入力される。本実施例では、入力信号Ｓ（ｆ）の周波数
は、エンジンの回転数３０ｒｐｍに対して１Ｈｚに設定
している。

【００１５】またクロック発生回路１２は、発振回路１
１よりの発振信号をもとに入力信号Ｓ（ｆ）よりも高い
周波数を有するクロックパルスＣｐを発生する。クロッ
クパルスＣｐは、エッジ検出回路１４、シフトレジスタ
回路１５、エッジ加算回路１６、積分フィルタ回路１９
に供給されている。

【００１６】本実施例では、クロックパルスＣｐの周波
数は８１９２Ｈｚとし、計測回路１０の出力信号Ａｘの
値が１０２４に対して交差コイル式計器５の電気角Ａが
９０°となるような比率に設定し、９０００ｒｐｍ（３
００Ｈｚ）の回転数に対してＡｘの値が３０７２の比率
となり、交差コイル式計器５の電気角Ａが２７０°の比
率になるように設定している。

【００１７】図５は、エッジ検出回路１４、シフトレジ
スタ回路１５、及びエッジ加算回路１６の具体的な回路
図、図６はそれぞれの回路の動作を説明するためのタイ
ミングチャートである。

【００１８】図５に示す如くエッジ検出回路１４は、矩
形波信号Ｓ₁ が入力されるＤ形フリップフロップ２８と
そのＱ出力が入力されるＤ形フリップフロップ２９、Ｄ
形フリップフロップ２８のＱ出力並びにＤ形フリップフ
ロップ２９のＱＢ出力が入力されるアンド回路３０から
なり、矩形波信号Ｓ₁ をクロック発生回路１２よりのク
ロックパルスＣｐによってサンプリングし、クロックパ
ルスＣｐの立ち上がりエッジに同期して矩形波信号Ｓ₁
の立ち上がりエッジを検出する。

【００１９】またシフトレジスタ回路１５は、直列に接
続された複数のＤ形フリップフロップ３０_1,３０_2,…３
０_m により構成され、クロックパルスＣｐにより順次ビ
ット列がシフトされてエッジ検出回路１４よりのエッジ
検出信号Ｓ₂ を遅延してエッジ加算回路１６へ出力す
る。このときの遅延時間τは、クロックパルスＣｐの周
期ＴｐとＤ形フリップフロップの数ｍの積とされる。出
力遅延信号Ｓ₃ は、必要に応じてシフトレジスタ回路１
５の中間出力を出力してもよい。

【００２０】エッジ加算回路１６は、エッジ検出回路１
４よりのエッジ検出信号Ｓ₂ とシフトレジスタ回路１５
よりの出力遅延信号Ｓ₃ が入力されるオア回路３１並び
にアンド回路３２、アンド回路３２の出力が入力される
Ｄ形フリップフロップ３３、Ｄ形フリップフロップ３３
のＱ出力並びにオア回路３１の出力が入力されるオア回
路３４からなり、エッジ加算信号Ｓ₄ を出力する。

【００２１】図６中、（Ａ）はクロックパルスＣｐ、
（Ｂ）は矩形波信号Ｓ₁ 、（Ｃ）はエッジ検出信号
Ｓ₂ 、（Ｄ）は出力遅延信号Ｓ₃ 、（Ｇ）はエッジ加算
信号Ｓ₄ を示す。また、（Ｅ）はオア回路３１の出力信
号Ｓ₃ ’、（Ｆ）はＤ形フリップフロップ３３のＱ出力
信号を示す。

【００２２】図中時刻ｔ₀ において矩形波信号Ｓ₁ がハ
イレベルとなった後の最初のクロックパルスＣｐの立ち
上がりエッジに同期して、時刻ｔ₁ においてＤ形フリッ
プフロップ２８のＱ出力はハイレベルとなり、このとき
Ｄ形フリップフロップ２９のＱＢ出力はハイレベルであ
るので、アンド回路３０の出力エッジ検出信号Ｓ₂ はハ
イレベルとなる。次に時刻ｔ₂ において、Ｄ形フリップ
フロップ２９のＱＢ出力がローレベルとなるので、アン
ド回路３０の出力エッジ検出信号Ｓ₂ はローレベルとさ
れる。

【００２３】出力遅延信号Ｓ₃ は前述の如くエッジ検出
信号Ｓ₂を遅延させて出力され、たとえば時刻ｔ₃ にお
いてハイレベル、時刻ｔ₄ においてローレベルとなる。

【００２４】上記の如くエッジ検出信号Ｓ₂ 及び出力遅
延信号Ｓ₃ が入力されると、オア回路３１の出力信号Ｓ
₃ ’は、時刻ｔ₁ においてハイレベル、時刻ｔ₂ におい
てローレベルとなり、さらに時刻ｔ₃ においてハイレベ
ル、時刻ｔ₄ においてローレベルとなる。

【００２５】このとき、アンド回路３２の出力はローレ
ベルとなり、Ｄ形フリップフロップ３３のＱ出力はロー
レベルとされてＤ形フリップフロップ３３のＱ出力はロ
ーレベルとなるので、エッジ加算信号Ｓ₄ は、図示の如
くエッジ検出信号Ｓ₂ と出力遅延信号Ｓ₃ とのオア論理
出力とされる。

【００２６】ところで、時刻ｔ₅ においてシフトレジス
タ回路１５の出力遅延信号Ｓ₃ がエッジ検出信号Ｓ₂ と
同時にハイレベルとなり、時刻ｔ₆ において同時にロー
レベルとなった場合には、オア回路３１の出力信号
Ｓ₃ ’も時刻ｔ₅ において同時にハイレベルとなり、時
刻ｔ₆ において同時にローレベルとなる。

【００２７】一方このとき、アンド回路３２の出力は時
刻ｔ₅ よりわずかに遅れてハイレベルとなり時刻ｔ₆ よ
りわずかに遅れてローレベルとなるので時刻ｔ₆ ではハ
イレベルとなっている。よって、Ｄ形フリップフロップ
３３のＱ出力は、オア回路３１の出力信号Ｓ₃ ’よりも
１クロック周期Ｔｐだけ遅れて時刻ｔ₆ においてハイレ
ベルとなり、時刻ｔ₇ においてローレベルとなる。

【００２８】この結果、エッジ加算回路１６は時刻ｔ₅
においてハイレベル、時刻ｔ₇ においてローレベルとな
るエッジ加算信号Ｓ₄を出力する。このように、出力遅
延信号Ｓ₃ がエッジ検出信号Ｓ₂ とどのような位相関係
にあっても、エッジ加算信号Ｓ₄ は矩形波信号Ｓ₁ の周
期Ｔｓ内で平均してクロックパルスＣｐの２周期分の期
間ハイレベルとされるようエッジ加算回路１６は動作す
る。

【００２９】また、エッジ検出回路１４は、上記動作で
得られたエッジ検出信号としての矩形波を必要に応じ分
周または逓倍処理した後に出力し、表示の段階でその分
周または逓倍処理に見合った表示倍率を設定する構成と
してもよい。

【００３０】続いて、ゲート回路１７は、エッジ加算回
路１６からの出力があるときのみ感度設定値Ｇｘを出力
する。この感度設定値Ｇｘは、入力信号Ｓ（ｆ）の範囲
に対する交差コイル式計器５の指針２７の振れ幅を決定
するために任意に設定される係数である。

【００３１】ゲート回路１７は、たとえば一方の入力端
子にエッジ加算回路１６からのエッジ加算信号Ｓ₄ が入
力され、他方の入力端子に感度設定値Ｇｘのディジタル
データが入力される複数のアンド回路から構成される。

【００３２】加算回路１８は、オフセット設定値Ｄｘと
ゲート回路１７より出力される感度設定値Ｇｘとを加算
して積分フィルタ回路１９に出力する。

【００３３】ただし、交差コイル式計器５の指針２７の
取付け位置等の変更によりオフセット調整が可能な場合
には、オフセット設定値Ｄｘならびに加算回路１８を省
略し、感度設定値Ｇｘのみをゲート回路１７から直接積
分フィルタ回路１９に入力してもよい。

【００３４】図７は本発明の一実施例に適用される積分
フィルタ回路１９のブロック図である。

【００３５】図７の積分フィルタ回路１９は、加算器４
１、乗算器４２、４３及び遅延器４４とよりなり、クロ
ック発生回路１２から発生されたクロックパルスＣｐの
周期Ｔｐ毎にサンプリングするディジタルフィルタであ
る。

【００３６】上記構成の積分フィルタ回路１９は、遅延
器４４で前回のサンプリング時の値を保持し、乗算器４
２によりその値に１より小さい正の数値を乗じ、加算器
４１により今回のサンプリング値にその値を加算し、さ
らに遅延器４４に入力するよう構成されている。

【００３７】サンプリングの進行に応じて更新される番
号ｎに対し、加算器４１に対する入力をｘ（ｎ）、遅延
器４４の入力をｙ（ｎ）、乗算器４２の乗算係数をａ１
とすると、遅延器４４の出力はｙ（ｎ−１）となり、ｙ
（ｎ）は、 ｙ（ｎ）＝ｘ（ｎ）＋ａ１・ｙ（ｎ−１） （１） と表される。本実施例ではａ１＝１０２３／１０２４と
している。

【００３８】この積分フィルタ回路１９は、乗算器４２
の乗算係数ａ１を １＞ａ１＞０ （２） とすることにより積分器として機能する。

【００３９】即ち、ｙ（ｎ−１）＝０の状態から信号Ｐ
ｙが入力された場合は、ｘ（ｎ）が信号Ｐｙとなり、更
にｙ（ｎ）が信号Ｐｙとなる。更に、その後再び信号Ｐ
ｙが入力されるまではｘ（ｎ）が０であり、クロックパ
ルスＣｐの周期Ｔｐ毎にｎが一つづつ更新され、その都
度ｙ（ｎ）に係数ａ１が乗算されることにより徐々にｙ
（ｎ）が減少する。

【００４０】ここで再び入力信号Ｐｙが入力されるとｘ
（ｎ）がＰｘとなり、上記工程で減少されたｙ（ｎ）に
ｘ（ｎ）として信号Ｐｙが加えられ、その後また、信号
Ｐｙが入力されるまで上記と同様にｙ（ｎ）は減少され
る。

【００４１】上述の如く、波打つようにｙ（ｎ）が増減
された信号が積分フィルタ回路１９から出力される。
尚、乗算係数ａ１の値は計測回路１０の応答特性を決定
するものであり、必要に応じて（２）式の範囲内で設定
することができる。また、乗算器４３の乗算係数ａ２は
任意に設定可能であり、次段の積分フィルタ回路２０に
入力されるのに適当な値に設定される。本実施例では、 ａ２＝１／１０２４ としている。

【００４２】なお、積分フィルタ回路１９に供給される
クロックパルスＣｐの周波数は入力信号Ｓ（ｆ）の周波
数より高いものとされており、クロックパルスＣｐの周
期のうちエッジ検出回路１４により矩形波信号Ｓ₁ の立
ち上がりエッジの検出とともにこの立ち上がりエッジに
対応された周期に応じた周期だけがエッジ検出回路１４
からエッジ検出信号として出力される。

【００４３】一方、エッジ検出回路１４により矩形波信
号Ｓ₁ の立ち上がりエッジが検出されなかった場合およ
び出力遅延信号Ｓ₃ が出力されなかった場合は、エッジ
加算回路１６はエッジ加算信号Ｓ₄ を出力せずゲート回
路１７は感度設定値Ｇｘを出力しないので、加算回路１
８にはオフセット設定値Ｄｘのみが入力される。

【００４４】また、エッジ検出回路１４に矩形波信号Ｓ
₁ の立ち上がりエッジが検出された場合、または出力遅
延信号Ｓ₃ が出力されてエッジ加算回路１６がエッジ加
算信号Ｓ₄ を出力したときは、ゲート回路１７より感度
設定値Ｇｘが加算回路１８に入力されてオフセット設定
値Ｄｘと加算された後、積分フィルタ回路１９に入力さ
れる。

【００４５】本実施例では、クロックパルスＣｐの周波
数を８１９２Ｈｚとしている。ここで、入力信号Ｓ
（ｆ）の周波数がクロックパルスＣｐの周波数の１／２
の４１９６Ｈｚであったとすると、エッジ検出回路１４
ではクロックパルスＣｐの半分の周期に対してエッジ検
出信号Ｓ₂ を出力し、シフトレジスタ回路１５もクロッ
クパルスＣｐの半分の周期に対して出力遅延信号Ｓ₃ を
出力するため、エッジ加算回路１６はクロックパルスＣ
ｐの全ての周期に対してエッジ加算信号Ｓ₄ を出力する
ので、ゲート回路１７からは常に感度設定値Ｇｘが出力
されることになる。上記の想定条件を基準にして感度設
定値Ｇｘを決める。

【００４６】即ち、前述の如く入力信号Ｓ（ｆ）が３０
０Ｈｚのとき計測回路１０の出力値Ａｘの値を３０７２
の比率として、 ３００／４０９６＝３０７２／Ｇｘ の比例式より、 Ｇｘ＝４１９４３ と設定している。

【００４７】したがって積分フィルタ回路１９の出力信
号Ｆｐは、矩形波信号Ｓ₁ の立ち上がりエッジが検出さ
れたとき、およびその遅延信号である出力遅延信号Ｓ₃
が出力されたときに、オフセット設定値Ｄｘの上に感度
設定値Ｇｘが加算され、次に矩形波信号Ｓ₁ の立ち上が
りエッジが検出されるまで、または出力遅延信号Ｓ₃ が
出力されるまで乗算係数ａ１にしたがって減少される信
号となる。

【００４８】この積分フィルタ回路１９の出力信号Ｆｐ
は、矩形波信号Ｓ₁の周波数が高くなれば周期が短くな
るため、矩形波信号Ｓ₁ の立ち上がりエッジが検出され
てから次の立ち上がりエッジが検出されるまでの時間が
短くなる。したがってその間にクロックパルスＣｐの周
期Ｔｐ毎にｙ（ｎ）が乗算係数ａ１の乗算により減少さ
れる回数が少なくなり、したがって積分フィルタ回路１
９の出力信号Ｆｐのレベルが平均的に高くなる。

【００４９】一方、入力信号Ｓ₁ の周波数が逆に低くな
れば周期は長くなり、ｙ（ｎ）が乗算係数ａ１により減
少される回数が多くなるので、積分フィルタ回路１９の
出力信号Ｆｐのレベルは平均的に低くなるよう動作す
る。

【００５０】このように、積分フィルタ回路１９の出力
信号Ｆｐの平均的レベルは、ゲート回路１７よりの感度
設定値Ｇｘの間欠的な入力値が積分されて入力信号Ｓ
（ｆ）の周波数に比例する振幅とされた値に、連続的な
オフセット設定値Ｄｘが加算された値となる。

【００５１】積分フィルタ回路２０は、積分フィルタ回
路１９と同一構成のディジタルフィルタである。この積
分フィルタ回路２０には、適当な指示応答性を付与し、
必要に応じてさらに別の積分フィルタ回路を追加し、ま
たは廃止しても構わない。

【００５２】積分フィルタ回路２０の出力信号Ａｘは、
駆動回路２１に入力された後、交差コイル式計器５を駆
動する。

【００５３】本実施例では、シフトレジスタ回路１５で
遅延された出力遅延信号Ｓ₃ がエッジ検出信号Ｓ₂ に加
算されるため、 Ｆ＝ｎ／２／τ （３） なる周波数Ｆを中心とした帯域が除去される。ただし、
ｎは奇数の正の整数、τはシフトレジスタ回路１５によ
る遅延時間である。

【００５４】図８は本発明の一実施例の減衰特性を示す
図である。このときτ＝１２５ｍｓｅｃに設定されてお
り、ｎ＝１のときＦ＝４Ｈｚ、ｎ＝３のときＦ＝１２Ｈ
ｚを中心周波数として減衰特性を示している。このよう
に遅延時間τを選ぶことにより減衰特性の中心周波数Ｆ
を設定し、低周波領域での指針２７の不要な振動を防止
することができる。

【００５５】図９は本発明の一実施例の出力変動特性を
示す図である。同図中、実線ＩＩＩは本発明の一実施例
の出力変動特性、破線ＩＶは、シフトレジスタ回路１５
及びエッジ加算回路１６を設けずエッジ検出信号Ｓ₂ に
よりゲート回路１７をゲートした場合の出力変動特性で
ある。

【００５６】図９に示す如く、低周波領域での出力の変
動、すなわち交差コイル式計器５の指針２７の不要な針
振れが防止されており、特に中心周波数に設定したｆ＝
４Ｈｚにおいては１／５以下に軽減されている。

【００５７】以上説明したとおり、本実施例によればエ
ッジ検出出力を遅延処理するためのエッジの有無、すな
わち、１ビットのデータをシフトすればよいため、計測
精度にかかわらず１ビット列のシフトレジスタでシフト
レジスタ回路を構成できる。よって、測定ビット数で除
した数のＤ形フリップフロップで構成することが可能と
なる。

【００５８】たとえば、クロック周波数を８１９２Ｈ
ｚ，分解能を３２ビット，遅延時間を１２５ｍｓｅｃと
すると、必要なＤ形フリップフロップの数は、 １×８１９２×０．１２５＝１０２４ （個） となり、従来に比べてシフトレジスタの数を１／３２に
でき、極めて簡易な回路構成で指示計器の不要な針振れ
を防止することができる特長がある。

【００５９】なお、上記実施例では計測回路を主に論理
回路による構成としたが、この構成に限らず、上記実施
例と実質的に同一の機能を有するものであれば、上記と
異なる論理回路により構成してもよいし、また上記計測
回路に関わる図２のブロック図及び図５の回路図中に示
す各回路を、マイクロコンピュータ等により構成しても
よい。また、２段目以降のフィルタ回路の数ならびに構
成は問わない。

【００６０】

【発明の効果】上述の如く本発明によれば、エッジ検出
手段で検出されたエッジ信号を１系列の遅延手段で遅延
させ、周波数−計測値変換手段に供給することにより、
１系列の遅延手段の所定の遅延時間にて設定される周波
数帯域を周波数−計測値変換手段の出力ディジタル値か
ら除去することができるため、指示計器の不要な針振れ
を防止することができる特長がある。なお、このとき、
遅延手段は１系列だけでよいので、回路構成を簡単にで
きる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の一実施例のブロック図である。

【図３】交差コイル式計器の要部の斜視図である。

【図４】交差コイル式計器に供給される駆動信号の波形
図である。

【図５】本発明の一実施例の要部の具体的な回路図であ
る。

【図６】本発明の一実施例の要部の動作を説明するタイ
ミングチャートである。

【図７】本発明の一実施例に適用された積分フィルタ回
路のブロック図である。

【図８】本発明の一実施例の減衰特性を示す図である。

【図９】本発明の一実施例の出力変動特性を示す図であ
る。

【符号の説明】

１ 信号生成手段 ２ エッジ検出手段 ３ 遅延手段 ４ 周波数−計測値変換手段 ５ 交差コイル式計器（指示計器） １０ 計測回路 １３ 波形整形回路（信号生成手段） １４ エッジ検出回路（エッジ検出手段） １５ シフトレジスタ回路（遅延手段） １６ エッジ加算回路 １７ ゲート回路 １８ 加算回路 １９、２０ 積分フィルタ回路 ２１ 駆動回路 Ａｘ 計測値（ディジタル値） Ｃｐ クロックパルス Ｄｘ オフセット設定値 Ｇｘ 感度設定値 Ｓ（ｆ） 入力信号 Ｓ₁ 矩形波信号（略矩形波信号） Ｓ₂ エッジ検出信号 Ｓ₃ 出力遅延信号 Ｓ₄ エッジ加算信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号の周波数に応じた周波数の略矩
   形波信号を生成する信号生成手段と、 前記信号生成手段よりの出力略矩形波信号をクロックパ
   ルスでサンプリングして前記クロックパルスに同期した
   エッジ検出信号を出力するエッジ検出手段と、 前記エッジ検出手段よりのエッジ検出信号をクロックパ
   ルスに同期して所定時間遅延させて出力する１系列の遅
   延手段と、 前記エッジ検出手段よりのエッジ検出信号と前記１系列
   の遅延手段よりの出力遅延信号とを入力し、前記入力信
   号の周波数に応じたディジタル値に変換して出力するこ
   とにより前記入力信号の周波数を計測する周波数−計測
   値変換手段とを具備し、 前記周波数−計測値変換手段の計測値を指示計器に出力
   することを特徴とする指示計器の計測回路。