DE102004001030B4 - Verschachtelte Hochauflösungsverzögerungskette - Google Patents
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Abstract
Verzögerungskette
(200), die folgende Merkmale aufweist:
eine Mehrzahl von Verzögerungselementen (220), die in Reihe gekoppelt sind, wobei jedes Verzögerungselement im wesentlichen eine Einheitsverzögerung einführt;
ein Schaltnetzwerk, das eine Mehrzahl von Eingängen aufweist, die mit jeweiligen Ausgängen der Verzögerungselemente (220) gekoppelt sind, und das eine ersten und einem zweiten Ausgang aufweist, wobei der erste Ausgang selektiv mit einem Ausgang eines eines ersten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelt ist und der zweite Ausgang selektiv mit einem Ausgang eines eines zweiten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelt ist, wobei der erste und der zweite Teilsatz miteinander verschachtelt sind; und
einen Phasenmischer (203), der einen mit dem ersten Ausgang des Schaltnetzwerks gekoppelten ersten Eingang und einen mit dem zweiten Ausgang des Schaltnetzwerks gekoppelten zweiten Eingang aufweist, wobei der Phasenmischer (203) ein Ausgangssignal erzeugt, das eine Funktion einer variablen Kombination des ersten und des zweiten Eingangs ist.
eine Mehrzahl von Verzögerungselementen (220), die in Reihe gekoppelt sind, wobei jedes Verzögerungselement im wesentlichen eine Einheitsverzögerung einführt;
ein Schaltnetzwerk, das eine Mehrzahl von Eingängen aufweist, die mit jeweiligen Ausgängen der Verzögerungselemente (220) gekoppelt sind, und das eine ersten und einem zweiten Ausgang aufweist, wobei der erste Ausgang selektiv mit einem Ausgang eines eines ersten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelt ist und der zweite Ausgang selektiv mit einem Ausgang eines eines zweiten Teilsatzes der Mehrzahl von Verzögerungselementen (220) gekoppelt ist, wobei der erste und der zweite Teilsatz miteinander verschachtelt sind; und
einen Phasenmischer (203), der einen mit dem ersten Ausgang des Schaltnetzwerks gekoppelten ersten Eingang und einen mit dem zweiten Ausgang des Schaltnetzwerks gekoppelten zweiten Eingang aufweist, wobei der Phasenmischer (203) ein Ausgangssignal erzeugt, das eine Funktion einer variablen Kombination des ersten und des zweiten Eingangs ist.
Description
- Die vorliegende Erfindung bezieht sich auf Verzögerungs-Regelschleifen-Schaltungen (DLL-Schaltungen, DLL = delay locked loop, Verzögerungsregelschleife), insbesondere auf Verzögerungsketten zur Verwendung bei DLL-Schaltungen.
- Elektronische Hochgeschwindigkeitssysteme weisen oft kritische Zeitsteuerungsanforderungen auf, die ein periodisches Taktsignal erfordern, das eine präzise Zeitsteuerungsbeziehung mit einem bestimmten Referenzsignal aufweist. Die verbesserte Leistungsfähigkeit von integrierten Schaltungen (ICs) und ihre ständig zunehmende Komplexität stellt eine Herausforderung in bezug darauf dar, solche ICs synchronisiert zu halten, wenn sie in immer komplexeren Systemen zusammenarbeiten.
- Der Betrieb aller Komponenten in einem System sollte in hohem Maße synchronisiert sein, d.h. der maximale zeitliche Versatz bzw. Unterschied zwischen den bedeutenden Flanken der internen Taktsignale aller Komponenten sollte minimal sein. Da unterschiedliche Komponenten unterschiedliche Herstellungsparameter aufweisen können, die, wenn sie mit weiteren Faktoren wie z.B. Umgebungstemperatur, Spannung und Verarbeitungsschwankungen zusammenkommen, zu großen Unterschieden bezüglich der Phasen der internen Taktsignale der unterschiedlichen Komponenten führen könnten, ist es zum Erzielen einer Synchronisierung eventuell nicht ausreichend, den Komponenten lediglich einen systemübergreifenden Referenztakt zuzuführen.
- Eine Art und Weise, auf die eine Synchronisierung bereits erzielt wurde, besteht in der Verwendung von Verzögerungs-Regelschleifen-Schaltungen (DLL-Schaltungen).
1 ist ein Blockdiagramm einer typischen DLL-Schaltung. Die DLL umfaßt einen Phasendetektor10 , der die Phasendifferenz zwischen einem Eingangstaktsignal und einem Ausgangstaktsignal derselben Frequenz erfaßt und ein auf die Phasendifferenz bezogenes digitales Signal erzeugt. Das Phasendifferenzsignal wird wiederum durch einen Verzögerungssteuerblock20 verwendet, um eine Verzögerungskette30 zu steuern, die die Zeitsteuerung des Ausgangstaktsignals bezüglich des Eingangstaktsignals entsprechend vorschiebt oder verzögert, bis die ansteigende Flanke des Ausgangstaktsignals mit der ansteigenden Flanke des Eingangstaktsignals zusammentrifft. Der Phasendetektor10 , der Steuerblock20 und die Verzögerungskette30 arbeiten somit in einer geschlossenen Schleife, um die beiden Taktsignale phasengleich zu schalten und somit die Komponenten, deren Operationen gemäß den jeweiligen Taktsignalen zeitlich gesteuert sind, zu synchronisieren. - Optional kann in dem Rückkopplungspfad von dem Ausgang der Verzögerungskette
30 zu dem Phasendetektor10 eine Rückkopplungsverzögerung40 enthalten sein. Die Rückkopplungsverzögerung40 kann verwendet werden, um eine zusätzliche Verzögerung zu kompensieren, der der Ausgangstakt unterworfen sein kann, so daß der weitere verzögerte Ausgangstakt mit dem Eingangstakt phasengleich ist. - Die Präzision, mit der eine DLL-Schaltung die Phasen von zwei Taktsignalen aufeinander abstimmen kann, hängt zum großen Teil von der Auflösung der bei der DLL verwendeten Verzögerungskette ab. Die Auflösung der Verzögerungskette bezieht sich auf die Größe der Verzögerungsinkremente, um die ein Eingangssignal verzögert werden kann. Je kleiner die Verzögerungsinkremente, desto feiner die Auflösung der Verzögerungskette. Allgemein gilt jedoch auch: Je feiner die Auflösung der Verzögerungskette, desto höher ihre Komplexität. Ferner stellt die Verzögerungskette den Hauptanteil der Komplexität der DLL-Schaltung dar. Es ist somit wünschenswert, eine feine Auflösung zu erzielen, ohne die Komplexität der Verzögerungskette unmäßig zu erhöhen.
-
2 zeigt eine typische Verzögerungskette30 , die mehrere Verzögerungselemente120 aufweist, von denen jedes dieselbe Verzögerungsperiode τ einbringt. Ein Taktsignal wird an einen Eingangspuffer100 angelegt, dessen Ausgang mit dem Eingang eines ersten Verzögerungselements120.1 gekoppelt ist, dessen Ausgang wiederum mit dem Eingang eines weiteren Verzögerungselements120.2 gekoppelt ist, und so weiter. Der Ausgang des Eingangspuffers100 und jedes Verzögerungselements120.1 -120.N ist mit einem jeweiligen Schalter PS0-PSN gekoppelt. Der Ausgang des letzten Verzögerungselements120.N+1 wird nicht verwendet. Das letzte Verzögerungselement120.N+1 ist vorgesehen, um die Last, die durch das vorletzte Verzögerungselement120.N erfahren wird, ähnlich derjenigen zu machen, die durch die anderen Verzögerungselemente erfahren wird, wodurch ein ähnliches Ansprechverhalten geliefert wird. Die Ausgänge der Schalter PS0-PSN sind mit dem Eingang eines Ausgangspuffers101 gekoppelt. Die Verzögerungssteuerlogik20 bewirkt, daß zu jeglichem Zeitpunkt nur einer der Schalter schließt, wodurch einer der Ausgänge der Verzögerungselemente120 oder des Eingangspuffers100 für ein Anlegen an den Ausgangspuffer101 ausgewählt wird. - Der Ausgang des Ausgangspuffers
101 ist mit dem Eingang eines weiteren Verzögerungselements121 und mit einem ersten Eingang eines Phasenmischers103 gekoppelt. Der Ausgang des Verzögerungselements121 ist mit einem zweiten Eingang des Phasenmischers103 gekoppelt. Die durch das Verzögerungselement121 eingebrachte Verzögerung τ ist dieselbe wie die jedes der Verzögerungselemente120 . Der Phasenmischer103 erzeugt ein Signal, DLL Takt, das (zusätzlich zu einer nominalen Ausbreitungsverzögerung) zwischen den zwei Eingängen des Phasenmischers um einen Teil der Verzögerung τ verzögert ist. Der Teil der Verzögerung τ, um den das Ausgangssignal verzögert ist, ist gemäß einem Phasenmischsteuersignal ausgewählt, das durch die Verzögerungssteuerlogik20 erzeugt wird. - Man kann sagen, daß der Phasenmischer
103 eine Feineinstellung der Verzögerung durch die Verzögerungskette liefert, wohingegen die mehreren Verzögerungselemente120 eine Grobeinstellung liefern. - Beim Erhöhen der Verzögerung durch die Verzögerungskette bis zu dem gewünschten Ausmaß stellt die Verzögerungssteuerlogik
20 zuerst die Verzögerung durch den Phasenmischer103 ein. Falls die maximale Verzögerung durch den Phasenmischer103 jedoch nicht ausreichend ist, steuert die Steuerlogik die Schalter PS0-PSN, um ein zusätzliches Inkrement der Verzögerung, τ, hinzuzufügen, und stellt die Verzögerung durch den Phasenmischer neu ein. Die Verzögerung durch den Phasenmischer wird anschließend wie zuvor eingestellt, und die Schalter PS0-PSN können nach Bedarf eingestellt werden. Der Vorgang wird wiederholt, bis die Verzögerungskette30 konfiguriert ist, um das gewünschte Verzögerungsausmaß zwischen den Eingangs- und Ausgangssignalen einzuführen. - Um einen plötzlichen Sprung der Phase des Ausgangssignals zu vermeiden, sollte der Übergang bei dem zuvor erwähnten iterativen Vorgang zwischen der Fein- und der Grobeinstellung der Verzögerung durch die Verzögerungskette, der als „Weiterreichen von fein zu grob" bezeichnet wird, so durchgeführt werden, daß die Hinzufügung der inkrementalen Verzögerung τ über die Verzögerungselemente
120 im wesentlichen gleichzeitig mit dem Neueinstellen der Verzögerung durch den Phasenmischer103 stattfindet. Falls jedoch ein Phasensprung auftritt, ist er nicht größer als τ, das inkrementale Verzögerungsausmaß. Bei niedrigen Taktfrequenzen ist jeglicher durch die DLL eingeführte Phasensprung eventuell nicht bedeutend, da er einen kleinen Prozentsatz der Taktperiode darstellt. Bei hohen Frequenzen kann ein derartiger Phasensprung jedoch inakzeptabel sein. Das Vorliegen eines derartigen Phasensprunges begrenzt daher den Bereich von Taktfrequenzen, bei denen eine DLL arbeiten kann. - Eine Lösung besteht darin, eine Verzögerungskette zu liefern, die eine sehr hohe Auflösung (kleines τ) aufweist, so dass jeglicher stattfindende Phasensprung relativ zu der Taktperiode vernachlässigbar ist. Dieser Lösungsansatz führt jedoch zu einer beträchtlich erhöhten Komplexität der Verzögerungskette oder verringert alternativ dazu die maximal erreichbare Verzögerung der Verzögerungskette und somit den Funktionsbereich der DLL.
- Die
EP 1 045 518 A1 beschreibt einen Phasenmischer, der ein Signal mit einem nicht-ganzzahligen Mehrfachen eines Referenzsignals verriegelt. Der Phasenmischer umfasst ein umlaufendes Schieberegister und einen Multiplexer. Das Schieberegister gibt Adressen an den Multiplexer aus, und der Multiplexer wählt seinerseits eine der Phasen des Referenzoszillators als Ausgangssignal aus. Das Ausgangssignal des Multiplexers wird verwendet, um das Schieberegister zu takten. Da die Phasen des Referenzoszillators selbst verschoben ist, führt die aufeinanderfolgende Auswahl der Phasenpulse zu einem Ausgangssignal, welches ein nicht-ganzzahliges Mehrfaches der Referenzoszillatorfrequenz ist. - Die US 2002/0030522 A1 beschreibt die Bereitstellung und Phasensteuerung von Differentialtaktsignalen durch eine Phasensteuerschaltung. Auf der Grundlage von Differentialtaktsignalen, deren Phasen durch eine Phasensteuerschaltung gesteuert wird, erzeugt eine Verzögerungsverriegelungsschleife
16 Phasentaktsignale und führt diese Phasenkomparatoren zu. Eine Steuerspannung, die durch ein Phasensteuersignal auf der Grundlage der Phasendifferenzinformation, die von den Phasenkomparatoren ausgegeben wird, erzeugt wird, wird über eine Rückkopplungsschleife an die Phasensteuerschaltung zurückgeführt, die das Steuersignal zur Steuerung der Phasen der Differentialtaktsignale verwendet. - Die WO 00/67381 A1 beschreibt eine Frequenzmultipliziererschaltung, die eine Verzögerungsschaltung aufweist, die an einem Ende ein Referenztaktsignal empfängt, um Ausgangssignale an entsprechenden Verzögerungselementen bereitzustellen. Ferner ist eine Taktkombiniererschaltung vorgesehen, die Paare der Ausgangssignale empfängt, um eine ansteigende und eine abfallende Flanke eines Ausgangstaktpulses zu erzeugen. Die Verzögerungsleitung kann in einer Verzögerungsverriegelungsschleife vorgesehen sein, um die Periode der Verzögerungselemente anzupassen.
- Die US-A-5,777,501 beschreibt eine Verzögerungsleitung mit einer einstellbaren Verzögerung. Die Verzögerungsleitung umfasst eine Vorrichtung zum Empfangen eines Eingangstaktsignals und zum Bereitstellen einer invertierten und einer nicht-invertierten Version desselben. Ferner sind eine Mehrzahl von seriell verschalteten Inverterstufen vorgesehen, von denen jede das invertierte und das nichtinvertierte Taktsignal empfängt. Die Ausgänge der Inverterstufen, mit Ausnahme der letzten Inverterstufe, sind zu überkreuzen mit Eingängen einer unmittelbar folgenden Inverterstufe verschaltet.
- Die US-A-5,909,133 beschreibt eine Taktsignalmodellierungsschaltung, die fähig ist, schneller ein internes Taktsignal in ein externes Taktsignal umzuwandeln. Die Schaltung umfasst eine Verzögerungseinheit, die externe Signale empfängt, die eine Mehrzahl von verzögerten Signalen ausgibt. Über eine Mehrzahl von Flip-Flop-Schaltungen werden die Signale an eine Vergleichereinheit weitergegeben, wo diese mit weiteren Signalen verglichen wird.
- Die US-A-5,757,218 beschreibt eine Schaltung zur Korrektur des Tastzyklus, um die Korrektur von Taktsignaltastzyklen zu verbessern. Die Schaltung umfasst das Korrigieren von Fehlern, die durch dazwischenliegende Elemente in einem Taktsignalverteilungsnetzwerk eingebracht werden. Die Schaltung umfasst eine Taktzerhackerschaltung, eine Tastzyklusvergleicherschaltung und eine Steuerschaltung. Die Vergleicherschaltung vergleicht den Tastzyklus des Taktsignals mit dem eines Referenzsignals, und die Steuerschaltung stellt die Taktzerhackerschaltung basierend auf den Vergleich ein, woraus sich ein Ausgangssignal mit einem korrekten Tastzyklus ergibt.
- Die nachveröffentlichte
DE 102 44 123 A1 beschreibt eine Verzögerungs-verriegelte Schleifenschaltung und eine integrierte Halbleiterschaltungseinrichtung, die eine erste DLL und eine zweite DLL aufweisen. Die erste DLL umfasst erste und zweite Verzögerungsleitungen zum Verzögern eines empfangenen Frequenz-geteilten Takts. Ferner umfasst sie einen Phasendetektor zum Ermitteln der Phasendifferenz zwischen dem Taktsignal und dem Ausgang der zweiten Verzögerungsleitung sowie einen Zähler. Die zweite DLL umfasst eine dritte und eine vierte Verzögerungsleitung, um ein Frequenz-geteiltes Taktsignal zu verzögern. Ferner ist ein Multiplexer vorgesehen, der die Ausgangssignale der dritten und vierten Leitung empfängt, um ein Signal auszugeben, in dem die Zeitverläufe ansteigender und abfallender Flanken durch ansteigende Flanken der Ausgangssignale und dann durch fallende Flanken der Ausgangssignale bestimmt werden. - Es ist die Aufgabe der vorliegenden Erfindung, eine Verzögerungskette und ein Verfahren mit verbesserten Charakteristika zu schaffen.
- Diese Aufgabe wird durch eine Verzögerungskette gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 10 gelöst.
- Vorzugsweise findet die erfindungsgemäße Verzögerungskette Verwendung in einer Verzögerungs-Regelschleife-Schaltung oder einer integrierten Schaltung.
- Die vorliegende Erfindung überwindet die oben erörterten Probleme herkömmlicher DLLs, indem sie eine Hochauflösungs-Verzögerungskette schafft, die das Thema einer Weiterreichung von fein zu grob angeht. Die Verzögerungskette der vorliegenden Erfindung kann ein Weiterreichen von fein zu grob ohne eine unerwünschte Phasendiskontinuität durchführen.
- Bei einem exemplarischen Ausführungsbeispiel einer Verzögerungskette der vorliegenden Erfindung ist eine Mehrzahl von Verzögerungselementen in Reihe angeordnet. Ein erstes verzögertes Taktsignal wird erzeugt, indem einer der Ausgänge eines ersten Teilsatzes der Mehrzahl von Verzögerungselementen ausgewählt wird, während ein zweites verzögertes Taktsignal erzeugt wird, indem einer der Ausgänge eines zweiten Teilsatzes der Mehrzahl von Verzögerungselementen ausgewählt wird. Bei einem sequentiellen Nummerieren der Verzögerungselemente in der Reihenfolge, in der sie verbun den sind, besteht der erste Teilsatz von Verzögerungselementen aus den ungeradzahligen Verzögerungselementen, während der zweite Teilsatz von Verzögerungselementen aus den geradzahligen Verzögerungselementen besteht. Die Ausgänge der Verzögerungselemente werden so ausgewählt, daß, wenn der Ausgang des Verzögerungselements N ausgewählt wird, der Ausgang des Verzögerungselements N+1 ebenfalls ausgewählt wird. Das erste und das zweite verzögerte Taktsignal werden somit um eine Einheitsverzögerungsperiode (τ) versetzt. Zu jeglichem Zeitpunkt werden die Ausgänge eines Paars von Verzögerungselementen (N, N+1) als das erste und das zweite verzögerte Taktsignal ausgewählt.
- Die zwei verzögerten Taktsignale werden mit den Eingängen eines Phasenmischers gekoppelt, der ein Ausgangssignal erzeugt, dessen Phase so eingestellt werden kann, daß sie zwischen Phasen der zwei verzögerten Taktsignale (zusätzlich zu der durch den Phasenmischer selbst eingeführten Ausbreitungsverzögerung) variiert.
- Beim Durchführen einer Weiterreichung von fein zu grob wählt die Verzögerungskette der vorliegenden Erfindung die Ausgänge des nächsten Paares von Verzögerungselementen in der Kette aus, ohne den Phasenmischer neu einzustellen. Die Verzögerung kann anschließend auf feine Weise mit dem Phasenmischer addiert werden, indem die Gewichtung des späteren verzögerten Taktsignals erhöht wird (während die Gewichtung des früheren verzögerten Taktsignals verringert wird). Die Verzögerungskette der vorliegenden Erfindung kann somit eine reibungslose Weiterreichung von fein zu grob ohne den unerwünschten Phasensprung, für den bekannte Verzögerungsketten anfällig sind, durchführen.
- Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
-
1 ein Blockdiagramm einer exemplarischen digitalen Verzögerungs-Regelschleife (DLL); -
2 eine herkömmliche Verzögerungskette zur Verwendung bei einer DLL; -
3 ein exemplarisches Ausführungsbeispiel einer Verzögerungskette gemäß der vorliegenden Erfindung; -
4A mit4C Zeitsteuerungsdiagramme, die die Funktionsweise eines exemplarischen Phasenmischers veranschaulichen, der bei der Verzögerungskette der3 nützlich ist; und -
5 ein Zeitsteuerungsdiagramm, das die Funktionsweise eines exemplarischen Ausführungsbeispiels einer DLL gemäß der vorliegenden Erfindung veranschaulicht. -
3 ist ein Blockdiagramm eines exemplarischen Ausführungsbeispiels einer Verzögerungskette200 gemäß der vorliegenden Erfindung. Die Verzögerungskette200 weist eine Mehrzahl von Verzögerungselementen220 auf, von denen jedes seinen Ausgang relativ zu seinem Eingang um eine Einheitsverzögerung von τ verzögert. Die Verzögerungselemente sind in Reihe gekoppelt, wobei der Eingang des ersten Verzögerungselements220.1 mit dem Ausgang eines Eingangspuffers210 gekoppelt ist. Ein an den Eingang des Eingangspuffers210 angelegtes Eingangstaktsignal wird somit durch jedes der Mehrzahl von Verzögerungselementen220 inkremental verzögert. Die Anzahl von Verzögerungselementen und die durch jedes eingebrachte Verzögerung hängen von der Anwendung ab, an die die DLL angepaßt ist. - Der Ausgang des Eingangspuffers
210 und der Ausgang jedes Verzögerungselements220 ist mit einer ersten Seite eines jeweiligen Schalters, die als S0 bis S(2N+1) bezeichnet sind, gekoppelt. Die geradzahligen Schalter S0, S2, ... S2N sind mit dem Ausgang des Eingangspuffers210 , dem Ausgang des zweiten Verzögerungspuffers220.2 bzw. den Ausgängen der verbleibenden geradzahligen Verzögerungselemente gekoppelt. Desgleichen sind die ungeradzahligen Schalter S1, S3, ... S2N+1 mit den Ausgängen der ungeradzahligen Verzögerungselemente (220.1 ,220.3 , ...220.(2N+1) ) gekoppelt. Die Ausgänge der geradzahligen Schalter sind mit dem Eingang eines Puffers201 gekoppelt, während die Ausgänge der ungeradzahligen Schalter mit dem Eingang eines Puffers202 gekoppelt sind. Die Schalter S0-S2N+1 sind Teil eines Schaltnetzwerks, das auf verschiedene Weisen implementiert sein kann, wie Fachleuten einleuchten wird. Beispielsweise kann ein derartiges Schaltnetzwerk mit Logikgattern implementiert sein, die in einer Multiplexerkonfiguration angeordnet sind. Der Einfachheit halber sind Schalter gezeigt. - Das letzte Verzögerungselement
220.2N+2 wird verwendet, um die Last, die durch das vorletzte Verzögerungselement220.2N+1 erfahren wird, ähnlich derjenigen zu machen, die durch die anderen Verzögerungselemente erfahren wird, wodurch ein ähnliches Ansprechverhalten geliefert wird. Der Ausgang des letzten Verzögerungselements220.2N+2 wird nicht verwendet. - Zu jeglichem Zeitpunkt ist lediglich ein geradzahliger Schalter und ein ungeradzahliger Schalter geschlossen. Überdies sind die zwei Schalter, die geschlossen werden, zueinander benachbart. Somit können beispielsweise die folgenden Schalterpaare zu jeglichem Zeitpunkt geschlossen sein: (S0, S1), (S1, S2), (S2, S3) ... (S2N-1, S2N) und (S2N, S2N+1). Als solches ist das Signal Gerade Takt, das an dem Ausgang des Puffers
201 erzeugt wird, eine Version des Eingangstaktes, der um ein geradzahliges Vielfaches von τ, der Einheitsverzögerung, verzögert wurde, wohingegen das Signal Ungerade Takt, das an dem Ausgang des Puffers202 erzeugt wird, eine Version des Eingangstaktes ist, der um ein ungeradzahliges Vielfaches von τ verzögert wurde. Ferner sind die Signale Gerade Takt und Ungerade Takt um eine Einheits verzögerungsperiode τ versetzt. Je nachdem, welches Schalterpaar geschlossen ist, kann Gerade Takt (um die Einheitsverzögerungsperiode τ) Ungerade Takt voraus sein, oder Ungerade Takt kann Gerade Takt voraus sein. Falls beispielsweise S2 und S3 geschlossen sind, ist Gerade Takt voraus, wohingegen Ungerade Takt voraus ist, wenn S3 und S4 geschlossen sind. - Die Signale Gerade Takt und Ungerade Takt werden Eingängen eines Phasenmischers
203 bereitgestellt. Der Phasenmischer203 erzeugt ein Ausgangssignal DLL Austakt, dessen Phase eine variable Kombination der Phasen der Eingänge Gerade Takt und Ungerade Takt ist. Beispielsweise kann die Phase des Ausgangs des Phasenmischers eine gewichtete Summe der Phasen der Eingänge sein, wobei die jeweiligen Gewichte der Phasen der Eingänge komplementär sind (z.B. die Summe der Gewichte ist konstant) und durch ein in den Phasenmischer eingegebenes Steuersignal (Phasen Misch Steuer Signal) bestimmt werden. Die Funktionsweise eines exemplarischen Ausführungsbeispiels des Phasenmischers203 kann wie folgt ausgedrückt werden:
wobei:
Paus = Phase des Ausgangssignals
P0 = Phase des Signals beim Eingang 0
P1 = Phase des Signals beim Eingang 1
W0 = an die Phase des Signals beim Eingang 0 angelegtes Gewicht
W1 = an die Phase des Signals beim Eingang 1 angelegtes Gewicht
0 ≤ W0 ≤ 1
0 ≤ W1 ≤ 1
W0 + W1 = 1
Paus = W0·P0 + W1·P1 - Man sollte jedoch beachten, daß der Phasenmischer auch eine Ausbreitungsverzögerung einführt und daß die Phase des Ausgangssignals diese Verzögerung widerspiegelt.
- Die Funktionsweise eines exemplarischen Phasenmischers ist in den
4A bis4C veranschaulicht. Bei diesem Ausführungsbeispiel weist das Mischsteuersignal einen 8-Bit-Wert auf, der zwischen 00000000 (00h) und 11111111 (FFh) variieren kann und somit 256 einzelne Einstellschritte liefert. Bei einem Extrem, bei dem das Mischsteuersignal einen Wert von 00h aufweist, wird die Phase des Ausgangssignals gänzlich durch den Eingang 0 (d.h. das Gewicht für den Eingang 0 beträgt 1,0) und überhaupt nicht durch den Eingang 1 (d.h. das Gewicht für den Eingang 1 beträgt 0,0) bestimmt. Diese Bedingung ist in4A veranschaulicht. Wenn sich das Phasenmischsteuersignal an dem anderen Extrem, FFh, befindet, wird die Phase des Ausgangssignals gänzlich durch den Eingang 1 (d.h. das Gewicht für den Eingang 1 ist 1,0) und überhaupt nicht durch den Eingang 0 (d.h. das Gewicht für den Eingang 0 ist 0,0) bestimmt. Dies ist in4B veranschaulicht.4C veranschaulicht einen Zwischenfall, bei dem das Mischsteuersignal zwischen den zwei extremen Werten liegt. - Der steuerbare Bereich der Phase des Mischerausgangs ist vorzugsweise im wesentlichen derselbe wie der Phasenunterschied zwischen den zwei Eingangssignalen, der in diesem Fall die Einheitsverzögerungsperiode τ ist. Wie oben erwähnt wurde, beachte man ferner, daß das Ausgangssignal zusätzlich dazu, daß es durch den Phasenmischer um einen bestimmten Teil der Einheitsverzögerungsperiode τ verzögert ist, auch um eine gewisse nominale Ausbreitungsverzögerung verzögert ist, die vorzugsweise für alle Werte des Mischsteuersignals konstant ist.
- Die Schalter und der Phasenmischer unterliegen der Steuerung eines Verzögerungssteuerblocks als Funktion eines Phasendifferenzsignals, das durch einen Phasendetektor erzeugt wird. Angesichts der hierin gelieferten Beschreibung liegen die Besonderheiten dieser Blöcke im Verständnis eines jeweiligen Fachmannes und müssen nicht ausführlicher beschrieben werden. Ferner können die Verzögerungselemente, Puffer, Schalter und der Phasenmischer unter Verwendung einer Vielzahl hinreichend bekannter Techniken implementiert werden. Überdies können die einzelnen Schalter durch funktionell äquivalente Strukturen, beispielsweise einen Multiplexer oder dergleichen, ersetzt werden.
- Im folgenden wird die Funktionsweise der exemplarischen Verzögerungskette
200 in einer DLL beschrieben. Wie oben in Verbindung mit1 erörtert wurde, wird die Verzögerungskette200 durch den Verzögerungssteuerblock20 gesteuert, um ein Eingangstaktsignal um eine variable Zeit zu verzögern. Das variable Verzögerungsausmaß, das durch die Verzögerungskette200 eingeführt wird, umfaßt im allgemeinen zusätzlich zu einer „feinen" Komponente, die ein Bruchteil der Einheitsverzögerungsperiode τ ist, wie sie durch den Phasensteuereingang in den Phasenmischer203 bestimmt wird, eine „grobe" Komponente, die ein ganzzahliges Vielfaches der Einheitsverzögerungsperiode τ ist, wie sie durch die Zustände der Schalter S0-S2N+1 bestimmt wird. Wie Fachleute verstehen werden, umfaßt die durch die Verzögerungskette eingeführte Gesamtverzögerung auch eine im wesentlichen feststehende Komponente, die auf Ausbreitungsverzögerungen durch verschiedene Komponenten der Verzögerungskette zurückzuführen ist. Für die Zwecke der vorliegenden Erläuterung kann diese feststehende Komponente ignoriert werden. - Bei einem anfänglichen Zustand, bei dem der Ausgangstakt und der Eingangstakt phasenverschoben sind, liegt die variable Verzögerung durch die Verzögerungskette
200 bei einem gewissen anfänglichen Wert, z.B. 0. Wie Fachleute erkennen werden, kann die Verzögerugssteuerung die Verzögerungskette200 konfigurieren, um mit einem Nicht-Null-Verzögerungswert zu beginnen, der eine Funktion des Wertes der Phasendifferenz, die durch den Phasendetektor10 erfaßt wird, sein kann. Der Fall einer anfänglichen Null-Variable-Verzögerung-Bedingung ist lediglich veranschaulichend und wird der Einfachheit halber verwendet. - Bei diesem anfänglichen Zustand sind die Schalter S0 und S1 geschlossen, und das Phasen Misch-Steuer Signal weist einen Null-Wert auf. Der Verzögerungssteuerblock
20 erhöht anschließend die Verzögerung durch den Phasenmischer203 inkremental, indem er den Wert des Phasenmischsteuersignals erhöht. Dies ist der feine Teil der Verzögerungseinstellprozedur. Falls das Phasenmischsteuersignal den maximalen Wert (FFh) erreicht und zwischen dem Eingangs- und dem Ausgangstaktsignal immer noch eine unerwünschte Phasendifferenz vorliegt, konfiguriert der Verzögerungssteuerblock20 anschließend die Schalter derart, daß die Schalter S1 und S2 geschlossen sind (d.h. der Schalter S0 wird geöffnet und der Schalter S2 ist geschlossen). Wenn die Schalter S1 und S2 geschlossen sind, hinkt Gerade Takt um eine Einheitsverzögerungsperiode τ hinter Ungerade Takt hinterher. Dies ist der grobe Teil der Verzögerungseinstellprozedur. Die Phase des Ausgangstaktes ändert sich jedoch erst, wenn das Phasenmischsteuersignal (von dem maximalen Wert FFh) verringert wird. Der Verzögerungssteuerblock fährt anschließend fort, die variable Verzögerung durch die Verzögerungskette zu erhöhen, indem er den Wert des Phasenmischsteuersignals verringert. Falls das Phasenmischsteuersignal den minimalen Wert (00h) erreicht und zwischen dem Eingangs- und dem Ausgangstaktsignal immer noch eine unerwünschte Phasendifferenz vorliegt, konfiguriert der Verzögerungssteuerblock20 anschließend die Schalter so, daß die Schalter S2 und S3 geschlossen sind (d.h. Schalter S1 wird geöffnet und Schalter S3 ist geschlossen). Wenn S2 und S3 geschlossen sind, hinkt Ungerade Takt um eine Einheitsverzögerungsperiode τ hinter Gerade Takt hinterher. Die Phase des Ausgangstaktes ändert sich jedoch erst, wenn das Phasenmischsteuersignal (von dem Minimalwert 00h) erhöht wird. Der Verzögerungssteuerblock fährt anschließend fort, die variable Verzögerung durch die Verzögerungskette zu erhöhen, indem er den Wert des Phasenmischsteuersignals erhöht. Diese iterative Prozedur wird durchgeführt, bis der Phasendetektor10 keine Phasendifferenz (oder eine gewünschte vorbestimmte Phasendifferenz) zwischen dem Eingangs- und dem Ausgangstakt erfaßt. - Wie sich aus der obigen Beschreibung ergibt, vermeidet die vorliegende Erfindung die Probleme einer Weiterreichung von fein zu grob, die beim Stand der Technik auftreten, indem sie die Zustände jeglicher Schalter (S0-S2N+1) zu dem oder ungefähr zu demselben Zeitpunkt wie der Phasenmischer nicht verändert. Jeglicher durch die Grobeinstellung (d.h. Änderung von Schalterzuständen) bewirkte Phasensprung wird durch den Phasenmischer maskiert (d.h. die Gewichtung des übergehenden Eingangs ist zum Zeitpunkt des Übergangs null) und erscheint nicht an dem Ausgangstaktsignal.
-
5 zeigt ein Signalzeitsteuerdiagramm, das die oben beschriebene Funktionsweise der Verzögerungskette der vorliegenden Erfindung veranschaulicht. Bei dem in5 veranschaulichten Beispiel befindet sich die Verzögerungskette zuerst in einem Zustand500 , bei dem Ungerade Takt hinter Gerade Takt hinterherhinkt (d.h. ein Schalterpaar, das aus einem geradzahligen Schalter S2N und dem nächsten ungeradzahligen Schalter S2N+1 gebildet ist, ist geschlossen), und der Phasenmischer führt eine Zwischenverzögerung ein (d.h. die Phasenmischsteuerung befindet sich bei einem Zwischenwert, z.B. 01001001). Die Verzögerung durch den Phasenmischer wird anschließend erhöht, bis sie den maximalen Wert (11111111) erreicht, so daß bei 510 die Phase des Ausgangssignals, DLL Austakt, gänzlich durch Ungerade Takt bestimmt wird. Der Verzögerungssteuerblock bestimmt anschließend, daß eine zusätzliche Verzögerung erforderlich ist (d.h. der Phasendetektor erfaßt immer noch eine Phasendifferenz zwischen dem Eingangs- und dem Ausgangstakt), und bei520 steuert er die Zustände der Schalter, so daß der ungeradzahlige Schalter S2N+1 und der nächste geradzahlige Schalter S2(N+1) geschlossen sind. Dies bewirkt, daß Gerade Takt um eine Einheitsverzögerungsperiode τ hinter Ungerade Takt hinterherhinkt. Man beachte jedoch, daß sich die Phase des Ausgangssignals DLL Austakt nicht ändert, weil sie immer noch gänzlich durch die Phase von Ungerade Takt bestimmt wird (siehe525 ). Die Verzögerung durch die Verzögerungskette wird anschließend erhöht, indem das Phasenmischsteuersignal von dem maximalen Wert (11111111) nach Bedarf auf einen niedrigeren Wert dekrementiert wird.5 zeigt, wie sich das Phasenmischsteuersignal bei530 bis auf den minimalen Wert (00000000) verringert.
Claims (12)
- Verzögerungskette (
200 ), die folgende Merkmale aufweist: eine Mehrzahl von Verzögerungselementen (220 ), die in Reihe gekoppelt sind, wobei jedes Verzögerungselement im wesentlichen eine Einheitsverzögerung einführt; ein Schaltnetzwerk, das eine Mehrzahl von Eingängen aufweist, die mit jeweiligen Ausgängen der Verzögerungselemente (220 ) gekoppelt sind, und das eine ersten und einem zweiten Ausgang aufweist, wobei der erste Ausgang selektiv mit einem Ausgang eines eines ersten Teilsatzes der Mehrzahl von Verzögerungselementen (220 ) gekoppelt ist und der zweite Ausgang selektiv mit einem Ausgang eines eines zweiten Teilsatzes der Mehrzahl von Verzögerungselementen (220 ) gekoppelt ist, wobei der erste und der zweite Teilsatz miteinander verschachtelt sind; und einen Phasenmischer (203 ), der einen mit dem ersten Ausgang des Schaltnetzwerks gekoppelten ersten Eingang und einen mit dem zweiten Ausgang des Schaltnetzwerks gekoppelten zweiten Eingang aufweist, wobei der Phasenmischer (203 ) ein Ausgangssignal erzeugt, das eine Funktion einer variablen Kombination des ersten und des zweiten Eingangs ist. - Verzögerungskette (
200 ) gemäß Anspruch 1, bei der Signale an dem ersten und dem zweiten Ausgang des Schaltnetzwerks eine Zeitsteuerungsdifferenz aufweisen, die im wesentlichen gleich der Einheitsverzögerung ist. - Verzögerungskette (
200 ) gemäß Anspruch 1 oder 2, bei der der Phasenmischer (203 ) die Zeitsteuerung des Ausgangssignals um eine ganze Zeitperiode, die im wesentlichen gleich der Einheitsverzögerung ist, selektiv variiert. - Verzögerungskette (
200 ) gemäß einem der Ansprüche 1 bis 3, bei der sich eine Phase eines Signals an dem ersten Ausgang des Schaltnetzwerks ändert, wenn ein Einfluss des ersten Eingangs des Phasenmischers auf das Ausgangssignal im wesentlichen null beträgt, und bei der sich eine Phase eines Signals an dem zweiten Ausgang des Schaltnetzwerks ändert, wenn ein Einfluss des zweiten Eingangs des Phasenmischers auf das Ausgangssignal im wesentlichen null beträgt. - Verzögerungskette (
200 ) gemäß einem der Ansprüche 1 bis 4, bei der die variable Kombination des ersten und des zweiten Eingangs eine Funktion einer dem ersten Eingang zugeordneten ersten Gewichtung und einer dem zweiten Eingang zugeordneten zweiten Gewichtung ist, wobei die erste und die zweite Gewichtung eine inverse Beziehung aufweisen. - Verzögerungskette (
200 ) gemäß einem der Ansprüche 1 bis 5, bei der das Schaltnetzwerk folgende Merkmale umfasst: einen ersten Satz von Schaltern, wobei jeder des ersten Satzes von Schaltern eine mit einem jeweiligen Ausgang des ersten Teilsatzes der Mehrzahl von Verzögerungselementen (220 ) gekoppelte erste Seite und eine mit dem ersten Ausgang des Schaltnetzwerks gekoppelte zweite Seite aufweist; und einen zweiten Satz von Schaltern, wobei jeder des zweiten Satzes von Schaltern eine mit einem jeweiligen Ausgang des zweiten Teilsatzes der Mehrzahl von Verzögerungselementen (220 ) gekoppelte erste Seite und eine mit dem zweiten Ausgang des Schaltnetzwerks gekoppelte zweite Seite aufweist. - Verzögerungskette (
200 ) gemäß einem der Ansprüche 1 bis 6, bei der die Mehrzahl von Verzögerungselementen (220 ) entsprechend ihrer jeweiligen Positionen in der Verzögerungskette (200 ) nummeriert ist, wobei der erste Teilsatz der Mehrzahl von Verzögerungselementen (220 ) aus ungeradzahligen Verzögerungselementen gebildet ist und der zweite Teilsatz der Mehrzahl von Verzögerungselementen aus geradzahligen Verzögerungselementen gebildet ist. - Verwendung einer Verzögerungskette (
200 ) gemäß einem der Ansprüche 1 bis 7 in einer Verzögerungs-Regelschleife-Schaltung. - Verwendung einer Verzögerungskette (
200 ) gemäß einem der Ansprüche 1 bis 7 in einer integrierten Schaltung. - Verfahren zum Einstellen einer Signalverzögerung, das folgende Schritte aufweist: Durchführen einer groben Verzögerungseinstellung durch Auswählen eines zweiten Signals, das relativ zu einem ersten Signal um eine vorbestimmte Zeitperiode verzögert ist; und Durchführen einer feinen Verzögerungseinstellung durch Variieren der Zeitsteuerung eines Ausgangssignals gemäß einer variablen Kombination des ersten und des zweiten Signals, wobei die grobe Verzögerungseinstellung durchgeführt wird, wenn ein Einfluss des zweiten Signals auf die Zeitsteuerung des Ausgangssignals im wesentlichen null beträgt.
- Verfahren gemäß Anspruch 10, bei dem die variable Kombination des ersten und des zweiten Signals eine Funktion einer dem ersten Signal zugeordneten ersten, Gewichtung und einer dem zweiten Signal zugeordneten zweiten Gewichtung ist, wobei die erste und die zweite Gewichtung eine inverse Beziehung aufweisen.
- Verfahren gemäß Anspruch 10 oder 11, bei dem die feine Verzögerungseinstellung die Zeitsteuerung des Ausgangssignals um bis zu im wesentlichen der vorbestimmten Zeitperiode variieren kann.
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