JPH04290303A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH04290303A JPH04290303A JP3055021A JP5502191A JPH04290303A JP H04290303 A JPH04290303 A JP H04290303A JP 3055021 A JP3055021 A JP 3055021A JP 5502191 A JP5502191 A JP 5502191A JP H04290303 A JPH04290303 A JP H04290303A
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- JP
- Japan
- Prior art keywords
- latch
- output
- circuit
- input
- inverter input
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- Pending
Links
- 238000013481 data capture Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 230000002950 deficient Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に（以
後ＩＣと略記する）に用いられるラッチ回路に関し、特
に、故障検出がより確実なラッチ回路に関する。
後ＩＣと略記する）に用いられるラッチ回路に関し、特
に、故障検出がより確実なラッチ回路に関する。
【０００２】
【従来の技術】図４に従来のラッチ回路の代表例である
ダイナミック型ラッチ回路を示す。
ダイナミック型ラッチ回路を示す。
【０００３】図４を用いて従来のラッチ回路の動作を簡
単に説明する。
単に説明する。
【０００４】Ｎチャンネル型トランジスタ１とＰチャン
ネル型トランジスタ２は、ラッチクロックΦ１が高レベ
ル及び逆相クロック−Φ１が低レベルで“オン”し、入
力信号Ｄをインバータ４に伝達し、ラッチ出力−Ｑに入
力信号Ｄの逆相信号を出力する。
ネル型トランジスタ２は、ラッチクロックΦ１が高レベ
ル及び逆相クロック−Φ１が低レベルで“オン”し、入
力信号Ｄをインバータ４に伝達し、ラッチ出力−Ｑに入
力信号Ｄの逆相信号を出力する。
【０００５】また、ラッチクロックΦ１が低レベルでＮ
チャンネル型トランジスタは“オフ”し、ラッチクロッ
クΦ１の逆相クロック−Φ１が高レベルでＰチャンネル
型トランジスタ（以後トランジスタと略記する）は“オ
フ”し、インバータ４は、トランジスタ１、２が“オフ
”以前に入力されたデータを保持し出力する。
チャンネル型トランジスタは“オフ”し、ラッチクロッ
クΦ１の逆相クロック−Φ１が高レベルでＰチャンネル
型トランジスタ（以後トランジスタと略記する）は“オ
フ”し、インバータ４は、トランジスタ１、２が“オフ
”以前に入力されたデータを保持し出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術では、データ取り込み回路出力３がチップ
の欠陥によりまたは金属配線の断線等により、インバー
タ４に入力出来ない場合には、入力信号Ｄをラッチ出力
−Ｑに伝達する事が出来なくなる。
た従来の技術では、データ取り込み回路出力３がチップ
の欠陥によりまたは金属配線の断線等により、インバー
タ４に入力出来ない場合には、入力信号Ｄをラッチ出力
−Ｑに伝達する事が出来なくなる。
【０００７】この場合には、インバータ４の入力５は浮
いた状態になり、高レベルとも低レベルとも又中間的レ
ベルとも規定できない。従って、−Ｑ出力は不確定なレ
ベルとなる。結果として、従来例ではＩＣの検査工程で
上述した不良を確実に不良として除去できる保障がない
という欠点があった。
いた状態になり、高レベルとも低レベルとも又中間的レ
ベルとも規定できない。従って、−Ｑ出力は不確定なレ
ベルとなる。結果として、従来例ではＩＣの検査工程で
上述した不良を確実に不良として除去できる保障がない
という欠点があった。
【０００８】図５にタイミングチャートで上述した事柄
を表している。ここでデータ入力タイミングはクロック
Φ２の立ち上がりである。
を表している。ここでデータ入力タイミングはクロック
Φ２の立ち上がりである。
【０００９】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なラッチ
回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なラッチ
回路を提供することにある。
【００１０】
【発明の従来技術に対する相違点】上述した従来のラッ
チ回路に対し、本発明は、インバータ４の入力、すなわ
ちデータ取り込み回路出力３を固定電圧にスイッチする
回路を内蔵するという相違点を有する。
チ回路に対し、本発明は、インバータ４の入力、すなわ
ちデータ取り込み回路出力３を固定電圧にスイッチする
回路を内蔵するという相違点を有する。
【００１１】
【課題を解決するための手段】前記目的を達成する為に
、本発明に係るラッチ回路は、データ取り込み回路出力
と、電源電位或は接地電位との間にラッチクロックで“
オン”、“オフ”するトランジスタを備えて構成される
。
、本発明に係るラッチ回路は、データ取り込み回路出力
と、電源電位或は接地電位との間にラッチクロックで“
オン”、“オフ”するトランジスタを備えて構成される
。
【００１２】
【実施例】次に本発明をその好ましい一実施例について
、図面を参照しながら具体的に説明する。
、図面を参照しながら具体的に説明する。
【００１３】図１は本発明による第１の実施例を示す回
路構成図である。
路構成図である。
【００１４】図１を参照するに、本発明による第１の実
施例は、図４に示されたラッチ回路に対して、ラッチク
ロックΦ１がＮチャンネル型トランジスタ６のゲート端
子９に入力され、トランジスタ６のドレイン端子７はデ
ータ取り込み回路出力すなわちインバータ入力５に入力
されている。トランジスタ６のソース端子は接地電位に
接続されている。
施例は、図４に示されたラッチ回路に対して、ラッチク
ロックΦ１がＮチャンネル型トランジスタ６のゲート端
子９に入力され、トランジスタ６のドレイン端子７はデ
ータ取り込み回路出力すなわちインバータ入力５に入力
されている。トランジスタ６のソース端子は接地電位に
接続されている。
【００１５】図２は本発明を説明するタイミングチャー
トである。
トである。
【００１６】データ取り込み回路出力が浮いたとしても
、ラッチクロックΦ１が高レベルになると、トランジス
タ６が“オン”し、インバータ４の入力を接地電位にす
る。ラッチクロックΦ１が低レベルでも、その間、イン
バータ４のゲート容量他の寄生容量により、インバータ
４の入力は接地電位となる。従って、ラッチ出力−Ｑは
継続的に高レベルの確定した電圧を出力し続けることが
出来る（図２参照）。
、ラッチクロックΦ１が高レベルになると、トランジス
タ６が“オン”し、インバータ４の入力を接地電位にす
る。ラッチクロックΦ１が低レベルでも、その間、イン
バータ４のゲート容量他の寄生容量により、インバータ
４の入力は接地電位となる。従って、ラッチ出力−Ｑは
継続的に高レベルの確定した電圧を出力し続けることが
出来る（図２参照）。
【００１７】データ取り込み回路出力が故障せずに正常
動作する場合には、トランジスタ６の“オン”抵抗は、
時定数で数ｎｓ程度となる様大きくすれば、入力信号Ｄ
の電圧は影響を受けずに、ラッチ出力−Ｑに伝達される
。結局、本発明はＩＣ故障に対してフェイルセーフの考
えを取り入れたものである。
動作する場合には、トランジスタ６の“オン”抵抗は、
時定数で数ｎｓ程度となる様大きくすれば、入力信号Ｄ
の電圧は影響を受けずに、ラッチ出力−Ｑに伝達される
。結局、本発明はＩＣ故障に対してフェイルセーフの考
えを取り入れたものである。
【００１８】図３は本発明によるラッチ回路の第２の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【００１９】図３を参照するに、本第２の実施例では、
図１のＮチャンネル型トランジスタ６を、Ｐチャンネル
型トランジスタ１１に置き換え、トランジスタ１１のソ
ース端子８を電源線に接続したものである。第１の実施
例と同様に、データ取り込み回路出力３が故障しても、
ラッチ出力−Ｑは常に確定した固定電圧を出力する事が
出来る。
図１のＮチャンネル型トランジスタ６を、Ｐチャンネル
型トランジスタ１１に置き換え、トランジスタ１１のソ
ース端子８を電源線に接続したものである。第１の実施
例と同様に、データ取り込み回路出力３が故障しても、
ラッチ出力−Ｑは常に確定した固定電圧を出力する事が
出来る。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
簡単な回路を追加することにより、ラッチ出力を常に確
定した電圧で出力することができ、適切なＩＣ検査用テ
ストパターンを用いれば、確実に故障したＩＣを除去す
る事が出来、高品質なＩＣを顧客に出荷できる効果が得
られる。
簡単な回路を追加することにより、ラッチ出力を常に確
定した電圧で出力することができ、適切なＩＣ検査用テ
ストパターンを用いれば、確実に故障したＩＣを除去す
る事が出来、高品質なＩＣを顧客に出荷できる効果が得
られる。
【図面の簡単な説明】
【図１】本発明によるラツチ回路の第１の実施例を示す
回路構成図である。
回路構成図である。
【図２】本発明の第１の実施例を説明するタイミングチ
ャートである。
ャートである。
【図３】本発明による第２の実施例を示す回路構成図で
ある。
ある。
【図４】従来のラッチ回路の回路図である。
【図５】図４に示した従来例のタイミングチャートであ
る。
る。
１…Ｎチャンネル型トランジスタ
２…Ｐチャンネル型トランジスタ
３…入力取り込み回路出力
４…インバータ
５…インバータ入力
６…Ｎチャンネル型トランジスタ
７…ドレイン端子
８…ソース端子
９…ゲート端子
１０…接地
１１…Ｐチャンネル型トランジスタ
１２…電源線
Ｄ…データ入力
Φ１…ラッチクロック
−Φ１…ラッチクロックの逆相クロックΦ２…データ入
力クロツク −Ｑ…ラッチ出力
力クロツク −Ｑ…ラッチ出力
Claims (1)
- 【請求項１】 データ取り込み回路出力をラッチクロ
ックと同相のクロック入力により固定電圧にスイッチす
る回路を有することを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055021A JPH04290303A (ja) | 1991-03-19 | 1991-03-19 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055021A JPH04290303A (ja) | 1991-03-19 | 1991-03-19 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290303A true JPH04290303A (ja) | 1992-10-14 |
Family
ID=12987016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055021A Pending JPH04290303A (ja) | 1991-03-19 | 1991-03-19 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290303A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7583123B2 (en) | 2004-04-30 | 2009-09-01 | Fujitsu Limited | High-speed flip-flop circuit |
| US7629814B2 (en) | 2006-12-18 | 2009-12-08 | Fujitsu Limited | Latch circuit and deserializer circuit |
-
1991
- 1991-03-19 JP JP3055021A patent/JPH04290303A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012050147A (ja) * | 2002-03-13 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
| US7583123B2 (en) | 2004-04-30 | 2009-09-01 | Fujitsu Limited | High-speed flip-flop circuit |
| US7629814B2 (en) | 2006-12-18 | 2009-12-08 | Fujitsu Limited | Latch circuit and deserializer circuit |
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