RU2696331C1 - Регулируемая схема задержки - Google Patents
Регулируемая схема задержки Download PDFInfo
- Publication number
- RU2696331C1 RU2696331C1 RU2018118672A RU2018118672A RU2696331C1 RU 2696331 C1 RU2696331 C1 RU 2696331C1 RU 2018118672 A RU2018118672 A RU 2018118672A RU 2018118672 A RU2018118672 A RU 2018118672A RU 2696331 C1 RU2696331 C1 RU 2696331C1
- Authority
- RU
- Russia
- Prior art keywords
- delay
- cascade
- converter
- stages
- binary counter
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/06—Shaping pulses by increasing duration; by decreasing duration by the use of delay lines or other analogue delay elements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
Изобретение относится к импульсной технике. Технический результат - разработка регулируемой схемы задержки электрических сигналов, позволяющей осуществлять регулирование временной задержки в широком диапазоне значений с высоким временным разрешением и высокой точностью срабатывания. Для этого предложена регулируемая схема задержки, содержащая каскад соединенных последовательно ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором, содержит дополнительный блок задержки, включающий преобразователь входного сигнала, соединенный с источником входного сигнала, тактовый генератор, контроллер и двоичный счетчик, последний соединен с входом каскада, тактовым генератором, преобразователем и контроллером, который, в свою очередь, соединен с преобразователем и селектором, при этом период подачи импульсов тактового генератора на двоичный счетчик не превышает суммарное время задержки, обеспечиваемое всеми ступенями каскада. 2 з.п. ф-лы, 4 ил.
Description
Изобретение относится к импульсной технике, к устройствам для манипулирования импульсами, в частности к устройствам для формирования импульсов с использованием линий задержки, и может быть использовано в аппаратуре для прецизионного генерирования, запуска и синхронизации электрических сигналов.
Известна регулируемая схема задержки электрических сигналов, содержащая цепочку последовательно включенных ступеней задержки электрических сигналов с одинаковым временем задержки, выход каждой из которых соединен с селектором и с входом последовательно включенного с ним управляющего элемента (патент US 5668491 «Variable delay circuit)), публикация от 16.09.1997).
Чем больше ступеней задержки, соединенных друг с другом последовательно в схеме, тем ниже точность выдачи сигнала при осуществлении регулировки временной задержки в широком диапазоне значений. В известной схеме для реализации регулировки времени задержки в широком диапазоне, ступени должны иметь одинаковое время распространения сигнала, чтобы обеспечить линейность и детерминированность регулировки времени задержки. В реальности, каждая ступень задержки имеет погрешность времени распространения. При последовательном соединении ступеней погрешности складываются, вследствие чего погрешность на выходе увеличивается и ее величина зависит от количества ступеней, используемых для обеспечения заданного диапазона задержки.
В известной схеме учтены времена распространения сигналов через ступени задержки и времена распространения сигналов по межсоединениям между ступенями. Значения времени распространения по межсоединениям между ступенями можно подобрать, чтобы скомпенсировать погрешность суммарной задержки, однако, при необходимости регулирования времени задержки в широком диапазоне значений, этих мер недостаточно из-за разброса параметров соединенных последовательно ступеней задержки.
Наиболее близкой к предлагаемому изобретению по совокупности известных признаков является регулируемая схема задержки электрических сигналов, содержащая каскад из множества последовательно включенных ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором (патент US 6459319 «Variable delay circuit and semiconductor integrated circuit having the same», публикация от 01.10.2002). Данная схема выбрана в качестве прототипа. В данной схеме предусмотрена подача командных сигналов на ступени задержки и получение на выходе ступеней задержанных сигналов с различным временем задержки, в зависимости от полученного командного сигнала. Селектор получает задержанные сигналы для выбора и вывода одного из них в ответ на командные сигналы.
Так. же, как и рассмотренная выше., данная схема не позволяет обеспечить точность выдачи задержанного сигнала при необходимости регулирования временной задержки в широком диапазоне значений. В частности, при необходимости регулирования временной задержки в диапазоне порядка нескольких миллисекунд с пикосекундным разрешением и точностью, требуется использовать большое количество ступеней задержки, при этом отдельные ступени должны обеспечивать достаточно длительную задержку с высокой точностью. Схема задержки, обеспечивающая такие требования, является достаточно сложной, включает много компонентов с различными характеристиками, использование которых приводит к суммарной погрешности, не позволяющей обеспечить получение необходимых выходных параметров схемы.
Техническая проблема, которая решается за счет создания изобретения -разработка регулируемой схемы задержки электрических сигналов, позволяющей осуществлять регулирование временной задержки в широком диапазоне значений с высоким временным разрешением и высокой точностью срабатывания.
Техническая проблема решается за счет того, что регулируемая схема задержки, содержащая каскад соединенных последовательно ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором, содержит дополнительный блок задержки, включающий преобразователь входного сигнала, соединенный с источником. входного сигнала, тактовый генератор, контроллер и двоичный счетчик, последний соединен с входом каскада, тактовым генератором, преобразователем и контроллером, который в свою очередь соединен с преобразователем и селектором, при этом период подачи импульсов тактового генератора на двоичный счетчик не превышает суммарное время задержки, обеспечиваемое всеми ступенями каскада.
При этом тактовый генератор может быть соединен с преобразователем. Схема может содержать параллельно включенный с каскадом, по крайней мере, еще один каскад соединенных последовательно ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором этого каскада, а вход каскада соединен со своим дополнительным блоком задержки, двоичный счетчик которого соединен со своим преобразователем входного сигнала, связанным с общим источником входного сигнала.
Включение в регулируемую схему дополнительного блока задержки сигналов позволяет расширить диапазон работы схемы, т.к. обеспечивает задержку распространения сигнала с высокой дискретностью, а именно, с периодом подачи импульсов тактового генератора на двоичный счетчик, не превышающим суммарное время задержки, обеспечиваемое всеми ступенями каскада.
Основным элементом дополнительного блока задержки является двоичный счетчик, на который подается сигнал тактового генератора, входной сигнал от источника и сигналы уставки задержки от контроллера. В двоичном счетчике предусмотрена схема сравнения с сигналом уставки, благодаря наличию которой выходной сигнал дополнительного блока задержки генерируется при равенстве значения счетчика сигналам уставки.
Чтобы сигнал уставки подавался на дополнительный блок задержки и последовательно включенные ступени каскада, в схеме предусмотрен контроллер.
При условии, что двоичный счетчик подключен к источнику входного сигнала, соединенному с тактовым генератором, предлагаемая регулируемая схема задержки позволит осуществить управление системами с большим количеством каналов на большой площади.
В регулируемой схеме задержки, выполненной в соответствии с изобретением, общая задержка выходного сигнала складывается из суммарного времени задержки ступеней каскада и времени задержки дополнительного блока, при этом одновременно обеспечивается возможность реализации времени задержки с интервалом, не превышающим суммарное время задержки, обеспечиваемое всеми ступенями каскада. При выполнении этого условия обеспечивается возможность регулирования временной задержки в широком диапазоне с высоким временным разрешением и обеспечивается высокая точность срабатывания в диапазоне, превышающем период подачи импульсов тактового генератора на двоичный счетчик, с точностью, обеспечиваемой каскадом последовательно соединенных ступеней задержки. Регулируемая схема задержки может включать два и более параллельно включенных каскадов последовательно соединенных ступеней задержки для обеспечения одновременной синхронной работы нескольких функциональных схем автоматизации технологических процессов. Изобретение поясняется графическими материалами.
На фиг. 1 изображена заявляемая регулируемая схема задержки.
На фиг. 2 - то же, но с соединением тактового генератора с преобразователем входного сигнала.
На фиг. 3 - регулируемая схема задержки, содержащая два параллельно включенных каскада последовательно соединенных ступеней задержки.
На фиг. 4 - временные диаграммы, иллюстрирующие работу заявляемой регулируемой схемы задержки.
Пояснения к фиг.: 1 - ступени задержки электрических сигналов; 2 - селектор; 3 - контроллер; 4 - двоичный счетчик; 5 - тактовый генератор; 6 - преобразователь входного сигнала; 7 - источник входного сигнала; Т1 - суммарное время задержки всех ступеней каскада; Т2 - время задержки дополнительного блока: t1 - минимальное время задержки одной из ступеней каскада; t2 - период подачи импульсов тактового генератора на двоичный счетчик.
Примером конкретного выполнения заявляемого изобретения могут служить схемы, представленные на фиг. 1, на фиг. 2 и на фиг. 3. Регулируемая схема задержки, представленная на фиг. 1, содержит один каскад соединенных последовательно, например, восьми ступеней задержки электрических сигналов, обеспечивающих различное время задержки, например, от 5 пс до 2,5 нс. Выход каждой ступени соединен с селектором. Регулируемая схема также содержит дополнительный блок задержки, включающий преобразователь входного сигнала, соединенный с источником входного сигнала, тактовый генератор, контроллер и двоичный счетчик, последний соединен с входом каскада, тактовым генератором, преобразователем и контроллером, который в свою очередь соединен с преобразователем и селектором.
Отличие регулируемой схемы задержки, представленной на фиг. 2 от схемы, представленной на фиг. 1, заключается в том, что тактовый генератор соединен с преобразователем.
Регулируемая схема задержки, представленная на фиг. 3, содержит два параллельно включенных каскада. Оба каскада состоят из соединенных последовательно ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором этого каскада, а вход каждого каскада соединен со своим дополнительным блоком задержки, двоичный счетчик которого соединен со своим преобразователем входного сигнала, связанным с общим источником входного сигнала.
При этом для всех примеров конкретного выполнения период подачи импульсов тактового генератора на двоичный счетчик не превышает суммарное время задержки, обеспечиваемое всеми ступенями каскада, которое составляет 4 нс.
В процессе работы на двоичный счетчик 4 подается входной сигнал от источника входного сигнала 7 через преобразователь входного сигнала 6 и сигнал уставки от контроллера 3. При поступлении сигнала двоичный счетчик 4 начинает счет импульсов тактового генератора 5. Когда значение двоичного счетчика 4 становится равным значению сигналов уставки, приходящих с контроллера 3, на выходе двоичного счетчика 4 генерируется задержанный выходной сигнал. Дополнительный блок задержки позволяет варьировать задержку распространения сигнала с низким временным разрешением, равным периоду t2, обеспечиваемому тактовым генератором 5. Период подачи импульсов тактового генератора 5 на двоичный счетчик 4 не превышает суммарное время задержки Т1, обеспечиваемое всеми ступенями 1 каскада.
В известных схемах расширение диапазона работы достигается путем увеличения количества последовательно включенных ступеней задержки, что приводит к увеличению суммарной погрешности работы схемы на выходе. В заявляемой схеме для расширения диапазона работы предлагается использовать минимальное количество последовательно включенных ступеней задержки совместно с дополнительным блоком задержки.
На фиг. 4 (позиция а) показаны возможные значения выходного задержанного регулируемой схемой импульса при условии, что на первую ступень задержки из последовательно включенных ступеней каскада поступил входной сигнал в момент времени, равный 0.
При различных значениях сигналов уставки, поступающих на селектор 2, с помощью каскада соединенных последовательно ступеней задержки 1, возможно реализовать различные времена задержек, отстоящие друг от друга на временной оси на время t1 - минимальное время задержки одной из ступеней каскада, входящее в суммарное время Т1 - суммарное время задержки всех ступеней каскада.
На фиг. 4 (позиция b) в том же масштабе показаны возможные значения выходного задержанного электрического сигнала дополнительного блока задержки при условии, что входной сигнал на двоичный счетчик 4 поступил в момент равный 0 синхронно с сигналом тактового генератора 5. При различных значениях сигналов уставки, поступающих на двоичный счетчик 4, можно реализовать различные времена задержек, отстоящие друг от друга на временной оси на период t2 за время, соответствующее время задержки Т2.
На фиг. 4 (позиция с) в том же масштабе показаны возможные значения выходного задержанного электрического сигнала регулируемой схемы задержки при условии, что входной сигнал поступил в момент, равный 0, синхронно с сигналом тактового генератора 5. Дополнительный блок задержки и каскад из набора ступеней 1 включены последовательно, поэтому общая задержка Т выходного электрического сигнала регулируемой схемы складывается из T1 - суммарное время задержки всех ступеней каскада и Т2 - время задержки дополнительного блока. Т.о. общая задержка составляет Т=Т1+Т2 За все время Т возможно реализовать времена задержек с интервалом t1 - минимальное время задержки одной из ступеней каскада.
Таким образом, предлагаемая регулируемая схема задержки электрических сигналов позволяет регулировать задержку прихода сигналов в широком диапазоне величин с высоким временным разрешением и высокой точностью срабатывания.
Claims (3)
1. Регулируемая схема задержки, содержащая каскад соединенных последовательно ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором, отличающаяся тем, что содержит дополнительный блок задержки, включающий преобразователь входного сигнала, соединенный с источником входного сигнала, тактовый генератор, контроллер и двоичный счетчик, содержащий схему сравнения с сигналом уставки задержки от контроллера, за счет чего выходной сигнал дополнительного блока задержки генерируется при равенстве значения двоичного счетчика с сигналом уставки, и соединенный с входом каскада, тактовым генератором, преобразователем и контроллером, который, в свою очередь, соединен с преобразователем и селектором, при этом период подачи импульсов тактового генератора на двоичный счетчик не превышает суммарное время задержки, обеспечиваемое всеми ступенями каскада.
2. Схема по п. 1, отличающаяся тем, что тактовый генератор соединен с преобразователем.
3. Схема по п. 1 или 2, отличающаяся тем, что содержит параллельно включенный с каскадом по крайней мере еще один каскад соединенных последовательно ступеней задержки электрических сигналов с различным временем задержки, выход каждой из которых соединен с селектором этого каскада, а вход каскада соединен со своим дополнительным блоком задержки, двоичный счетчик которого соединен со своим преобразователем входного сигнала, связанным с общим источником входного сигнала.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018118672A RU2696331C1 (ru) | 2018-05-21 | 2018-05-21 | Регулируемая схема задержки |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2018118672A RU2696331C1 (ru) | 2018-05-21 | 2018-05-21 | Регулируемая схема задержки |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2696331C1 true RU2696331C1 (ru) | 2019-08-01 |
Family
ID=67587032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2018118672A RU2696331C1 (ru) | 2018-05-21 | 2018-05-21 | Регулируемая схема задержки |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2696331C1 (ru) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU884080A1 (ru) * | 1980-03-14 | 1981-11-23 | Предприятие П/Я А-1586 | Регулируема лини задержки |
| US5668491A (en) * | 1995-06-06 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| US6459319B2 (en) * | 2000-05-26 | 2002-10-01 | Fujitsu Limited | Variable delay circuit and semiconductor integrated circuit having the same |
| US20050110548A1 (en) * | 2003-11-20 | 2005-05-26 | Masakatsu Suda | Variable delay circuit |
-
2018
- 2018-05-21 RU RU2018118672A patent/RU2696331C1/ru active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU884080A1 (ru) * | 1980-03-14 | 1981-11-23 | Предприятие П/Я А-1586 | Регулируема лини задержки |
| US5668491A (en) * | 1995-06-06 | 1997-09-16 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit |
| US6459319B2 (en) * | 2000-05-26 | 2002-10-01 | Fujitsu Limited | Variable delay circuit and semiconductor integrated circuit having the same |
| US20050110548A1 (en) * | 2003-11-20 | 2005-05-26 | Masakatsu Suda | Variable delay circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI544840B (zh) | 射頻脈波邊沿整形 | |
| JP3566051B2 (ja) | 位相の異なる複数のクロック信号を出力するクロック信号発生回路およびそれを用いたクロック位相制御回路 | |
| US20200296813A1 (en) | Modular lighting application | |
| US20140340140A1 (en) | Phased-array charge pump supply | |
| US4287437A (en) | Method and circuitry for equalizing the differing delays of semiconductor chips | |
| JPH10304652A (ja) | プログラム可能パルス幅変調回路 | |
| EP0881767A1 (en) | Combinational delay circuit for a digital frequency multiplier | |
| US5394114A (en) | One nanosecond resolution programmable waveform generator | |
| RU2696331C1 (ru) | Регулируемая схема задержки | |
| EP1451930B1 (en) | Digitally controlled pulse width adjusting circuit | |
| JPH04268811A (ja) | タイミングジェネレータ | |
| US11356238B1 (en) | Synchronization between devices for PWM waveforms | |
| KR101991052B1 (ko) | 에프피지에이 서데스 로직을 이용한 실시간 고속 고정밀 타이밍 발생기 | |
| KR100505425B1 (ko) | 반도체 장치에서의 신호의 지연 시간 제어 방법 | |
| WO2010150303A1 (ja) | タイミング発生器および試験装置 | |
| EP0600702B1 (en) | Apparatus for generating a trigger signal used to transmit an ultrasonic wave | |
| CN109828632B (zh) | 一种基于fpga的可调超窄多路同步脉冲发生装置及方法 | |
| WO2005036747A2 (en) | Selectable delay pulse generator | |
| EP0461291A1 (en) | Clock generation in a multi-chip computersystem | |
| KR102022645B1 (ko) | 반도체 집적 회로 및 클럭 동기화 방법 | |
| CN213186073U (zh) | 复位信号产生电路和微机电系统传感器 | |
| US6037817A (en) | Apparatus and method for digital delays without dead time | |
| US6710633B2 (en) | Method and arrangement for frequency generation | |
| RU156594U1 (ru) | Генератор серий импульсов | |
| RU2261527C1 (ru) | Формирователь импульсов случайной длительности |