JPH10304652A - プログラム可能パルス幅変調回路 - Google Patents
プログラム可能パルス幅変調回路Info
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- JPH10304652A JPH10304652A JP9353639A JP35363997A JPH10304652A JP H10304652 A JPH10304652 A JP H10304652A JP 9353639 A JP9353639 A JP 9353639A JP 35363997 A JP35363997 A JP 35363997A JP H10304652 A JPH10304652 A JP H10304652A
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 22
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 2
- 230000000737 periodic effect Effects 0.000 claims 1
- 230000010363 phase shift Effects 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
Landscapes
- Manipulation Of Pulses (AREA)
- Dc-Dc Converters (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 周波数に同期しているがデューティサイクル
及びフェーズシフトがプログラム可能である複数個のパ
ルス幅変調出力を発生することの可能な同期回路を提供
する。 【解決手段】 本発明同期回路は、各パルス幅変調出力
に対し論理装置を有している。各論理装置は、第一入力
端、第二入力端、クロック入力端を有しており、且つ第
一入力端における論理高がクロック入力端におけるクロ
ック信号と一致することに応答して論理高出力を発生す
る。この論理高出力は、クロック入力端におけるクロッ
ク信号と一致して第二入力端に論理高が印加されるまで
高状態に留まり、論理高が第二入力端に印加されると、
論理装置は論理低出力を発生する。この論理低出力は、
再度クロック入力端におけるクロック信号と一致して第
一入力端に論理高が印加されるまで低状態に留まる。該
同期回路は、該論理装置の第一及び第二入力端へ論理高
及び低信号を選択的に印加するプログラム可能回路を有
している。
及びフェーズシフトがプログラム可能である複数個のパ
ルス幅変調出力を発生することの可能な同期回路を提供
する。 【解決手段】 本発明同期回路は、各パルス幅変調出力
に対し論理装置を有している。各論理装置は、第一入力
端、第二入力端、クロック入力端を有しており、且つ第
一入力端における論理高がクロック入力端におけるクロ
ック信号と一致することに応答して論理高出力を発生す
る。この論理高出力は、クロック入力端におけるクロッ
ク信号と一致して第二入力端に論理高が印加されるまで
高状態に留まり、論理高が第二入力端に印加されると、
論理装置は論理低出力を発生する。この論理低出力は、
再度クロック入力端におけるクロック信号と一致して第
一入力端に論理高が印加されるまで低状態に留まる。該
同期回路は、該論理装置の第一及び第二入力端へ論理高
及び低信号を選択的に印加するプログラム可能回路を有
している。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、制御回路に
関するものであって、更に詳細には、出力が周波数にお
いて同期しており且つデューティサイクル及びフェーズ
シフトにおいてプログラム可能である複数個のパルス幅
変調出力を発生する回路に関するものである。
関するものであって、更に詳細には、出力が周波数にお
いて同期しており且つデューティサイクル及びフェーズ
シフトにおいてプログラム可能である複数個のパルス幅
変調出力を発生する回路に関するものである。
【０００２】
【従来の技術】スイッチングレギュレータに関して複数
個の出力が存在する適用場面において、１つの出力をス
イッチングすることによって発生されるノイズがそのシ
ステムにおけるその他の出力のレギュレーション即ち調
整に悪影響を与える可能性がある。このことを回避する
ために、典型的に複数個の出力レギュレータが単一の周
波数に対して同期され、従ってそれらが全て同一の周波
数で且つ典型的に同一の時間においてスイッチする。あ
る適用例においては、スイッチング周波数が例えばＣＲ
Ｔスイープの水平信号のような外部信号に対して同期さ
れ、従って発生されたノイズが悪影響を与えることはな
い。
個の出力が存在する適用場面において、１つの出力をス
イッチングすることによって発生されるノイズがそのシ
ステムにおけるその他の出力のレギュレーション即ち調
整に悪影響を与える可能性がある。このことを回避する
ために、典型的に複数個の出力レギュレータが単一の周
波数に対して同期され、従ってそれらが全て同一の周波
数で且つ典型的に同一の時間においてスイッチする。あ
る適用例においては、スイッチング周波数が例えばＣＲ
Ｔスイープの水平信号のような外部信号に対して同期さ
れ、従って発生されたノイズが悪影響を与えることはな
い。
【０００３】装置がスイッチオン又はオフされる場合
に、リードインダクタンスを横断して発生される電圧の
過渡的状態はＶ＝Ｌｄｉ／ｄｔの式によってスイッチン
グ期間中における電流の変化割合に関係している。複数
個の出力、例えば４個の出力を有するレギュレータを構
築する場合に、全ての出力が同一の時間にスイッチする
場合には、リードインダクタンスを横断して発生される
全電圧の過渡的状態はスイッチング期間中のピーク電流
の和に関係している。従って、４個の８Ａレギュレータ
が一緒にスイッチオン及びオフされる場合には、短い時
間期間の間に３２Ａの電流変化が発生し且つスイッチン
グ期間中にかなりのノイズが発生する。複数個の出力の
各々が異なる時間にスイッチオン及びオフされるように
同期させることが可能である場合には、ピーク電圧の過
渡的状態は該複数個の出力のうちの１つにおける電流の
最悪の場合の変化によって発生されるものへ減少され
る。従って、このことはシステムにおける全体的なノイ
ズを減少させ且つそれを各サイクルにおける時間にわた
って分散させる。
に、リードインダクタンスを横断して発生される電圧の
過渡的状態はＶ＝Ｌｄｉ／ｄｔの式によってスイッチン
グ期間中における電流の変化割合に関係している。複数
個の出力、例えば４個の出力を有するレギュレータを構
築する場合に、全ての出力が同一の時間にスイッチする
場合には、リードインダクタンスを横断して発生される
全電圧の過渡的状態はスイッチング期間中のピーク電流
の和に関係している。従って、４個の８Ａレギュレータ
が一緒にスイッチオン及びオフされる場合には、短い時
間期間の間に３２Ａの電流変化が発生し且つスイッチン
グ期間中にかなりのノイズが発生する。複数個の出力の
各々が異なる時間にスイッチオン及びオフされるように
同期させることが可能である場合には、ピーク電圧の過
渡的状態は該複数個の出力のうちの１つにおける電流の
最悪の場合の変化によって発生されるものへ減少され
る。従って、このことはシステムにおける全体的なノイ
ズを減少させ且つそれを各サイクルにおける時間にわた
って分散させる。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、スイッチングレギュレータ用の改良した同
期回路を提供することを目的とする。本発明の別の目的
とするところは、周波数において同期しているが、デュ
ーティサイクル及びフェーズシストにおいてプログラム
可能な出力を発生することの可能な同期回路を提供する
ことである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、スイッチングレギュレータ用の改良した同
期回路を提供することを目的とする。本発明の別の目的
とするところは、周波数において同期しているが、デュ
ーティサイクル及びフェーズシストにおいてプログラム
可能な出力を発生することの可能な同期回路を提供する
ことである。
【０００５】
【課題を解決するための手段】簡単に説明すると、本発
明は、複数個のパルス幅変調出力を発生する同期回路を
提供している。本発明回路は、周波数において同期され
ており且つ出力が独立したユーザが選択可能なデューテ
ィサイクル及びフェーズシフトを有するようにプログラ
ム可能であるパルス幅変調出力を発生する。
明は、複数個のパルス幅変調出力を発生する同期回路を
提供している。本発明回路は、周波数において同期され
ており且つ出力が独立したユーザが選択可能なデューテ
ィサイクル及びフェーズシフトを有するようにプログラ
ム可能であるパルス幅変調出力を発生する。
【０００６】本発明回路は各パルス幅変調出力に対し１
個の論理装置を有している。論理装置の各々は、第一入
力端と、第二入力端と、クロック入力端とを有してお
り、且つ論理装置の各々は、その第一入力端における論
理高がそのクロック入力端におけるクロック信号と一致
することに応答して論理高出力を発生する。該論理装置
の論理高出力は、クロック入力端におけるクロック信号
と一致する論理高がその第二入力端へ印加されるまで、
高に留まり、その場合に該論理装置は論理低出力を発生
する。該論理装置の論理低出力は、該クロック入力端に
おけるクロック信号と一致してその第一入力端において
論理高が再度印加されるまで、低に溜まる。本回路は、
該論理装置の第一及び第二入力端へ論理高及び低信号を
選択的に印加するためのプログラム可能回路を有してい
る。
個の論理装置を有している。論理装置の各々は、第一入
力端と、第二入力端と、クロック入力端とを有してお
り、且つ論理装置の各々は、その第一入力端における論
理高がそのクロック入力端におけるクロック信号と一致
することに応答して論理高出力を発生する。該論理装置
の論理高出力は、クロック入力端におけるクロック信号
と一致する論理高がその第二入力端へ印加されるまで、
高に留まり、その場合に該論理装置は論理低出力を発生
する。該論理装置の論理低出力は、該クロック入力端に
おけるクロック信号と一致してその第一入力端において
論理高が再度印加されるまで、低に溜まる。本回路は、
該論理装置の第一及び第二入力端へ論理高及び低信号を
選択的に印加するためのプログラム可能回路を有してい
る。
【０００７】本発明の１実施例においては、該論理装置
の入力端へ論理高及び低信号を選択的に印加させるプロ
グラム可能回路が、クロック信号をカウントし且つカウ
ント値を出力するカウンタを有している。第一デジタル
比較器が各論理装置の各第一入力端と関連しており且つ
第二デジタル比較器が各論理装置の各第二入力端と関連
している。該第一及び第二デジタル比較器は該カウント
からのカウント値を受取るべく接続されている。第一比
較レジスタが該第一デジタル比較器の各々と関連してお
り、且つ第二比較レジスタが該第二デジタル比較器の各
々と関連している。該第一及び第二比較レジスタの各々
はプログラム可能な値を保持する。該カウンタによって
発生されるカウント値が比較レジスタ内に保持されてい
る値と一致する場合には、その比較レジスタと関連して
いるデジタル比較器が論理高出力を発生する。
の入力端へ論理高及び低信号を選択的に印加させるプロ
グラム可能回路が、クロック信号をカウントし且つカウ
ント値を出力するカウンタを有している。第一デジタル
比較器が各論理装置の各第一入力端と関連しており且つ
第二デジタル比較器が各論理装置の各第二入力端と関連
している。該第一及び第二デジタル比較器は該カウント
からのカウント値を受取るべく接続されている。第一比
較レジスタが該第一デジタル比較器の各々と関連してお
り、且つ第二比較レジスタが該第二デジタル比較器の各
々と関連している。該第一及び第二比較レジスタの各々
はプログラム可能な値を保持する。該カウンタによって
発生されるカウント値が比較レジスタ内に保持されてい
る値と一致する場合には、その比較レジスタと関連して
いるデジタル比較器が論理高出力を発生する。
【０００８】本同期回路は、更に、該カウンタのリセッ
ト入力端へ接続している出力端を具備する第三デジタル
比較器を有することが可能である。該第三デジタル比較
器は該カウンタからのカウント値を受取るべく接続され
ている。プログラム可能の値を保持する第三比較レジス
タが該第三デジタル比較器と関連している。該カウンタ
によって発生されるカウント値が該第三比較レジスタ内
に保持されている値と一致する場合には、該第三デジタ
ル比較器が論理高出力を発生して該カウンタをリセット
させる。
ト入力端へ接続している出力端を具備する第三デジタル
比較器を有することが可能である。該第三デジタル比較
器は該カウンタからのカウント値を受取るべく接続され
ている。プログラム可能の値を保持する第三比較レジス
タが該第三デジタル比較器と関連している。該カウンタ
によって発生されるカウント値が該第三比較レジスタ内
に保持されている値と一致する場合には、該第三デジタ
ル比較器が論理高出力を発生して該カウンタをリセット
させる。
【０００９】本発明の別の実施例においては、該論理装
置の第一及び第二入力端へ論理高及び低信号を選択的に
印加させるプログラム可能回路が、クロック入力端と複
数個のカウンタ出力端とを具備するカウンタを有してい
る。該カウンタは、各クロック信号に対して逐次的に、
該カウンタ出力端のうちの単一の１つにおいて論理高値
を及び該カウンタ出力端のうちの残りの各々において論
理低値を発生する。該論理装置の第一及び第二入力端の
各々へ１つのカウンタ出力端を選択的に接続させるため
の回路が設けられている。
置の第一及び第二入力端へ論理高及び低信号を選択的に
印加させるプログラム可能回路が、クロック入力端と複
数個のカウンタ出力端とを具備するカウンタを有してい
る。該カウンタは、各クロック信号に対して逐次的に、
該カウンタ出力端のうちの単一の１つにおいて論理高値
を及び該カウンタ出力端のうちの残りの各々において論
理低値を発生する。該論理装置の第一及び第二入力端の
各々へ１つのカウンタ出力端を選択的に接続させるため
の回路が設けられている。
【００１０】変形実施例のうちの１つにおいて、該カウ
ンタ出力端は該論理装置の各々と関連している第一及び
第二マルチプレクサによって該論理装置の第一及び第二
入力端へ接続している。該マルチプレクサの各々は、該
カウンタ出力端へ接続している複数個の入力端と、それ
と関連する論理装置の入力端へ接続している単一の入力
端とを有している。該第一マルチプレクサの出力端は該
論理装置の第一入力端へ接続しており、且つ該第二マル
チプレクサの出力端は該論理装置の第二入力端へ接続し
ている。選択レジスタが該第一及び第二マルチプレクサ
の各々と関連している。該選択レジスタの各々は、それ
と関連するマルチプレクサの選択した入力端をそれと関
連するマルチプレクサの出力端へ接続させるべくプログ
ラム可能である。
ンタ出力端は該論理装置の各々と関連している第一及び
第二マルチプレクサによって該論理装置の第一及び第二
入力端へ接続している。該マルチプレクサの各々は、該
カウンタ出力端へ接続している複数個の入力端と、それ
と関連する論理装置の入力端へ接続している単一の入力
端とを有している。該第一マルチプレクサの出力端は該
論理装置の第一入力端へ接続しており、且つ該第二マル
チプレクサの出力端は該論理装置の第二入力端へ接続し
ている。選択レジスタが該第一及び第二マルチプレクサ
の各々と関連している。該選択レジスタの各々は、それ
と関連するマルチプレクサの選択した入力端をそれと関
連するマルチプレクサの出力端へ接続させるべくプログ
ラム可能である。
【００１１】第二変形実施例において、該カウンタ出力
端はプログラム可能な論理アレイによって該論理装置の
第一及び第二入力端へ接続している。該プログラム可能
論理アレイは、該カウンタ出力端へ接続している複数個
の入力端と、該論理装置の第一及び第二入力端へ接続し
ている複数個の出力端とを有している。
端はプログラム可能な論理アレイによって該論理装置の
第一及び第二入力端へ接続している。該プログラム可能
論理アレイは、該カウンタ出力端へ接続している複数個
の入力端と、該論理装置の第一及び第二入力端へ接続し
ている複数個の出力端とを有している。
【００１２】３番目の変形実施例において、該論理装置
の入力端へ論理高及び低信号を選択的に印加するプログ
ラム可能回路が、クロック信号をカウントし且つカウン
ト値及び該カウント値の補元を出力するカウンタを有し
ている。該カウンタ出力及びそれらの補元はプログラム
可能論理装置へ接続される。該論理装置の第一及び第二
入力端は該プログラム可能論理アレイへ接続されてい
る。該プログラム可能論理アレイは、その入力端におい
て特定の８ビット数を受取ることに応答して単一の高出
力を発生すべくプログラムされる。
の入力端へ論理高及び低信号を選択的に印加するプログ
ラム可能回路が、クロック信号をカウントし且つカウン
ト値及び該カウント値の補元を出力するカウンタを有し
ている。該カウンタ出力及びそれらの補元はプログラム
可能論理装置へ接続される。該論理装置の第一及び第二
入力端は該プログラム可能論理アレイへ接続されてい
る。該プログラム可能論理アレイは、その入力端におい
て特定の８ビット数を受取ることに応答して単一の高出
力を発生すべくプログラムされる。
【００１３】
【発明の実施の形態】添付の図面、最初に図１を参照し
て、本発明の同期回路１１が概略的に示されている。図
１に示した実施例においては、同期回路１１は４個のパ
ルス幅変調出力を発生すべく適合されている。当業者に
よって理解されるように、本発明の同期回路は回路の設
計者によって所望されるようにより多くの又はより少な
い出力を発生すべく適合させることが可能である。
て、本発明の同期回路１１が概略的に示されている。図
１に示した実施例においては、同期回路１１は４個のパ
ルス幅変調出力を発生すべく適合されている。当業者に
よって理解されるように、本発明の同期回路は回路の設
計者によって所望されるようにより多くの又はより少な
い出力を発生すべく適合させることが可能である。
【００１４】回路１１への入力はクロック信号１３であ
る。回路１１はプログラム可能な分割器１５を有してお
り、それは所望の回路クロック信号を発生する。分割器
１５の出力段はイオンビットカウンタ１７へ接続してい
る。イオンビットカウンタ１７は４つの出力端を有して
おり、それらは４ワイヤバス１９へ接続している。
る。回路１１はプログラム可能な分割器１５を有してお
り、それは所望の回路クロック信号を発生する。分割器
１５の出力段はイオンビットカウンタ１７へ接続してい
る。イオンビットカウンタ１７は４つの出力端を有して
おり、それらは４ワイヤバス１９へ接続している。
【００１５】回路１１の周波数はクロック信号１３の周
波数、分割器１５の除数、カウンタ１７の寸法によって
決定される。例えば、クロック信号１３の周波数は、４
ＭＨｚとすることが可能であり且つ回路１１の所望の周
波数は２５ＫＨｚとすることが可能である。４ビットカ
ウンタ１７は分割器１５から受取った信号を実効的に１
６によって割算するので、分割器１５は１０で割算すべ
くプログラムされるべきである。
波数、分割器１５の除数、カウンタ１７の寸法によって
決定される。例えば、クロック信号１３の周波数は、４
ＭＨｚとすることが可能であり且つ回路１１の所望の周
波数は２５ＫＨｚとすることが可能である。４ビットカ
ウンタ１７は分割器１５から受取った信号を実効的に１
６によって割算するので、分割器１５は１０で割算すべ
くプログラムされるべきである。
【００１６】当業者にとって公知の如く、４ビットカウ
ンタ１７は分割器１５から受取った各クロック信号に対
して０（００００）から１５（１１１１）までの４ビッ
ト数を発生する。従って、４ビットカウンタ１７は分割
器１５から受取った１６個のクロックサイクル毎に０か
ら１５へ完全なサイクルを介してカウント動作を行な
う。当業者にとって理解されるように、４ビットカウン
タが開示されているが、本発明に基づいてその他の寸法
のカウンタを使用することも可能である。
ンタ１７は分割器１５から受取った各クロック信号に対
して０（００００）から１５（１１１１）までの４ビッ
ト数を発生する。従って、４ビットカウンタ１７は分割
器１５から受取った１６個のクロックサイクル毎に０か
ら１５へ完全なサイクルを介してカウント動作を行な
う。当業者にとって理解されるように、４ビットカウン
タが開示されているが、本発明に基づいてその他の寸法
のカウンタを使用することも可能である。
【００１７】回路１１は各パルス幅変調出力に対して出
力モジュールを有している。図１に示した実施例におい
ては、４個の出力モジュール２１ａ−２１ｄが設けられ
ている。出力モジュール２１ａは詳細に示されており且
つ出力モジュール２１ｂ−２１ｄは概略的に示されてい
る。理解すべきことであるが、出力モジュール２１ｂ−
２１ｄの各々は構造的に出力モジュール２１ａと同一で
ある。
力モジュールを有している。図１に示した実施例におい
ては、４個の出力モジュール２１ａ−２１ｄが設けられ
ている。出力モジュール２１ａは詳細に示されており且
つ出力モジュール２１ｂ−２１ｄは概略的に示されてい
る。理解すべきことであるが、出力モジュール２１ｂ−
２１ｄの各々は構造的に出力モジュール２１ａと同一で
ある。
【００１８】出力モジュール２１ａは第一デジタル比較
器２３と第二デジタル比較器２５とを有している。第一
デジタル比較器２３は４ワイヤバス１９へ接続している
第一入力端２７を有している。第一デジタル比較器２３
は、４ビット比較レジスタ３１へ接続している第二入力
端２９を有している。比較レジスタ３１は、０（０００
０）から１５（１１１１）までの４ビット数を保持すべ
くプログラム可能である。比較レジスタ３１内に保持さ
れている４ビット数が第一入力端２７においてバス１９
上を４ビットカウンタ１７から受取られる数と等しい場
合には、デジタル比較器２３はその出力端３３において
論理高を発生する。第一入力端２７において受取った数
が比較レジスタ３１内に保持されている値と等しくない
場合には、出力端３３において論理低が発生される。
器２３と第二デジタル比較器２５とを有している。第一
デジタル比較器２３は４ワイヤバス１９へ接続している
第一入力端２７を有している。第一デジタル比較器２３
は、４ビット比較レジスタ３１へ接続している第二入力
端２９を有している。比較レジスタ３１は、０（０００
０）から１５（１１１１）までの４ビット数を保持すべ
くプログラム可能である。比較レジスタ３１内に保持さ
れている４ビット数が第一入力端２７においてバス１９
上を４ビットカウンタ１７から受取られる数と等しい場
合には、デジタル比較器２３はその出力端３３において
論理高を発生する。第一入力端２７において受取った数
が比較レジスタ３１内に保持されている値と等しくない
場合には、出力端３３において論理低が発生される。
【００１９】同様に、第二デジタル比較器２５は、４ワ
イヤバス１９へ接続している第一入力端３５と、４ビッ
ト比較レジスタ３９へ接続している第二入力端３７とを
有している。第一入力端３５及び第二入力端３７におけ
る値が等しい場合には、第二デジタル比較器２５はその
出力端において論理高信号を発生する。
イヤバス１９へ接続している第一入力端３５と、４ビッ
ト比較レジスタ３９へ接続している第二入力端３７とを
有している。第一入力端３５及び第二入力端３７におけ
る値が等しい場合には、第二デジタル比較器２５はその
出力端において論理高信号を発生する。
【００２０】出力モジュール２１ａは、例えば５４ＨＣ
７３又は７４ＨＣ７３業界標準Ｊ−Ｋフリップフロップ
等のＪ−Ｋフリップフロップ４３を有している。Ｊ−Ｋ
フリップフロップ４３は第一デジタル比較器２３の出力
端３３へ接続しているＪ入力端４５を有しており、且つ
第二デジタル比較器２５の出力端４１へ接続しているＫ
入力端４７を有している。Ｊ−Ｋフリップフロップ４３
は、更に、分割器１５からのクロック信号を受取るクロ
ック入力端４９を有している。
７３又は７４ＨＣ７３業界標準Ｊ−Ｋフリップフロップ
等のＪ−Ｋフリップフロップ４３を有している。Ｊ−Ｋ
フリップフロップ４３は第一デジタル比較器２３の出力
端３３へ接続しているＪ入力端４５を有しており、且つ
第二デジタル比較器２５の出力端４１へ接続しているＫ
入力端４７を有している。Ｊ−Ｋフリップフロップ４３
は、更に、分割器１５からのクロック信号を受取るクロ
ック入力端４９を有している。
【００２１】当業者に公知であるように、Ｊ−Ｋフリッ
プフロップ４３は、クロック入力端４９における上昇ク
ロック信号に一致してＫ入力端４７において低値及びＪ
入力端４５において高値を受取ることに続いて次のサイ
クル上でその出力端５１において論理高信号を発生す
る。入力端４９における上昇クロック信号に一致してＫ
入力端４７において論理高値及びＪ入力端４５において
論理低値を受取るまで、出力５１は高に溜まる。
プフロップ４３は、クロック入力端４９における上昇ク
ロック信号に一致してＫ入力端４７において低値及びＪ
入力端４５において高値を受取ることに続いて次のサイ
クル上でその出力端５１において論理高信号を発生す
る。入力端４９における上昇クロック信号に一致してＫ
入力端４７において論理高値及びＪ入力端４５において
論理低値を受取るまで、出力５１は高に溜まる。
【００２２】前述したことから理解されるように、出力
モジュール２１ａは、比較レジスタ３１及び３９内に保
持される値に基づいて高又は低へプログラムすることの
可能なパルス幅変調出力（ＰＷＭ１）を発生する。同様
に、出力モジュール２１ｂ−２１ｄの各々は、夫々、そ
れらの夫々の比較レジスタ内に保持されている値に基づ
いて高及び低である出力ＰＷＭ２−ＰＷＭ４を発生す
る。従って、出力モジュール２１ａ−２１ｄの各々は、
独立的に選択可能なデューティサイクル及びフェーズシ
フトでもって４ビットカウンタ１７の周波数に同期させ
た独立したパルス幅変調出力を発生すべくプログラムさ
せることが可能である。
モジュール２１ａは、比較レジスタ３１及び３９内に保
持される値に基づいて高又は低へプログラムすることの
可能なパルス幅変調出力（ＰＷＭ１）を発生する。同様
に、出力モジュール２１ｂ−２１ｄの各々は、夫々、そ
れらの夫々の比較レジスタ内に保持されている値に基づ
いて高及び低である出力ＰＷＭ２−ＰＷＭ４を発生す
る。従って、出力モジュール２１ａ−２１ｄの各々は、
独立的に選択可能なデューティサイクル及びフェーズシ
フトでもって４ビットカウンタ１７の周波数に同期させ
た独立したパルス幅変調出力を発生すべくプログラムさ
せることが可能である。
【００２３】例えば、図４に示したように、出力モジュ
ール２１ａ−２１ｄの各々は出力ＰＷＭ１−ＰＷＭ４を
夫々発生すべくプログラムされ、各々は５／１６のデュ
ーティサイクルを有しており且つ互いに９０度フェーズ
シフトされている。図４の実施例によれば、ＰＷＭ１は
０（００００）において高へ移行し且つ５（０１０１）
において低へ移行する。同様に、ＰＷＭ２は、４（０１
００）において高へ移行し且つ９（１００１）において
低へ移行すべくプログラムされる。図５から理解される
ように出力ＰＷＭ１−ＰＷＭ４のいずれもが同時に高又
は低へ移行することはない。従って、電流変化に起因す
るノイズは最小とされる。
ール２１ａ−２１ｄの各々は出力ＰＷＭ１−ＰＷＭ４を
夫々発生すべくプログラムされ、各々は５／１６のデュ
ーティサイクルを有しており且つ互いに９０度フェーズ
シフトされている。図４の実施例によれば、ＰＷＭ１は
０（００００）において高へ移行し且つ５（０１０１）
において低へ移行する。同様に、ＰＷＭ２は、４（０１
００）において高へ移行し且つ９（１００１）において
低へ移行すべくプログラムされる。図５から理解される
ように出力ＰＷＭ１−ＰＷＭ４のいずれもが同時に高又
は低へ移行することはない。従って、電流変化に起因す
るノイズは最小とされる。
【００２４】当業者によって理解されるように、図５の
実施例においては、出力は全て同一のデューティサイク
ル及びフェーズシフトのものであるが、本回路は、これ
らの出力が異なるデューティサイクル又はフェーズシフ
トを有するようにプログラムすることが可能である。例
えば、これらの出力は、中心点周りに高であるようにプ
ログラムすることが可能である。より詳細には、サイク
ルにおいて８（１０００）周りに出力が対称的に高であ
るように３出力システムをプログラムすることが可能で
ある。従って、第一出力は、１／４のデューティサイク
ルに対して、６（０１１０）において高へ移行し且つ１
０（１０１０）において低へ移行することが可能であ
る。第二出力は１／２デューティサイクルに対して、４
（０１００）において高へ移行し且つ１２（１１００）
において低へ移行することが可能である。最後に、第三
出力は、３／４のデューティサイクルに対して、２（０
０１０）において高へ移行し且つ１４（１１１０）にお
いて低へ移行することが可能である。
実施例においては、出力は全て同一のデューティサイク
ル及びフェーズシフトのものであるが、本回路は、これ
らの出力が異なるデューティサイクル又はフェーズシフ
トを有するようにプログラムすることが可能である。例
えば、これらの出力は、中心点周りに高であるようにプ
ログラムすることが可能である。より詳細には、サイク
ルにおいて８（１０００）周りに出力が対称的に高であ
るように３出力システムをプログラムすることが可能で
ある。従って、第一出力は、１／４のデューティサイク
ルに対して、６（０１１０）において高へ移行し且つ１
０（１０１０）において低へ移行することが可能であ
る。第二出力は１／２デューティサイクルに対して、４
（０１００）において高へ移行し且つ１２（１１００）
において低へ移行することが可能である。最後に、第三
出力は、３／４のデューティサイクルに対して、２（０
０１０）において高へ移行し且つ１４（１１１０）にお
いて低へ移行することが可能である。
【００２５】前述したことから、当業者によって理解さ
れるように、比較レジスタ３１及び３９を包含する比較
レジスタ内に適宜の値を配置させることによって、出力
モジュール２１ａ−２１ｄは、分割器１５及び４ビット
カウンタ１７によって決定される周波数内において任意
のデューティサイクル及びフェーズのパルス幅変調信号
を出力するようにプログラムさせることが可能である。
第三デジタル比較器５１を設けることによって図１の実
施例において更なる柔軟性を得ることが可能である。第
三デジタル比較器５１は、４ワイヤバス１９へ接続して
いる第一入力端５３と、比較レジスタ５７へ接続してい
る第二入力端５５とを有している。第三比較器レジスタ
５１の出力端５９は４ビットカウンタ１７のリセットピ
ン６１へ接続している。従って、比較レジスタ５７内に
適宜の値を挿入することによって、回路１１の周波数を
変化させることが可能である。例えば、レジスタ５７内
に値８（１０００）を挿入することによって、回路１１
の周波数は２倍とされる。４ビットカウンタが８（１０
００）でリセットされる場合には、出力モジュール２１
ａ−２１ｄの比較レジスタは１と７との間の値を保持す
るように再プログラムされねばならない。
れるように、比較レジスタ３１及び３９を包含する比較
レジスタ内に適宜の値を配置させることによって、出力
モジュール２１ａ−２１ｄは、分割器１５及び４ビット
カウンタ１７によって決定される周波数内において任意
のデューティサイクル及びフェーズのパルス幅変調信号
を出力するようにプログラムさせることが可能である。
第三デジタル比較器５１を設けることによって図１の実
施例において更なる柔軟性を得ることが可能である。第
三デジタル比較器５１は、４ワイヤバス１９へ接続して
いる第一入力端５３と、比較レジスタ５７へ接続してい
る第二入力端５５とを有している。第三比較器レジスタ
５１の出力端５９は４ビットカウンタ１７のリセットピ
ン６１へ接続している。従って、比較レジスタ５７内に
適宜の値を挿入することによって、回路１１の周波数を
変化させることが可能である。例えば、レジスタ５７内
に値８（１０００）を挿入することによって、回路１１
の周波数は２倍とされる。４ビットカウンタが８（１０
００）でリセットされる場合には、出力モジュール２１
ａ−２１ｄの比較レジスタは１と７との間の値を保持す
るように再プログラムされねばならない。
【００２６】次に図２を参照すると、本発明の同期回路
の別の実施例が示されており、それは大略参照番号７１
で示されている。同期回路７１も、４個の独立してプロ
グラム可能なＰＷＭ１−ＰＷＭ４を発生すべく適合され
ており、且つそれは４個の出力モジュール７３ａ−７３
ｄを有している。この場合も、出力モジュール７３ａを
詳細に示してあり且つ出力モジュール７３ｂ−７３ｄは
出力モジュール７３ａと構造的に同一である。
の別の実施例が示されており、それは大略参照番号７１
で示されている。同期回路７１も、４個の独立してプロ
グラム可能なＰＷＭ１−ＰＷＭ４を発生すべく適合され
ており、且つそれは４個の出力モジュール７３ａ−７３
ｄを有している。この場合も、出力モジュール７３ａを
詳細に示してあり且つ出力モジュール７３ｂ−７３ｄは
出力モジュール７３ａと構造的に同一である。
【００２７】クロック信号７５が、ジョンソンカウンタ
７９の入力端へ接続している分割器７７において受取ら
れる。ジョンソンカウンタ７９は、１６個の出力端を有
しており、それらは１６ワイヤバス８１へ接続してい
る。ジョンソンカウンタ７９は、分割器７７から受取ら
れる各クロック信号に対して逐次的に、その出力端のう
ちの１つにおいて高値を及びその他の出力端の各々にお
いて低値を発生する。
７９の入力端へ接続している分割器７７において受取ら
れる。ジョンソンカウンタ７９は、１６個の出力端を有
しており、それらは１６ワイヤバス８１へ接続してい
る。ジョンソンカウンタ７９は、分割器７７から受取ら
れる各クロック信号に対して逐次的に、その出力端のう
ちの１つにおいて高値を及びその他の出力端の各々にお
いて低値を発生する。
【００２８】出力モジュール７３ａは第一マルチプレク
サ８３を有しており、第一マルチプレクサ８３は１６ワ
イヤバス８１へ接続している１６個の入力端を有すると
共にＪ−Ｋフリップフロップ８９のＪ入力端８７へ接続
している単一の出力端８５を有している。選択レジスタ
９１は、０と１５との間の値を保持すべくプログラム可
能であり、且つ選択レジスタ９１内の保持された値が、
第一マルチプレクサ８３に対する１６個の入力端のうち
のどれが出力端８５へ接続されるかを決定する。
サ８３を有しており、第一マルチプレクサ８３は１６ワ
イヤバス８１へ接続している１６個の入力端を有すると
共にＪ−Ｋフリップフロップ８９のＪ入力端８７へ接続
している単一の出力端８５を有している。選択レジスタ
９１は、０と１５との間の値を保持すべくプログラム可
能であり、且つ選択レジスタ９１内の保持された値が、
第一マルチプレクサ８３に対する１６個の入力端のうち
のどれが出力端８５へ接続されるかを決定する。
【００２９】出力モジュール７３ａは、更に、第二マル
チプレクサ９３を有しており、第二マルチプレクサ９３
は１６ワイヤバス８１へ接続されている１６個の入力端
を有すると共にＪ−Ｋフリップフロップ８９のＫ入力端
９７へ接続している単一の出力端９５を有している。選
択レジスタ９９内に保持される値が、第二マルチプレク
サ９３に対する１６個の入力のうちのどれが出力端９５
へ接続されるかを決定する。
チプレクサ９３を有しており、第二マルチプレクサ９３
は１６ワイヤバス８１へ接続されている１６個の入力端
を有すると共にＪ−Ｋフリップフロップ８９のＫ入力端
９７へ接続している単一の出力端９５を有している。選
択レジスタ９９内に保持される値が、第二マルチプレク
サ９３に対する１６個の入力のうちのどれが出力端９５
へ接続されるかを決定する。
【００３０】Ｊ−Ｋフリップフロップ８９は、図１のＪ
−Ｋフリップフロップ４３と同一の態様で動作する。従
って、クロック入力端１０１における上昇クロック信号
と一致してＫ入力端９７が低入力を受取り且つＪ入力端
８７が高入力を受取ると、出力端１０３において高値が
発生される。同様に、入力端１０１における上昇クロッ
ク信号と一致して、Ｋ入力端９７が高値を受取り且つＪ
入力端８７が低値を受取ると、出力端１０３において低
値が発生される。従って、図２の実施例は、複数個の独
立的にプログラム可能なパルス幅変調信号を発生し、そ
の各々は、例えばレジスタ９１及び９９のような選択レ
ジスタ内に配置された値によって決定されるデューティ
サイクル及びフェーズシフトを有しており、且つ分割器
７７及びジョンソンカウンタ７９によって決定される周
波数を有している。
−Ｋフリップフロップ４３と同一の態様で動作する。従
って、クロック入力端１０１における上昇クロック信号
と一致してＫ入力端９７が低入力を受取り且つＪ入力端
８７が高入力を受取ると、出力端１０３において高値が
発生される。同様に、入力端１０１における上昇クロッ
ク信号と一致して、Ｋ入力端９７が高値を受取り且つＪ
入力端８７が低値を受取ると、出力端１０３において低
値が発生される。従って、図２の実施例は、複数個の独
立的にプログラム可能なパルス幅変調信号を発生し、そ
の各々は、例えばレジスタ９１及び９９のような選択レ
ジスタ内に配置された値によって決定されるデューティ
サイクル及びフェーズシフトを有しており、且つ分割器
７７及びジョンソンカウンタ７９によって決定される周
波数を有している。
【００３１】次に図３を参照すると、本発明同期回路の
更なる変形実施例１１１が示されている。同期回路１１
１は、クロック１１５から信号を受取り且つジョンソン
カウンタ１１７の入力端へクロック出力信号を送給する
分割器１１３を有している。この場合も、ジョンソンカ
ウンタ１１７は１６×１６プログラム可能論理アレイ１
１９へ接続されている１６個の出力端を有している。プ
ログラム可能論理アレイ１１９の１６個の出力端のうち
の選択したものが４個のＪ−Ｋフリップフロップ１２１
ａ−１２１ｄの入力端へ接続している。プログラム可能
論理アレイ１１９は、選択した入力端を選択した出力端
へ接続させるべくプログラム可能である。従って、Ｊ−
Ｋフリップフロップ１２１ａ−１２１ｄの出力端ＰＷＭ
１−ＰＷＭ４は、夫々、デューティサイクル及びフェー
ズシフトに関して独立的にプログラム可能である。
更なる変形実施例１１１が示されている。同期回路１１
１は、クロック１１５から信号を受取り且つジョンソン
カウンタ１１７の入力端へクロック出力信号を送給する
分割器１１３を有している。この場合も、ジョンソンカ
ウンタ１１７は１６×１６プログラム可能論理アレイ１
１９へ接続されている１６個の出力端を有している。プ
ログラム可能論理アレイ１１９の１６個の出力端のうち
の選択したものが４個のＪ−Ｋフリップフロップ１２１
ａ−１２１ｄの入力端へ接続している。プログラム可能
論理アレイ１１９は、選択した入力端を選択した出力端
へ接続させるべくプログラム可能である。従って、Ｊ−
Ｋフリップフロップ１２１ａ−１２１ｄの出力端ＰＷＭ
１−ＰＷＭ４は、夫々、デューティサイクル及びフェー
ズシフトに関して独立的にプログラム可能である。
【００３２】次に、図５を参照すると、本発明の同期回
路の更に別の変形実施例１２５が示されている。同期回
路１２５は、クロック１２９から信号を受取り且つ４ビ
ットカウンタ１３１の入力端へクロック出力信号を送給
する分割器１２７を有している。４ビットカウンタ１３
１の出力端の各々は分岐されており且つインバータ１３
３を有している。従って、４ビットカウンタ１３１は、
実効的に、８個の出力端を有しており、且つ分割器１３
３から受取った各クロック信号に対し、４ビットカウン
タ１３１は８ビット数を発生する。
路の更に別の変形実施例１２５が示されている。同期回
路１２５は、クロック１２９から信号を受取り且つ４ビ
ットカウンタ１３１の入力端へクロック出力信号を送給
する分割器１２７を有している。４ビットカウンタ１３
１の出力端の各々は分岐されており且つインバータ１３
３を有している。従って、４ビットカウンタ１３１は、
実効的に、８個の出力端を有しており、且つ分割器１３
３から受取った各クロック信号に対し、４ビットカウン
タ１３１は８ビット数を発生する。
【００３３】４ビットカウンタ１３１の８個の出力端は
例えばＰＡＬ１６Ｒ８のような８×８プログラム可能論
理アレイ１３５の入力端へ接続している。プログラム可
能論理アレイ１５５の８個の出力端は４個のＪ−Ｋフリ
ップフロップ１３７ａ−１３７ｄの入力端へ接続してい
る。プログラム可能論理アレイ１３５はその入力端にお
ける特定の数を受取ることに応答してその出力端の各々
において高出力を発生すべくプログラム可能である。従
って、Ｊ−Ｋフリップフロップ１３７ａ−１３７ｄの出
力端ＰＷＭ１−ＰＷＭ４は、夫々、デューティサイクル
及びフェーズシフトに関して独立的にプログラム可能で
ある。
例えばＰＡＬ１６Ｒ８のような８×８プログラム可能論
理アレイ１３５の入力端へ接続している。プログラム可
能論理アレイ１５５の８個の出力端は４個のＪ−Ｋフリ
ップフロップ１３７ａ−１３７ｄの入力端へ接続してい
る。プログラム可能論理アレイ１３５はその入力端にお
ける特定の数を受取ることに応答してその出力端の各々
において高出力を発生すべくプログラム可能である。従
って、Ｊ−Ｋフリップフロップ１３７ａ−１３７ｄの出
力端ＰＷＭ１−ＰＷＭ４は、夫々、デューティサイクル
及びフェーズシフトに関して独立的にプログラム可能で
ある。
【００３４】前述したことから当業者によって理解され
るように、本発明回路は、同一の周波数に基づいており
且つユーザが選択可能なデューティサイクル及びフェー
ズシフトを有する複数個のパルス幅変調出力を発生すべ
く適合されている。
るように、本発明回路は、同一の周波数に基づいており
且つユーザが選択可能なデューティサイクル及びフェー
ズシフトを有する複数個のパルス幅変調出力を発生すべ
く適合されている。
【００３５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、異なる寸法のカウンタを使用することが可
能であり且つ異なる数の出力を与えることも可能であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、異なる寸法のカウンタを使用することが可
能であり且つ異なる数の出力を与えることも可能であ
る。
【図１】 本発明の同期回路の好適実施例を示した概略
ブロック図。
ブロック図。
【図２】 本発明の同期回路の変形実施例を示した概略
ブロック図。
ブロック図。
【図３】 本発明の同期回路の別の変形実施例を示した
概略ブロック図。
概略ブロック図。
【図４】 本発明の同期回路の動作の一例を示したタイ
ミング線図。
ミング線図。
【図５】 本発明の同期回路の更に別の変形実施例を示
した概略ブロック図。
した概略ブロック図。
１１ 同期回路 １３ クロック信号 １５ プログラム可能分割器 １７ ４ビットカウンタ １９ ４ワイヤバス ２１ａ−２１ｄ 出力モジュール ２３ 第一デジタル比較器 ２５ 第二デジタル比較器 ３１，３９ ４ビット比較レジスタ ４３ Ｊ−Ｋフリップフロップ
Claims (14)
- 【請求項１】 複数個のパルス幅変調出力を発生する同
期回路において、 クロック信号を発生する手段が設けられており、 各パルス幅変調出力に対する論理装置が設けられてお
り、 前記各論理装置は第一入力端と、第二入力端と、クロッ
ク入力端とを有しており、前記各論理装置は前記第一入
力端における論理高が前記クロック入力端におけるクロ
ック信号と一致することに応答して論理高出力を発生
し、且つ前記各論理装置は前記第二入力端における論理
高が前記クロック入力端におけるクロック信号と一致す
ることに応答して論理低出力を発生し、 前記各論理装置の前記第一及び第二入力端へ論理高及び
低信号を選択的に印加するプログラム可能手段が設けら
れている、ことを特徴とする同期回路。 - 【請求項２】 請求項１において、前記各論理装置の前
記第一及び第二入力端へ論理高及び低信号を選択的に印
加するプログラム可能手段が、 前記クロック信号をカウントし且つカウント値を出力す
るカウンタ、 各論理装置の各第一入力端と関連しており前記カウンタ
からカウント値を受取るべく接続されている第一デジタ
ル比較器、 各論理装置の各第二入力端と関連しており前記カウンタ
からのカウント値を受取るべく接続されている第二デジ
タル比較器、 前記第一デジタル比較器の各々と関連しておりプログラ
ム可能な値を保持している第一比較レジスタ、 前記第二デジタル比較器の各々と関連しておりプログラ
ム可能な値を保持している第二比較レジスタ、を有して
おり、カウント値が前記比較レジスタのうちの１つにお
けるプログラム可能な値と等しい場合に、前記１つの比
較レジスタと関連する前記デジタル比較器が論理高出力
を発生する、ことを特徴とする同期回路。 - 【請求項３】 請求項２において、 前記カウンタのリセット入力端へ接続している出力端を
具備する第三デジタル比較器が設けられており、前記第
三デジタル比較器は前記カウンタからのカウント値を受
けとるべく接続しており、 前記第三デジタル比較器と関連して第三比較レジスタが
設けられており、前記第三比較レジスタはプログラム可
能な値を保持しており、 カウント値が前記第三比較レジスタにおけるプログラム
可能な値と等しい場合に、前記第三デジタル比較器が前
記カウンタをリセットするための論理高出力を発生す
る、ことを特徴とする同期回路。 - 【請求項４】 請求項１において、前記論理装置の各々
の前記第一及び第二入力端へ論理高及び低信号を選択的
に印加するプログラム可能手段が、 クロック入力端と複数個のカウンタ出力端とを具備する
カウンタであって、各クロック信号に対して前記カウン
タ出力端の単一の１つにおいて逐次的に論理高値を及び
前記出力端の他のものの各々において論理低値を発生す
るカウンタ、 前記カウンタ出力端のうちの１つを前記論理装置の前記
第一及び第二入力端の各々へ接続させるプログラム可能
手段、を有することを特徴とする同期回路。 - 【請求項５】 請求項４において、前記論理装置の前記
第一及び第二入力端の各々へ前記カウンタ出力端の１つ
を接続させるプログラム可能手段が、 前記論理装置の各々と関連している第一マルチプレクサ
であって、前記第一マルチプレクサの各々が前記カウン
タ出力端へ接続している複数個の入力端及びそれと関連
する前記論理装置の前記第一入力端へ接続している入力
端を有している第一マルチプレクサ、 前記論理装置の各々と関連している第二マルチプレクサ
であって、前記第二マルチプレクサの各々が前記、カウ
ンタ出力端へ接続している複数個の入力端及びそれと関
連する前記論理要素の前記第二入力端へ接続している入
力端を有している第二マルチプレクサ、 前記第一及び第二マルチプレクサの各々と関連している
選択レジスタであって、前記選択レジスタの各々がそれ
と関連する前記マルチプレクサの選択した入力端をそれ
と関連する前記マルチプレクサの出力端へ接続させるた
めにプログラム可能である選択レジスタ、を有すること
を特徴とする同期回路。 - 【請求項６】 請求項４において、前記論理装置の前記
第一及び第二入力端の各々へ前記カウンタ出力端のうち
の１つを接続させるプログラム可能な手段が、プログラ
ム可能論理アレイを有しており、前記プログラム可能論
理アレイが、前記カウンタ出力端へ接続している複数個
の入力端及び前記論理要素の前記第一及び第二入力端へ
接続している複数個の出力端を有していることを特徴と
する同期回路。 - 【請求項７】 請求項１において、前記論理装置がフリ
ップフロップを有していることを特徴とする同期回路。 - 【請求項８】 請求項１において、前記クロック信号の
変化割合をプログラムする手段を有することを特徴とす
る同期回路。 - 【請求項９】 請求項１において、前記論理装置の各々
の前記第一及び第二入力端へ論理高及び低信号を選択的
に印加するプログラム可能な手段が、 前記クロック信号をカウントし且つカウント値と前記カ
ウント値の補元とを出力するカウンタ、 プログラム可能論理アレイであって、前記カウント値及
びそれらの補元を受取るべく接続されている複数個の入
力端及び前記論理装置の前記第一及び第二入力端へ接続
している複数個の出力端を有しており、その入力端にお
いて特定の値を受取ることに応答してその出力端のうち
の単一の１つにおいて論理高信号を発生すべくプログラ
ム可能であるプログラム可能論理アレイ、を有すること
を特徴とする同期回路。 - 【請求項１０】 複数個のパルス幅変調出力を発生する
同期回路において、 クロック信号を発生する手段、 前記クロック信号を受取り且つユーザが決定可能な周波
数を持った周期的な出力を発生するカウンタ、 各パルス幅変調出力に対する論理装置、 前記カウンタの各サイクル期間中にユーザが選択可能な
時間において前記論理装置の各々を選択的にターンオン
及びオフさせる手段、を有することを特徴とする同期回
路。 - 【請求項１１】 請求項１０において、各論理装置が第
一入力端と、第二入力端と、クロック入力端とを有して
おり、前記論理装置の各々が、前記第一入力端における
論理高が前記クロック入力端におけるクロック信号と一
致することに応答してターンオンし、且つ前記論理装置
の各々が、前記第二入力端における論理高が前記クロッ
ク入力端におけるクロック信号と一致することに応答し
てターンオフすることを特徴とする同期回路。 - 【請求項１２】 請求項１１において、前記カウンタの
各サイクル期間中にユーザが選択可能な時間において前
記論理装置の各々を選択的にターンオン及びオフさせる
手段が、 各論理装置の各第一入力端と関連しており前記カウンタ
からカウント値を受取るべく接続されている第一デジタ
ル比較器、 各論理装置の各第二入力端と関連しており前記カウンタ
からのカウント値を受取るべく接続されている第二デジ
タル比較器、 前記第一デジタル比較器の各々と関連しておりプログラ
ム可能な値を保持する第一比較レジスタ、 前記第二デジタル比較器の各々と関連しておりプログラ
ム可能な値を保持する第二比較レジスタ、を有してお
り、カウント値が前記比較レジスタのうちの１つにおけ
るプログラム可能な値と等しい場合に、前記１つの比較
レジスタと関連する前記デジタル比較器が論理高出力を
発生する、ことを特徴とする同期回路。 - 【請求項１３】 請求項１１において、前記カウンタの
各サイクル期間中にユーザが選択可能な時間において前
記論理装置の各々を選択的にターンオン及びオフさせる
手段が、 前記論理装置の各々と関連する第一マルチプレクサであ
って、前記第一マルチプレクサの各々が前記カウンタ出
力端へ接続している複数個の入力端とそれと関連する前
記論理装置の第一入力端へ接続している入力端とを有す
る第一マルチプレクサ、 前記論理装置の各々と関連している第二マルチプレクサ
であって、前記第二マルチプレクサの各々が前記カウン
タ出力端へ接続している複数個の入力端とそれと関連す
る前記論理要素の第二入力端へ接続している入力端とを
有している第二マルチプレクサ、 前記第一及び第二マルチプレクサの各々と関連している
選択レジスタであって、前記選択レジスタの各々がそれ
と関連するマルチプレクサの選択した入力端をそれと関
連するマルチプレクサの出力端へ接続させるべくプログ
ラム可能である選択レジスタ、を有することを特徴とす
る同期回路。 - 【請求項１４】 請求項１１において、前記カウンタの
各サイクル期間中にユーザが選択可能な時間において前
記論理装置の各々を選択的にターンオン及びオフさせる
手段が、プログラム可能な論理アレイを有しており、前
記プログラム可能な論理アレイが、前記カウンタ出力端
へ接続している複数個の入力端と、前記論理装置の前記
第一及び第二入力端へ接続している複数個の出力端とを
有していることを特徴とする同期回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/775612 | 1996-12-31 | ||
| US08/775,612 US5898329A (en) | 1996-12-31 | 1996-12-31 | Programmable pulse width modulation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10304652A true JPH10304652A (ja) | 1998-11-13 |
Family
ID=25104932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353639A Pending JPH10304652A (ja) | 1996-12-31 | 1997-12-22 | プログラム可能パルス幅変調回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5898329A (ja) |
| JP (1) | JPH10304652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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