JP7338685B2 - 可変遅延回路および半導体集積回路 - Google Patents

Description

本発明は、可変遅延回路および半導体集積回路に関する。

例えば、半導体集積回路は、内部回路の動作タイミングを調整するために、信号の遅延時間を調整する可変遅延回路を有する。この種の可変遅延回路は、遅延時間の調整間隔が粗い粗調整ブロックと、粗調整ブロックに直列に接続し、遅延時間の調整単位が細かい微調整ブロックとを有する。例えば、微調整ブロックは、信号の伝達経路に断続する容量素子を有する。あるいは、可変遅延回路は、信号を遅延させる複数の遅延回路と、複数の遅延回路から出力する遅延信号のいずれかを選択するセレクタとを有する。

特許第３４３００４６号 特許第３５６０３１９号

ところで、動作周波数を変更可能なメモリデバイス等のアクセスを制御する半導体集積回路において、メモリデバイス等に出力する出力信号を基準タイミング信号に対して遅延させる場合、動作周波数に応じた遅延量の出力信号を可変遅延回路により生成する。可変遅延回路による出力信号の遅延量は、メモリデバイスの最大動作周波数と最小動作周波数とに対応させる必要がある。しかしながら、粗調整ブロックと微調整ブロックとを直列に接続した可変遅延回路では、最小の遅延量を、粗調整ブロックの遅延素子１段分の遅延量以下にすることができない。このため、メモリデバイスの最大動作周波数によっては、可変遅延回路は、最大動作周波数に対応する遅延量の出力信号を生成できないおそれがある。

本発明は、上記の点に鑑みてなされたもので、幅広い遅延量を調整可能な可変遅延回路において、遅延量の調整精度を向上することを目的とする。

本発明の一態様では、可変遅延回路は、第１遅延時間を有する直列に接続した複数の第１遅延素子を有し、前記複数の第１遅延素子の各々を、第１制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第１遅延素子で受信した信号を遅延させた遅延信号を初段の前記第１遅延素子から出力する少なくとも１つの第１遅延回路と、直列に接続した、前記第１遅延素子と同じ構成を有する少なくとも１つの第２遅延素子と、前記第１遅延時間より長い第２遅延時間を有する複数の第３遅延素子とを有し、前記第２遅延素子および前記複数の第３遅延素子の各々を、第２制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第２遅延素子で受信した信号を遅延させた遅延信号を初段の前記第２遅延素子から出力する第２遅延回路と、を有し、前記第１遅延回路の初段の前記第１遅延素子と前記第２遅延回路の初段の前記第２遅延素子とを直列に接続し、前記第１遅延回路および前記第２遅延回路の一方で受けた入力信号を所定時間遅延させた遅延信号を、前記第１遅延回路および前記第２遅延回路の他方から出力する。

開示の技術によれば、幅広い遅延量を調整可能な可変遅延回路において、遅延量の調整精度を向上することができる。

第１の実施形態の半導体集積回路の構成を示す図である。 図１のライトデータ制御部およびリードタイミング制御部の動作を示す図である。 図１の可変遅延回路の回路構成を示す図である。 図１のＤＬＬ回路の構成を示す図である。 図３の可変遅延回路の動作の一例を示す図である。 図３の可変遅延回路の動作の別の例を示す図である。 図３の可変遅延回路が出力する遅延ライトタイミング信号の波形を示す図である。 図１の遅延制御回路による可変遅延回路の制御の説明を示す図である。 図３の可変遅延回路の動作のさらなる別の例を示す図である。 半導体集積回路による可変遅延回路の制御フローを示す図である。 第２の実施形態の可変遅延回路の回路構成を示す図である。 第３の実施形態の可変遅延回路の回路構成を示す図である。 第４の実施形態の可変遅延回路の回路構成を示す図である。

以下、図面を用いて実施形態を説明する。信号と信号を伝達する信号線とは、同じ符号で示す。

（第１の実施形態）
図１は、第１の実施形態の半導体集積回路１００の構成を示す。第１の実施形態では、半導体集積回路１００をフラッシュメモリ２００等のメモリデバイスとともにシステム３００に搭載する。例えば、半導体集積回路１００は、ＳｏＣ（System on a Chip）である。フラッシュメモリ２００は、例えばＮＡＮＤ型であり、動作モードに応じて動作周波数を変更可能である。半導体集積回路１００およびフラッシュメモリ２００は、システム基板に搭載され、システム基板上の配線が半導体集積回路１００およびフラッシュメモリ２００を相互に接続する。なお、半導体集積回路１００は、フラッシュメモリ２００以外のデバイスを接続してもよい。

半導体集積回路１００は、ＣＰＵ（Central Processing Unit）１１０、メモリコントローラ１２０および物理インタフェース部（ＰＨＹ）１３０を有する。ＣＰＵ１１０は、半導体集積回路１００に搭載する各種回路（メモリコントローラ１２０および物理インタフェース部１３０を含む）を制御する。メモリコントローラ１２０は、ＣＰＵ１１０からの指示に基づいて、フラッシュメモリ２００のアクセスを制御する。

物理インタフェース部１３０は、ＤＬＬ（Delay-Locked Loop）回路１０、遅延制御回路２０、ライトデータ制御部３０、リードデータ制御部４０、ライトタイミング制御部５０、リードタイミング制御部６０およびバッファ部７０を有する。物理インタフェース部１３０は、後述するクロック信号ＭＣＬＫに基づいてフラッシュメモリ２００に供給する信号を生成し、フラッシュメモリ２００が出力する信号を受信する。物理インタフェース部１３０は、フラッシュメモリ２００に対して信号を入出力するインタフェース部の一例である。

ＤＬＬ回路１０は、クロック信号ＭＣＬＫを遅延させて遅延クロック信号ＤＭＣＬＫを生成する可変遅延回路ＶＤＬＹ３を有し、クロック信号ＭＣＬＫの位相と遅延クロック信号ＤＭＣＬＫの位相とを一致させる動作を実行する。クロック信号ＭＣＬＫは、フラッシュメモリ２００のアクセスを制御するための基準クロックであり、フラッシュメモリ２００の動作周波数と同じ周波数に設定する。例えば、クロック信号ＭＣＬＫは、半導体集積回路１００で使用するクロック信号の周波数を分周することで生成する。可変遅延回路ＶＤＬＹ３は、第２可変遅延回路の一例である。

ＤＬＬ回路１０は、モード信号ＦＣＭＯＤＥに応じて、制御信号ＦＳ３または制御信号ＣＳ３を使用して、可変遅延回路ＶＤＬＹ３の遅延時間を調整する。モード信号ＦＣＭＯＤＥは、フラッシュメモリ２００の動作周波数に応じたモード（第１モードまたは第２モード）を識別するために使用する。ＤＬＬ回路１０は、制御信号ＦＳ３、ＣＳ３を遅延制御回路２０に出力する。制御信号ＦＳ３、ＣＳ３に基づく可変遅延回路ＶＤＬＹ３の動作は、図３で説明し、動作モードについては、図８で説明する。

遅延制御回路２０は、モード信号ＦＣＭＯＤＥと制御信号ＦＳ３、ＣＳ３とに基づいて、制御信号ＦＳ１、ＣＳ１、ＦＳ２、ＣＳ２を生成する。制御信号ＦＳ１、ＣＳ１は、ライトデータ制御部３０の可変遅延回路ＶＤＬＹ１の遅延時間を調整するために使用する。制御信号ＦＳ２、ＣＳ２は、リードタイミング制御部６０の可変遅延回路ＶＤＬＹ２の遅延時間を調整するために使用する。

ライトデータ制御部３０は、フラッシュメモリ２００にデータをライトするライトサイクルにおいて動作する。ライトデータ制御部３０は、可変遅延回路ＶＤＬＹ１と、データ信号ＤＱ（ＤＱ０－ＤＱ７；ライトデータ）にそれぞれ対応するラッチ回路ＬＴとを有する。なお、データ信号ＤＱのビット数は、８ビットに限定されない。可変遅延回路ＶＤＬＹ１は、第１可変遅延回路の一例である。

可変遅延回路ＶＤＬＹ１は、遅延制御回路２０からの制御信号ＦＳ１、ＣＳ１に基づいて、ライトタイミング信号ＷＤＱＳ０を遅延させた遅延ライトタイミング信号ＷＤＱＳを生成する。各ラッチ回路ＬＴは、遅延ライトタイミング信号ＷＤＱＳに同期してデータ信号ＤＱｉ（ＤＱｉ０－ＤＱｉ７）をラッチし、ラッチしたデータ信号ＤＱｉをデータ信号ＤＱとしてバッファ部７０に出力する。ライトデータ制御部３０の動作の例は、図２で説明する。

リードデータ制御部４０は、フラッシュメモリ２００からデータをリードするリードサイクルにおいて動作する。リードデータ制御部４０は、バッファ部７０を介してフラッシュメモリ２００が出力するデータ信号ＤＱ（ＤＱ０－ＤＱ７；リードデータ）を、リードタイミング制御部６０が出力する遅延リードタイミング信号ＲＤＱＳに同期して受信する。

ライトタイミング制御部５０は、ライトサイクルにおいて動作し、バッファ部７０を介してフラッシュメモリ２００にデータストローブ信号ＤＱＳを出力する。また、ライトタイミング制御部５０は、例えば、データストローブ信号ＤＱＳと同じ位相を有するライトタイミング信号ＷＤＱＳ０を生成する。なお、ライトタイミング信号ＷＤＱＳ０の位相は、データストローブ信号ＤＱＳの位相と相違してもよい。また、ライトタイミング信号ＷＤＱＳ０を、ライトタイミング制御部５０以外の回路により生成してもよい。

リードタイミング制御部６０は、リードサイクルにおいて動作し、可変遅延回路ＶＤＬＹ２を有する。可変遅延回路ＶＤＬＹ２は、フラッシュメモリ２００がリードデータＤＱとともに出力するデータストローブ信号ＤＱＳの位相を９０度ずらして遅延リードタイミング信号ＲＤＱＳを生成する。９０度の位相に対応する遅延時間は、フラッシュメモリ２００の動作周波数に応じて異なるため、可変遅延回路ＶＤＬＹ２は、データストローブ信号ＤＱＳの９０度の位相に対応する遅延時間を示す制御信号ＦＳ２、ＣＳ２を受けて動作する。

可変遅延回路ＶＤＬＹ２は、制御信号ＦＳ２、ＣＳ２に基づいて、データストローブ信号ＤＱＳを遅延させた遅延リードタイミング信号ＲＤＱＳを生成する。リードタイミング制御部６０の動作の例は、図２で説明する。可変遅延回路ＶＤＬＹ２は、第１可変遅延回路の一例である。

バッファ部７０は、フラッシュメモリ２００に信号を出力する出力バッファ、フラッシュメモリ２００から信号を入力する入力バッファ、およびフラッシュメモリ２００に対して信号を入出力する入出力バッファを有する。例えば、バッファ部７０は、リードイネーブル信号ＲＥＮ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＮ、チップイネーブル信号ＣＥＮ０－ＣＥＮ７、ライトプロテクト信号ＷＰを、フラッシュメモリ２００に出力する。

チップイネーブル信号ＣＥＮ０－ＣＥＮ７は、半導体集積回路１００に接続する複数のフラッシュメモリ２００を選択するために使用し、この実施形態では、最大８個のフラッシュメモリ２００（チップ）が半導体集積回路１００に接続可能である。

レディ／ビジー信号ＲＢＮは、フラッシュメモリ２００から入力する。また、データ信号ＤＱおよびデータストローブ信号ＤＱＳは、ライトサイクルでは、フラッシュメモリ２００に出力し、リードサイクルでは、フラッシュメモリ２００から入力する。

例えば、フラッシュメモリ２００は、データストローブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジにそれぞれ同期して、データ信号ＤＱを入出力するＤＤＲ（Double Data Rate）タイプである。また、データストローブ信号ＤＱＳは、相補の信号でもよいが、説明を分かりやすくするため、正論理（True）の信号のみを示す。

図２は、図１のライトデータ制御部３０およびリードタイミング制御部６０の動作を示す。

半導体集積回路１００は、データをフラッシュメモリ２００にライトするライトサイクルにおいて、データ信号ＤＱ０－ＤＱ７の中央（２つの遷移エッジの中間）に遷移エッジを有するデータストローブ信号ＤＱＳをフラッシュメモリ２００に出力する（図２（ａ））。このため、ライトデータ制御部３０は、例えば、データストローブ信号ＤＱＳと位相が等しいライトタイミング信号ＷＤＱＳ０の位相を、可変遅延回路ＶＤＬＹ１を用いて９０度遅らせ、遅延ライトタイミング信号ＷＤＱＳを生成する（図２（ｂ））。

可変遅延回路ＶＤＬＹ１は、図１の遅延制御回路２０が出力する制御信号ＦＳ１、ＣＳ１に基づいて、ライトタイミング信号ＷＤＱＳ０を遅延量ＤＬＹ１だけ遅らせた遅延ライトタイミング信号ＷＤＱＳを出力する。そして、ライトデータ制御部３０のラッチ回路ＬＴは、例えば、遅延ライトタイミング信号ＷＤＱＳの立ち上がりエッジに同期して内部データ信号ＤＱｉ０－ＤＱｉ７をラッチし、データ信号ＤＱ０－ＤＱ７として出力する（図２（ｃ））。これにより、ライトサイクルにおいて、データ信号ＤＱ０－ＤＱ７（ライトデータ）の中央をデータストローブ信号ＤＱＳの遷移エッジに合わせることができる。なお、内部データ信号ＤＱｉ０－ＤＱｉ７およびデータ信号ＤＱ０－ＤＱ７に付したＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４は、データ値を示し、ライトタイミング信号／ＷＤＱＳ０は、ライトタイミング信号ＷＤＱＳ０に対して位相が反転した信号を示す。

また、半導体集積回路１００は、データをフラッシュメモリ２００からリードするリードサイクルにおいて、互いに同じ位相を有するデータストローブ信号ＤＱＳとデータ信号ＤＱ０－ＤＱ７とをフラッシュメモリ２００から受ける（図２（ｄ））。換言すれば、フラッシュメモリ２００は、データストローブ信号ＤＱＳに同期してデータ信号ＤＱ０－ＤＱ７（リードデータ）を出力する。

半導体集積回路１００は、データストローブ信号ＤＱＳの位相を、可変遅延回路ＶＤＬＹ２を用いて９０度遅らせ、リードデータＤＱ０－ＤＱ７の中央（遷移エッジの中間）に遷移エッジを有する遅延リードタイミング信号ＲＤＱＳを生成する（図２（ｅ））。可変遅延回路ＶＤＬＹ２は、図１の遅延制御回路２０が出力する制御信号ＦＳ２、ＣＳ２に基づいて、データストローブ信号ＤＱＳを遅延量ＤＬＹ２だけ遅らせた遅延リードタイミング信号ＲＤＱＳを出力する。

そして、リードデータ制御部４０は、フラッシュメモリ２００から受信したデータ信号ＤＱ０－ＤＱ７を、遅延リードタイミング信号ＲＤＱＳに同期して受信する（図２（ｆ））。これにより、リードサイクルにおいて、データ信号ＤＱ０－ＤＱ７（リードデータ）の中央をデータストローブ信号ＤＱＳの遷移エッジに合わせることができる。

図３は、図１の可変遅延回路ＶＤＬＹ１の回路構成を示す。なお、図１に示した可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３の回路構成は、例えば、可変遅延回路ＶＤＬＹ１と同じである。

可変遅延回路ＶＤＬＹ１は、ｎビットの制御信号ＦＳ１［ｎ：１］に基づいて動作する遅延ラインＤ１と、ｎビットの制御信号ＣＳ１［ｎ：１］に基づいて動作する遅延ラインＤ２とを有する。なお、遅延ラインＤ１は、遅延ラインＤ２の前ではなく、遅延ラインＤ２の後に接続してもよい。遅延ラインＤ１は、第１遅延回路の一例であり、遅延ラインＤ２は、第２遅延回路の一例である。

遅延ラインＤ１は、制御信号ＦＳ１［ｎ：１］の各ビット値に応じて動作する直列に接続したｎ個（例えば、１２８個）の遅延素子ＦＤ（ＦＤ１－ＦＤｎ）を有する。遅延ラインＤ２は、制御信号ＦＳ２［ｎ：１］の各ビット値に応じて動作する直列に接続したｎ個の遅延素子ＣＤ（ＣＤ１－ＣＤｎ）を有する。

遅延素子ＦＤ１－ＦＤｎは、第１遅延素子の一例であり、遅延素子ＣＤ１は、第２遅延素子の一例であり、遅延素子ＣＤ２－ＣＤｎは、第３遅延素子の一例である。制御信号ＦＳ１［ｎ：１］は、第１制御信号の一例であり、制御信号ＦＳ２［ｎ：１］は、第２制御信号の一例である。

遅延素子ＦＤ１－ＦＤｎおよび遅延素子ＣＤ１は互いに同じ回路構成であるため、以下では遅延ラインＤ１の初段の遅延素子ＦＤ１を説明する。また、遅延素子ＣＤ２－ＣＤｎは互いに同じ回路構成であるため、以下では遅延素子ＣＤ２を説明する。

遅延素子ＦＤ１－ＦＤｎおよび遅延素子ＣＤ１は、遅延時間が互いに同じであることを示すため、図中に符号"ＦＤＬＹ"（Fine Delay）を付している。遅延素子ＣＤ２－ＣＤｎは、遅延時間が互いに同じであることを示すため、図中に符号"ＣＤＬＹ"（Coarse Delay）を付している。遅延素子"ＦＤＬＹ"の遅延時間は、遅延素子"ＣＤＬＹ"の遅延時間より短い。なお、以下の説明では、着目する遅延素子ＦＤまたは遅延素子ＣＤの左側を入力側と称し、着目する遅延素子ＦＤまたは遅延素子ＣＤの右側を出力側と称する。

遅延素子ＦＤ１は、ナンドゲートＮ１、Ｎ２、Ｎ３と制御信号ＦＳ１［１］の論理を反転するインバータＩＶとを有する。ナンドゲートＮ１は、制御信号ＦＳ１［１］の論理をインバータＩＶで反転した信号と入力信号とを受ける。初段の遅延素子ＦＤ１では、入力信号は、ライトタイミング信号ＷＤＱＳ０である。ナンドゲートＮ１は、制御信号ＦＳ１［１］が論理０の場合、入力信号の論理を反転して出力側の遅延素子ＦＤ２に出力し、制御信号ＦＳ１［１］が論理１の場合、論理１を出力側の遅延素子ＦＤ２に出力する。

ナンドゲートＮ２は、制御信号ＦＳ１［１］が論理１の場合、入力信号の論理を反転してナンドゲートＮ３に出力し、制御信号ＦＳ１［１］が論理０の場合、論理１をナンドゲートＮ３に出力する。ナンドゲートＮ３は、ナンドゲートＮ２の出力の論理と、出力側に隣接する遅延素子ＦＤ２のナンドゲートＮ３の出力の論理とのいずれかが論理０の場合、論理１を出力する。ナンドゲートＮ３は、ナンドゲートＮ２の出力の論理と、出力側に隣接する遅延素子ＦＤ２のナンドゲートＮ３の出力の論理とがともに論理１の場合、論理０を出力する。

図１に示した遅延制御回路２０は、遅延ラインＤ１によりライトタイミング信号ＷＤＱＳ０を遅延させる場合、ｎビットの制御信号ＦＳ１［ｎ：１］のうちの連続する２ビットを論理１に設定し、他の制御信号ＦＳ１を論理０に設定する。これにより、論理１の２つの制御信号ＦＳ１のうち、ビット番号が小さい制御信号ＦＳ１を受ける遅延素子ＦＤは、入力側から受ける信号を折り返して、ナンドゲートＮ３から入力側に戻す。以下では、信号を折り返す遅延素子ＦＤ（またはＣＤ）を折り返し遅延素子とも称し、折り返し遅延素子の状態を折り返し状態とも称する。なお、遅延ラインＤ１の最終段の遅延素子ＦＤｎを折り返し状態に設定する場合、制御信号ＦＳ１［ｎ］のみを論理１に設定し、他の制御信号ＦＳ１を論理０に設定する。

折り返し遅延素子ＦＤのナンドゲートＮ１は、論理１を出力する。論理１の２つの制御信号ＦＳ１のうち、ビット番号が大きい制御信号ＦＳ１を受ける遅延素子ＦＤのナンドゲートＮ３は、インバータＩＶを介して制御信号ＦＳ１の論理１を反転した信号（論理０）を受け、論理１を出力する。以下では、折り返し遅延素子ＦＤ（またはＣＤ）の出力側に接続する遅延素子ＦＤ（またはＣＤ）を折り返し制御素子とも称する。

折り返し遅延素子ＦＤの入力側の遅延素子ＦＤのナンドゲートＮ１は、制御信号ＦＳ１の論理０を反転した信号を受け、入力信号の論理を反転して出力するインバータとして機能する。折り返し遅延素子ＦＤの入力側の遅延素子ＦＤのナンドゲートＮ３は、論理０の制御信号ＦＳ１に基づいてナンドゲートＮ２が出力する論理１の信号を受ける。このため、折り返し遅延素子ＦＤの入力側の遅延素子ＦＤのナンドゲートＮ３は、出力側に隣接する遅延素子ＦＤのナンドゲートＮ３が出力する信号の論理を反転して出力するインバータとして機能する。

このように、折り返し遅延素子ＦＤの入力側に位置する遅延素子ＦＤは、入力側から受信した信号を出力側に転送し、出力側から受信した信号を入力側に転送する。以下では、折り返し遅延素子ＦＤ（またはＣＤ）より入力側に位置し、論理０の制御信号ＦＳ（またはＣＤ）を受ける遅延素子ＦＤ（またはＣＤ）を、転送遅延素子とも称し、転送遅延素子の状態を転送状態とも称する。なお、初段の遅延素子ＦＤ１（またはＣＤ１）を折り返し状態に設定する場合、転送遅延素子は存在しない。

以上の動作により、遅延ラインＤ１は、初段の遅延素子ＦＤ１で受信するライトタイミング信号ＷＤＱＳ０を所定数の遅延素子ＦＤで遅延させ、初段の遅延素子ＦＤ１から遅延信号ＷＤＱＳ１として出力する。なお、遅延ラインＤ１は、信号を、直列に接続する偶数個のナンドゲートを介して遅延し、出力する。遅延ラインＤ１にセレクタを設けず、信号を偶数個のナンドゲートで遅延させることで、入力信号と出力信号（遅延した信号）とでデューティ比が変わることを防止することができる。また、使用する遅延素子ＦＤの段数によらず、デューティ比を一定にすることができる。

遅延素子ＣＤ２－ＣＤｎの各々は、遅延素子ＦＤ１に対してインバータディレイＩＤ１、ＩＤ２を追加していることを除き、遅延素子ＦＤ１と同じ構成を有する。インバータディレイＩＤ１、ＩＤ２は、入力側の遅延素子ＣＤに接続する入力端子とナンドゲートＮ１との間に直列に接続したインバータであり、遅延要素として機能する。遅延素子ＣＤ２－ＣＤｎの各々は、インバータディレイＩＤ１、ＩＤ２で遅延した信号を、ナンドゲートＮ１、Ｎ２に供給する。

各遅延素子ＣＤ２－ＣＤｎの遅延時間は、遅延素子ＦＤ１の遅延時間に比べて、インバータディレイＩＤ１、ＩＤ２の遅延時間だけ長い。例えば、各遅延素子ＣＤ２－ＣＤｎの遅延時間は、遅延素子ＦＤ１の遅延時間の４倍に設定してもよく、２以上の整数倍としてもよい。各遅延素子ＣＤ２－ＣＤｎの遅延時間を、遅延素子ＦＤ１の整数倍に設定することで、信号を遅延するために使用する遅延素子（ＦＤまたはＣＤ）によらず、遅延時間を容易に計算することができ、使用する遅延素子の数を容易に計算することができる。遅延素子ＦＤ１－ＦＤｎ、ＣＤ１の遅延時間は、第１遅延時間の一例であり、遅延素子ＣＤ２－ＣＤｎの遅延時間は、第２遅延時間の一例である。

遅延ラインＤ２においても、論理１の制御信号ＣＳ１を受ける互いに隣接する２つの遅延素子ＣＤのうち、入力側に位置する遅延素子ＣＤを、折り返し状態に設定し、折り返し遅延素子ＣＤとして機能させる。折り返し遅延素子ＣＤの入力側に位置する遅延素子ＣＤを、転送状態に設定し、転送遅延素子として機能させる。折り返し遅延素子ＣＤの出力側に位置する遅延素子ＣＤは、折り返し制御素子として機能する。なお、遅延ラインＤ２の最終段の遅延素子ＣＤｎを折り返し状態に設定する場合、制御信号ＣＳ１［ｎ］のみを論理１に設定する。

そして、遅延ラインＤ２は、初段の遅延素子ＣＤ１で受信する遅延信号ＷＤＱＳ１を所定数の遅延素子ＣＤで遅延させ、初段の遅延素子ＣＤ１から遅延ライトタイミング信号ＷＤＱＳとして出力する。遅延ラインＤ２は、信号を、直列に接続する偶数個のナンドゲートと偶数個のインバータディレイＩＤ１、ＩＤ２を介して遅延し、出力する。これにより、遅延ラインＤ１と同様に、入力信号と出力信号（遅延した信号）とでデューティ比が変わることを防止することができる。また、使用する遅延素子ＣＤの段数によらず、デューティ比を一定にすることができる。

なお、可変遅延回路ＶＤＬＹ２は、図３の制御信号ＦＳ１［ｎ：１］、ＣＳ１［ｎ：１］の代わりに制御信号ＦＳ２［ｎ：１］、ＣＳ２［ｎ：１］を受ける。また、可変遅延回路ＶＤＬＹ２は、ライトタイミング信号ＷＤＱＳ０の代わりにデータストローブ信号ＤＱＳを受け、遅延ライトタイミング信号ＷＤＱＳの代わりに遅延リードタイミング信号ＲＤＱＳを出力する。

同様に、可変遅延回路ＶＤＬＹ３は、図３の制御信号ＦＳ１［ｎ：１］、ＣＳ１［ｎ：１］の代わりに制御信号ＦＳ３［ｎ：１］、ＣＳ３［ｎ：１］を受ける。また、可変遅延回路ＶＤＬＹ３は、ライトタイミング信号ＷＤＱＳ０の代わりにクロック信号ＭＣＬＫを受け、遅延ライトタイミング信号ＷＤＱＳの代わりに遅延クロック信号ＤＭＣＬＫを出力する。

なお、遅延ラインＤ１、Ｄ２は、接続順を逆にしてもよい。この場合、遅延ラインＤ２は、ライトタイミング信号ＷＤＱＳ０を所定時間遅延させた遅延信号ＷＤＱＳ１を出力し、遅延ラインＤ１は、遅延信号ＷＤＱＳ１を所定時間遅延させた遅延ライトタイミング信号ＷＤＱＳを出力する。

図４は、図１のＤＬＬ回路１０の構成を示す。ＤＬＬ回路１０は、可変遅延回路ＶＤＬＹ３、位相比較部１２およびクロック遅延調整部１４を有する。例えば、可変遅延回路ＶＤＬＹ３は、図３で説明した可変遅延回路ＶＤＬＹ１と同じ回路構成を有し、入力で受けたクロック信号ＭＣＬＫを遅延して遅延クロック信号ＤＭＣＬＫとして出力する。

位相比較部１２は、クロック信号ＭＣＬＫと遅延クロック信号ＤＭＣＬＫとの位相を比較し、比較結果（位相のずれ量を示す情報）をクロック遅延調整部１４に出力する。クロック遅延調整部１４は、位相の比較結果に基づいて、遅延クロック信号ＤＭＣＬＫの位相をクロック信号ＭＣＬＫの位相と一致させるための制御信号ＦＳ３、ＣＳ３を出力する。制御信号ＦＳ３、ＣＳ３は、実際には、ｎビットの信号ＦＳ３［ｎ：１］、ＣＳ３［ｎ：１］である。

ここで、クロック遅延調整部１４は、モード信号ＦＣＭＯＤＥが第１モードを示す場合、制御信号ＣＳ３を変更せずに制御信号ＦＳ３を変更することで、遅延素子ＦＤ（図３）を使用して可変遅延回路ＶＤＬＹ３の遅延量を調整する。クロック遅延調整部１４は、モード信号ＦＣＭＯＤＥが第２モードを示す場合、制御信号ＦＳ３を変更せずに制御信号ＣＳ３を変更することで、遅延素子ＣＤ（図３）を使用して可変遅延回路ＶＤＬＹ３の遅延量を調整する。第１モードと第２モードの動作の例は、図５および図６で説明する。

ＤＬＬ回路１０では、クロック信号ＭＣＬＫと遅延クロック信号ＤＭＣＬＫとの位相を一致させることで、クロック信号ＭＣＬＫの周期を、遅延素子ＦＤの遅延段数または遅延素子ＣＤの遅延段数として表すことができる。クロック遅延調整部１４は、第１モードでは、制御信号ＦＳ３をクロック信号ＭＣＬＫの周期（すなわち、動作周波数）を示す情報として遅延制御回路２０に出力する。クロック遅延調整部１４は、第２モードでは、制御信号ＣＳ３をクロック信号ＭＣＬＫの周期（すなわち、動作周波数）を示す情報として遅延制御回路２０に出力する。

図５は、図３の可変遅延回路ＶＤＬＹ１の動作の一例を示す。なお、可変遅延回路ＶＤＬＹ２の動作は、制御信号ＦＳ１、ＣＳ１を制御信号ＦＳ２、ＣＳ２にそれぞれ置き換えることで表す。また、変遅延回路ＶＤＬＹ２の動作は、ライトタイミング信号ＷＤＱＳ０と遅延ライトタイミング信号ＷＤＱＳとを、データストローブ信号ＤＱＳ、遅延リードタイミング信号ＲＤＱＳとにそれぞれ置き換えることで表す。可変遅延回路ＶＤＬＹ３の動作は、制御信号ＦＳ１、ＣＳ１を制御信号ＦＳ３、ＣＳ３にそれぞれ置き換えることで表す。また、可変遅延回路ＶＤＬＹ３の動作は、ライトタイミング信号ＷＤＱＳ０と遅延ライトタイミング信号ＷＤＱＳとを、クロック信号ＭＣＬＫ、遅延クロック信号ＤＭＣＬＫとにそれぞれ置き換えることで表す。

図５は、遅延制御回路２０が制御信号ＦＳのみを変更して可変遅延回路ＶＤＬＹ１の遅延時間を調整する第１モードの動作を示す。第１モードは、フラッシュメモリ２００の動作周波数が相対的に高いときに使用し、論理０のモード信号ＦＣＭＯＤＥで示す。

図５に示す例では、遅延素子ＦＤ１－ＦＤ３が転送遅延素子として機能し、遅延素子ＦＤ４が折り返し遅延素子として機能し、遅延素子ＦＤ５が折り返し制御素子として機能する。なお、第１モードでは、遅延ラインＤ２の初段の遅延素子ＣＤ１が折り返し遅延素子として機能し、遅延時間が遅延素子ＦＤの遅延時間より長い遅延素子ＣＤ２－ＣＤｎは使用しない。

このため、可変遅延回路ＶＤＬＹ１の最小の遅延時間は、遅延ラインＤ１の遅延素子ＦＤ１と、遅延ラインＤ２の遅延素子ＣＤ１の２つ分になる。例えば、遅延素子ＦＤ１と遅延素子ＣＤ１の遅延時間が３０ｐｓの場合、可変遅延回路ＶＤＬＹ１の最小の遅延時間は６０ｐｓになる。なお、遅延素子ＣＤ２－ＣＤｎの各々の遅延時間は、例えば、１２０ｐｓである。また、各遅延素子ＦＤ、ＣＤの遅延時間は、半導体集積回路１００を標準的な製造条件で製造した場合の例を示す。

これに対して、遅延ラインＤ２の初段に遅延素子ＣＤ２を配置する場合、可変遅延回路ＶＤＬＹ１の最小の遅延時間は１５０ｐｓ（３０ｐｓ＋１２０ｐｓ）になるため、１５０ｐｓより小さい遅延時間を調整することができない。換言すれば、この実施形態では、遅延量が相対的に小さい遅延素子ＦＤ１－ＦＤｎと、遅延量が相対的に大きい遅延素子ＣＤ２－ＣＤｎを使用して信号を遅延させる場合、最小の遅延時間を遅延素子ＣＤ２の遅延時間以下にすることができる。これにより、可変遅延回路ＶＤＬＹ１は、フラッシュメモリ２００の動作周波数が高い場合にも、所望の遅延量の信号を出力することができる。この結果、遅延量が相対的に小さい遅延素子ＦＤ１－ＦＤｎと、遅延量が相対的に大きい遅延素子ＣＤ２－ＣＤｎを使用して、幅広い遅延量を調整可能な可変遅延回路ＶＤＬＹ１において、遅延量の調整精度を向上することができる。これら効果は、可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３でも得ることができる。

図５に示す例では、４つの遅延素子ＦＤ１－ＦＤ４と１つの遅延素子ＣＤ１とを使用して、ライトタイミング信号ＷＤＱＳ０を１５０ｐｓ遅延させる例を示している。第１モードでは、制御信号ＦＳ１のみを使用して可変遅延回路ＶＤＬＹ１の遅延量を調整するため、遅延量の変化量である粒度は、常に３０ｐｓになる。この際、制御信号ＣＳ１［ｎ：１］の論理を変更せず、論理１に設定する制御信号ＦＳ１を変更するだけでよい。

これに対して、制御信号ＦＳ１、ＣＳ１の両方を使用して遅延量を３０ｐｓ単位で調整する場合、例えば、遅延素子ＣＤ２の追加とともに３つの遅延素子ＦＤを削除しなくてはならない。これにより、制御信号ＦＳ１、ＣＳ１を生成するための回路の論理が複雑になってしまう。換言すれば、本実施形態では、遅延ラインＤ１または遅延ラインＤ２を排他的に使用して遅延時間を調整することで、制御信号ＦＳ１、ＣＳ１を生成するための回路の論理を簡易にすることができる。

図６は、図３の可変遅延回路ＶＤＬＹ１の動作の別の例を示す。図６においても、図５で説明したように、信号名を置き換えることで、可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３の動作に置き換えることができる。

図６は、遅延制御回路２０が制御信号ＣＳのみを変更して可変遅延回路ＶＤＬＹ１の遅延時間を調整する第２モードの動作を示す。第２モードは、フラッシュメモリ２００の動作周波数が相対的に低いときに使用し、論理１のモード信号ＦＣＭＯＤＥで示す。

図６では、遅延素子ＣＤ１、ＣＤ２が転送遅延素子として機能し、遅延素子ＦＤ３が折り返し遅延素子として機能し、遅延素子ＣＤ４が折り返し制御素子として機能する。なお、第２モードでは、遅延ラインＤ１の初段の遅延素子ＦＤ１が折り返し遅延素子として機能し、遅延時間が遅延素子ＣＤの遅延時間より短い遅延素子ＦＤ２－ＦＤｎは使用しない。

図６に示す例では、可変遅延回路ＶＤＬＹ１は、遅延素子ＦＤ１と遅延素子ＣＤ１－ＣＤ３とを使用して、ライトタイミング信号ＷＤＱＳ０を３００ｐｓ遅延させた遅延ライトタイミング信号ＷＤＱＳを出力する。第２モードでは、制御信号ＣＳ１のみを使用して可変遅延回路ＶＤＬＹ１の遅延量を調整するため、遅延量の変化量である粒度は、常に１２０ｐｓになる。この際、制御信号ＦＳ１［ｎ：１］の論理を変更せず、論理１に設定する制御信号ＣＳ１を変更するだけでよい。このため、図５と同様に、制御信号ＦＳ１、ＣＳ１の両方を使用して遅延量を調整する場合に比べて、制御信号ＦＳ１、ＣＳ１を生成するための回路の論理を簡易にすることができる。

図７は、図３の可変遅延回路ＶＤＬＹ１が出力する遅延ライトタイミング信号ＷＤＱＳの波形を示す。なお、可変遅延回路ＶＤＬＹ２の動作は、制御信号ＦＳ１、ＣＳ１を制御信号ＦＳ２、ＣＳ２に置き換えることで表す。また、可変遅延回路ＶＤＬＹ２の動作は、ライトタイミング信号ＷＤＱＳ０と遅延ライトタイミング信号ＷＤＱＳとを、それぞれデータストローブ信号ＤＱＳと遅延リードタイミング信号ＲＤＱＳとに置き換えることで表す。

また、可変遅延回路ＶＤＬＹ３の動作は、制御信号ＦＳ１、ＣＳ１を制御信号ＦＳ３、ＣＳ３に置き換えることで表す。また、可変遅延回路ＶＤＬＹ３の動作は、ライトタイミング信号ＷＤＱＳ０と遅延ライトタイミング信号ＷＤＱＳとを、それぞれクロック信号ＭＣＬＫと遅延クロック信号ＤＭＣＬＫとに置き換えることで表す。

図５で説明したように、第１モードでは、論理１に設定する制御信号ＦＳ１のみを変更し、遅延量を３０ｐｓ単位で変更する。つまり、最小の遅延量は６０ｐｓである。一方、第２モードでは、論理１に設定する制御信号ＣＳ１のみを変更し、遅延量を１２０ｐｓ単位で変更する。

なお、例えば、遅延量を１８０ｐｓにする場合、第１モード、第２モードのいずれでも設定可能である。しかしながら、第１モードでは、遅延時間が３０ｐｓの６個の遅延素子ＦＤ１－ＦＤ５および遅延素子ＣＤ１を使用し、第２モードでは、遅延素子ＦＤ１および遅延素子ＣＤ１、ＣＤ２を使用する。

使用する遅延素子の数が多いほど、各遅延素子の遅延時間の誤差を平均化することができるため、遅延時間の精度を向上することができる。例えば、フラッシュメモリ２００の動作周波数が高いほど、データストローブ信号ＤＱＳ等のスキュー（遷移エッジのずれ）の許容量は厳しくなる。このため、第１モードにおいて、遅延素子ＦＤ１－ＦＤｎ、ＣＤ１のみを使用して信号を遅延させることで、遅延素子ＣＤ２－ＣＤｎを使用する場合に比べて、遅延時間の精度を向上することができる。なお、遅延素子の遅延時間の誤差は、半導体集積回路１００の製造工程で発生するトランジスタサイズのばらつき等により発生する。

図８は、図１の遅延制御回路２０による可変遅延回路ＶＤＬＹ１の制御の説明を示す。可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３の制御も図８と同様である。なお、上述したように、各遅延素子ＦＤ、ＣＤの遅延時間は、半導体集積回路１００を標準的な製造条件で製造した場合の標準値であり、標準値からの変動がないものとする。

動作モードに示すＭｏｄｅ９からＭｏｄｅ０は、ＮＡＮＤ型フラッシュメモリのインタフェース規格であるＮＶ－ＤＤＲ２／ＤＤＲ３での動作モードを示す。例えば、Ｍｏｄｅ９は、フラッシュメモリ２００の最大動作周波数が３３３ＭＨｚである。フラッシュメモリ２００は、ＤＤＲで動作するため、Ｍｏｄｅ９での最大伝送レートは６６６Ｍｂｐｓであり、データストローブ信号ＤＱＳのトグル時の１周期は約３００３ｐｓである。この場合、遅延ラインＤ１の遅延素子ＦＤ１を１００段使用する。

Ｍｏｄｅ９およびＭｏｄｅ８は、遅延ラインＤ１の遅延素子ＦＤ１による遅延時間の調整で対応可能であるため、第１モードで可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３を動作させる。Ｍｏｄｅ７からＭｏｄｅ２までは、遅延ラインＤ２の遅延素子による遅延時間の調整で対応可能であるため、第２モードで可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３を動作させる。なお、半導体集積回路１００は、Ｍｏｄｅ１およびＭｏｄｅ０に対応していないが、２５６段の遅延素子ＣＤを含む可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３を半導体集積回路１００に設けることで対応可能になる。

図９は、図３の可変遅延回路ＶＤＬＹ１の動作のさらなる別の例を示す。図９に示すように、半導体集積回路１００は、遅延制御回路２０により制御信号ＦＳ１、ＣＳ１の両方を変更して可変遅延回路ＶＤＬＹ１の遅延時間を調整することが可能である。図９では、５つの遅延素子ＦＤ１－ＦＤ５と遅延素子ＣＤ１－ＣＤ３とを順次接続する例を示す。このときの可変遅延回路ＶＤＬＹ１の遅延時間は、例えば、４２０ｐｓである。なお、可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３においても、制御信号ＦＳ、ＣＳを両方変更して遅延時間を調整することが可能である。

図１０は、半導体集積回路１００による可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３の制御フローを示す。図１０に示す制御フローは、ロジック回路により実現してもよく、半導体集積回路１００に搭載するＣＰＵ等のプロセッサが実行するプログラムにより実現してもよい。

まず、ステップＳ１０において、半導体集積回路１００は、モード信号ＦＣＭＯＤＥに基づいて、第１モードまたは第２モードのいずれで制御するかを判定する。第１モードで制御する場合、ステップＳ１２において、半導体集積回路１００は、遅延素子ＦＤ１－ＦＤｎを使用して可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３を動作させることを決定する。次に、ステップＳ１４において、半導体集積回路１００は、ＤＬＬ回路１０の可変遅延回路ＶＤＬＹ３の遅延素子ＦＤ１－ＦＤｎを用いて、クロック信号ＭＣＬＫの１周期に対応する遅延時間を、使用する遅延素子ＦＤ１－ＦＤｎの段数として求める。なお、遅延ラインＤ２の遅延素子ＣＤ１は、第１モードおよび第２モードのいずれにおいても使用できる。ここで、使用する遅延素子の段数は、制御信号ＦＳ３の論理レベルにより求める。

一方、第２モードで制御する場合、ステップＳ１６において、半導体集積回路１００は、遅延素子ＣＤ２－ＣＤｎを使用して可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３を動作させることを決定する。次に、ステップＳ１８において、半導体集積回路１００は、ＤＬＬ回路１０の可変遅延回路ＶＤＬＹ３の遅延素子ＣＤ２－ＣＤｎを用いて、クロック信号ＭＣＬＫの１周期に対応する遅延時間を、使用する遅延素子ＣＤ２－ＣＤｎの段数として求める。なお、遅延ラインＤ１の遅延素子ＦＤ１は、第１モードおよび第２モードのいずれにおいても使用する。

ステップＳ１４またはステップＳ１８の後、ステップＳ２０において、遅延制御回路２０は、図２で説明したように、データストローブ信号ＤＱＳの遷移エッジをライトデータの中央に設定するための可変遅延回路ＶＤＬＹ１の遅延素子の段数を求める。第１モードでは、遅延素子ＦＤの使用段数を求め、第２モードでは、遅延素子ＣＤの使用段数を求める。そして、遅延制御回路２０は、可変遅延回路ＶＤＬＹ１を、求めた段数に対応する遅延時間に設定する制御信号ＦＳ１、ＣＳ１を可変遅延回路ＶＤＬＹ１に出力する。

次に、ステップＳ２２において、半導体集積回路１００は、フラッシュメモリ２００をリードアクセスし、リードデータのデータ幅（例えば、エッジ間隔）を求める。次に、ステップＳ２４において、遅延制御回路２０は、図２で説明したように、データストローブ信号ＤＱＳの遷移エッジをリードデータの中央に設定するための可変遅延回路ＶＤＬＹ２の遅延素子の段数を求める。第１モードでは、遅延素子ＦＤの段数を求め、第２モードでは、遅延素子ＣＤの段数を求める。そして、遅延制御回路２０は、可変遅延回路ＶＤＬＹ２を、求めた段数に対応する遅延時間に設定する制御信号ＦＳ２、ＣＳ２を可変遅延回路ＶＤＬＹ２に出力する。

例えば、ステップＳ１０からステップＳ２４までは、フラッシュメモリ２００にアクセスするための制御信号のタイミングを補正するためのキャリブレーション期間に実施する。キャリブレーションは、システム３００の電源の起動時に実施し、半導体集積回路１００によりキャリブレーションの必要性を判断した場合にも実施する。なお、キャリブレーションは、電源起動後に所定の頻度で実施してもよい。

ステップＳ２６からステップＳ３０までは、例えば、半導体集積回路１００がフラッシュメモリ２００にアクセス可能な通常動作期間に実施する。ステップＳ２６において、遅延制御回路２０は、可変遅延回路ＶＤＬＹ３において遅延時間の生成に使用する遅延素子の段数が所定の段数以上ずれたか否かを検出することで、クロック信号ＭＣＬＫの周期が所定時間以上ずれたか否かを検出する。

半導体集積回路１００は、段数のずれを検出するステップＳ２６を繰り返し実行する。遅延制御回路２０は、第１モードでは、制御信号ＦＳ３の論理の変化により段数のずれを検出し、第２モードでは、制御信号ＣＳ３の論理の変化により段数のずれを検出する。例えば、クロック信号ＭＣＬＫの周期のずれは、半導体集積回路１００の温度の変化または電源電圧の変化により発生する。

遅延素子の段数が所定の段数以上ずれた場合、ステップＳ２８において、半導体集積回路１００は、キャリブレーションを実施するか否かを判定し、キャリブレーションを実施する場合、動作をステップＳ１０に移行する。例えば、遅延制御回路２０は、遅延素子の段数が急激に変化した場合、半導体集積回路１００の図示しない制御部に通知する。通知を受けた制御部は、半導体集積回路１００の温度または電圧が急激に変化したと判断し、キャリブレーションの実施を決定する。

キャリブレーションを実施しない場合、ステップＳ３０において、遅延制御回路２０は、可変遅延回路ＶＤＬＹ３の遅延素子の段数のずれ量に合わせて、可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２の遅延素子の段数を変更する。例えば、遅延制御回路２０は、制御信号ＦＳ３、ＣＳ３の論理の変化に対応して、制御信号ＦＳ１、ＣＳ１、ＦＳ２、ＣＳ２の論理を変更する。これにより、可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３の遅延時間を、互いに同じに設定する。

例えば、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３を常に同じ動作モードで動作する。このため、論理１の制御信号ＦＳ３がＦＳ３［３］、ＦＳ３［４］からＦＳ３［４］、ＦＳ３［５］に変わった場合、遅延制御回路２０は、制御信号ＦＳ１［４］、ＦＳ１［５］を論理１に設定し、制御信号ＦＳ２［４］、ＦＳ２［５］を論理１に設定する。このように、遅延制御回路２０は、可変遅延回路ＶＤＬＹ３の遅延時間の変化に追従して、簡易な制御により、可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２の遅延時間を変化させることができる。遅延制御回路２０は、ステップＳ３０の後、動作をステップＳ２６に戻す。

以上、第１の実施形態では、遅延量が大きい遅延素子ＣＤ２－ＣＤｎを有する遅延ラインＤ２の初段に遅延量が小さい遅延素子ＣＤ１を配置する。これにより、遅延量が小さい遅延素子ＦＤ１－ＦＤｎと、遅延量が大きい遅延素子ＣＤ２－ＣＤｎを使用して信号を遅延させる場合、最小の遅延時間を遅延素子ＣＤ２の遅延時間以下にすることができる。これにより、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３は、フラッシュメモリ２００の動作周波数が高い場合にも、所望の遅延量の信号を出力することができる。この結果、遅延量が小さい遅延素子ＦＤ１－ＦＤｎと、遅延量が大きい遅延素子ＣＤ２－ＣＤｎを使用して、幅広い遅延量を調整可能な可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３において、遅延量の調整精度を向上することができる。

フラッシュメモリ２００の動作周波数が高い第１モードにおいて、遅延素子ＦＤ１－ＦＤｎ、ＣＤ１のみを使用して信号を遅延させることで、遅延素子ＣＤ２－ＣＤｎを使用する場合に比べて、使用する遅延素子の数を増やすことができる。この結果、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３による遅延時間の精度を向上することができる。

動作モードに応じて、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３の遅延ラインＤ１または遅延ラインＤ２を排他的に使用して遅延時間を調整することで、制御信号ＦＳ１、ＣＳ１を生成するための回路の論理を簡易にすることができる。可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３を常に同じ動作モードで動作させるため、可変遅延回路ＶＤＬＹ３の遅延時間を調整する制御信号ＦＳ３、ＣＳ３を利用して、簡易な制御で可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２の遅延時間を調整することができる。

各遅延素子ＣＤ２－ＣＤｎの遅延時間を、遅延素子ＦＤ１の整数倍に設定することで、信号を遅延するために使用する遅延素子（ＦＤまたはＣＤ）によらず、遅延時間を容易に計算することができ、使用する遅延素子の数を容易に計算することができる。

遅延ラインＤ１において、直列に接続する偶数個のナンドゲートを介して信号を遅延することで、入力信号と出力信号（遅延した信号）とでデューティ比が変わることを防止できる。遅延ラインＤ２においても直列に接続する偶数個のナンドゲートと偶数個のインバータディレイＩＤ１、ＩＤ２を介して信号を遅延することで、入力信号と出力信号（遅延した信号）とでデューティ比が変わることを防止することができる。また、使用する遅延素子ＦＤ、ＣＤの段数によらず、デューティ比を一定にすることができる。

遅延素子ＦＤに断続可能な容量素子を配置しないため、遅延素子ＦＤにおいて容量値により変化する遅延時間の微調整（トリミング等）は不要である。このため、微調整用の回路の付加が不要になり、遅延素子ＦＤの回路規模の増加を抑制できる。また、遅延ラインＤ１の出力に接続する負荷に合わせて遅延素子ＦＤの容量素子の容量値を調整しなくてよいため、設計工数を削減することができる。

図１１は、第２の実施形態の可変遅延回路の回路構成を示す。図３と同様の要素については同じ符号を付し、詳細な説明を省略する。図１１は、図１に示した可変遅延回路ＶＤＬＹ１に適用する例を示すが、図１に示した可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３にも適用できる。半導体集積回路１００において、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３を除く構成は、図１と同様である。なお、遅延ラインＤ１は、遅延ラインＤ２の前ではなく、遅延ラインＤ２の後に接続してもよい。

図１１に示す可変遅延回路ＶＤＬＹ１は、遅延ラインＤ１および遅延ラインＤ２を有する。遅延ラインＤ１の回路構成は、図３と同様である。遅延ラインＤ２の遅延素子ＣＤ２は、遅延素子ＣＤ１と同じ回路構成を有する。すなわち、遅延ラインＤ２の初段側には、遅延素子ＦＤ１と同じ遅延時間を有する２つの遅延素子ＣＤ１、ＣＤ２を直列に接続している。図１１に示す遅延素子ＣＤ２は、第２遅延素子の一例である。可変遅延回路ＶＤＬＹ１のその他の構成は、図３に示した可変遅延回路ＶＤＬＹ１と同様である。

この実施形態においても、第１の実施形態と同様の効果を得ることができる。例えば、遅延ラインＤ２の初段側に、遅延素子"ＣＤＬＹ"より遅延量が小さい遅延素子ＣＤ１、ＣＤ２を配置することで、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３の最小の遅延量を、遅延素子"ＣＤＬＹ"の遅延時間以下にすることができる。これにより、フラッシュメモリ２００の動作周波数が高い場合にも、所望の遅延量の信号を出力することができ、幅広い遅延量を調整可能な可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３において、遅延量の調整精度を向上することができる。

さらに、この実施形態では、図７で説明したように、遅延時間が相対的に短い遅延素子"ＦＤＬＹ"の数を増やすことで、遅延素子"ＦＤＬＹ"の使用数を増やすことができ、遅延時間の精度を向上することができる。

図１２は、第３の実施形態の可変遅延回路の回路構成を示す。図３と同様の要素については同じ符号を付し、詳細な説明を省略する。図１２は、図１に示した可変遅延回路ＶＤＬＹ１に適用する例を示すが、図１に示した可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３にも適用できる。半導体集積回路１００において、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３を除く構成は、図１と同様である。

図１２に示す可変遅延回路ＶＤＬＹ１は、２つの遅延ラインＤ０１、Ｄ１１と遅延ラインＤ２とを有する。そして、遅延ラインＤ０１、Ｄ１１と遅延ラインＤ２とを、この順で接続している。遅延ラインＤ０１、Ｄ１１は、それぞれ図３に示した遅延ラインＤ１と同じ回路構成である。

遅延ラインＤ０１は、制御信号ＦＳ０１［ｎ：１］により制御し、ライトタイミング信号ＷＤＱＳ０を所定時間遅延させ、遅延信号ＷＤＱＳ１として出力する。遅延ラインＤ１１は、制御信号ＦＳ１１［ｎ：１］により制御し、遅延信号ＷＤＱＳ１を所定時間遅延させ、遅延信号ＷＤＱＳ２として出力する。遅延ラインＤ２は、制御信号ＣＳ１［ｎ：１］により制御し、遅延信号ＷＤＱＳ２を所定時間遅延させ、遅延ライトタイミング信号ＷＤＱＳとして出力する。

図１の遅延制御回路２０は、図３の制御信号ＦＳ１［ｎ：１］を出力する代わりに、制御信号ＦＳ０１［ｎ：１］、ＦＳ１１［ｎ：１］を出力する。また、遅延制御回路２０は、可変遅延回路ＶＤＬＹ２に対して、制御信号ＦＳ２［ｎ：１］を出力する代わりに、図示しない制御信号ＦＳ０２［ｎ：１］、ＦＳ１２［ｎ：１］を出力する。制御信号ＦＳ０２［ｎ：１］、ＦＳ１２［ｎ：１］は、可変遅延回路ＶＤＬＹ２に設けた遅延ラインＤ０１、Ｄ１１の遅延時間の調整に使用する。

また、図１の可変遅延回路ＶＤＬＹ３は、制御信号ＦＳ３［ｎ：１］の代わりに、図示しない制御信号ＦＳ０３［ｎ：１］、ＦＳ１３［ｎ：１］を使用して、可変遅延回路ＶＤＬＹ３に設けた遅延ラインＤ０１、Ｄ１１の遅延時間を調整する。図１のＤＬＬ回路１０は、遅延制御回路２０に制御信号ＦＳ０３［ｎ：１］、ＦＳ１３［ｎ：１］を出力する。

なお、遅延ラインＤ０１、Ｄ１１と遅延ラインＤ２の接続の順序は、図１２に限定されない。例えば、遅延ラインＤ２、遅延ラインＤ０１、Ｄ１１の順で接続してもよく、遅延ラインＤ０１、遅延ラインＤ２、遅延ラインＤ１１の順で接続してもよい。また、可変遅延回路ＶＤＬＹ１は、２以上の遅延ラインＤ１１を有してもよい。この場合にも、各遅延ラインＤ０１、Ｄ１１、Ｄ２の初段の遅延素子ＤＦ０１、ＦＤ１１、ＣＤ１を直列に接続する。

この実施形態においても、第１の実施形態と同様の効果を得ることができる。例えば、遅延ラインＤ１１、Ｄ２の初段側に、遅延素子"ＣＤＬＹ"より遅延量が小さい遅延素子ＦＤ１１、ＣＤ１（"ＦＤＬＹ"）を配置することで、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３の最小の遅延量を、遅延素子"ＣＤＬＹ"の遅延量以下にすることができる。これにより、フラッシュメモリ２００の動作周波数が高い場合にも、所望の遅延量の信号を出力することができ、幅広い遅延量を調整可能な可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３において、遅延量の調整精度を向上することができる。

さらに、この実施形態では、２つの遅延ラインＤ０１、Ｄ１１を設けることで、遅延時間が相対的に短い遅延素子ＦＤ１（ＦＤ０１、ＦＤ１１等）の数を増やすことで、遅延素子ＦＤ１で調整可能な遅延時間の範囲を広げることができる。例えば、可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３の遅延ラインＤ０１、Ｄ１１の各々に１２８段の遅延素子ＦＤを設けることで、遅延素子ＣＤ１を含めて２５７段の遅延素子"ＦＤＬＹ"を使用することができる。これにより、第１モードで対応可能なフラッシュメモリ２００の動作モードの範囲を広げることができる。

２５７段の遅延素子ＦＤおよび遅延素子ＣＤ１による最大の遅延時間は、１素子の遅延時間を３０ｐｓとする場合、７７１０ｐｓである。この場合、図８に示したＭｏｄｅ９からＭｏｄｅ５まで、第１モードで可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３を動作させることができる。これにより、図８に示した第１モードと第２モードの振り分けに比べて、遅延時間の精度を向上することができる。この結果、例えば、フラッシュメモリ２００のデータストローブ信号ＤＱＳの遷移エッジとデータ信号ＤＱとの位置関係の精度を向上することができ、フラッシュメモリ２００の動作マージンを向上することができる。

図１３は、第４の実施形態の可変遅延回路の回路構成を示す。図３および図１２と同様の要素については同じ符号を付し、詳細な説明を省略する。図１３は、図１に示した可変遅延回路ＶＤＬＹ１に適用する例を示すが、図１に示した可変遅延回路ＶＤＬＹ２、ＶＤＬＹ３にも適用できる。半導体集積回路１００において、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３を除く構成は、図１と同様である。

図１３に示す可変遅延回路ＶＤＬＹ１は、遅延ラインＤ１と遅延ラインＤ２との間に遅延ラインＤ３を接続する。遅延ラインＤ３は、第３遅延回路の一例である。遅延ラインＤ１および遅延ラインＤ２の回路構成は、図３と同様である。遅延ラインＤ３は、ｎ個の遅延素子ＭＤ（ＭＤ１－ＭＤｎ）を有する。遅延素子ＭＤ１は、遅延素子ＦＤ１と同じ回路構成（"ＦＤＬＹ"）である。遅延素子ＭＤ２－ＭＤｎの各々の遅延時間は、遅延素子ＦＤ１の遅延時間より長く、遅延素子ＣＤ２の遅延時間より短い。遅延素子ＭＤ１は、第４遅延素子の一例であり、遅延素子ＭＤ２－ＭＤｎは、第５遅延素子の一例である。

このため、遅延素子ＭＤ２－ＭＤｎの各々は、遅延素子ＣＤ２のインバータディレイＩＤ１、ＩＤ２の代わりに、インバータディレイＩＤ１、ＩＤ２より遅延時間が短いインバータディレイＩＤＭ１、ＩＤＭ２を有している。遅延素子ＭＤ２－ＭＤｎの各々の構成は、インバータディレイＩＤ１、ＩＤ２の代わりにインバータディレイＩＤＭ１、ＩＤＭ２を有することを除き、遅延素子ＣＤ２と同様である。遅延素子ＭＤ２－ＭＤｎの遅延時間は互いに同じであるため、図中では符号"ＭＤＬＹ"（Middle Delay）を付している。遅延素子ＭＤ２－ＭＤｎの遅延時間は、第３遅延時間の一例である。

遅延ラインＤ１は、ライトタイミング信号ＷＤＱＳ０を所定時間遅延させ、遅延信号ＷＤＱＳ１として出力する。遅延ラインＤ３は、制御信号ＭＳ１［ｎ：１］により制御し、遅延信号ＷＤＱＳ１を所定時間遅延させ、遅延信号ＷＤＱＳ２として出力する。遅延ラインＤ２は、遅延信号ＷＤＱＳ２を所定時間遅延させ、遅延ライトタイミング信号ＷＤＱＳとして出力する。制御信号ＭＳ１［ｎ：１］は、第３制御信号の一例である。

図１の遅延制御回路２０は、図１で説明した機能に加えて、制御信号ＭＳ１［ｎ：１］を出力する機能を有している。また、遅延制御回路２０は、可変遅延回路ＶＤＬＹ２に対して、制御信号ＭＳ２［ｎ：１］を出力する機能を有している。制御信号ＭＳ２［ｎ：１］は、可変遅延回路ＶＤＬＹ２に設けた遅延ラインＤ３の遅延時間の調整に使用する。

また、図１の可変遅延回路ＶＤＬＹ３は、図１で説明した機能に加えて、制御信号ＭＳ３［ｎ：１］を使用して可変遅延回路ＶＤＬＹ３に設けた遅延ラインＤ３の遅延時間を調整する機能を有している。図１のＤＬＬ回路１０は、遅延制御回路２０に制御信号ＭＳ３［ｎ：１］を出力する。

なお、遅延ラインＤ１、遅延ラインＤ３および遅延ラインＤ２の接続の順序は、図１３に限定されない。例えば、遅延ラインＤ１、遅延ラインＤ２、遅延ラインＤ３の順で接続してもよく、遅延ラインＤ３、遅延ラインＤ１、遅延ラインＤ２の順で接続してもよい。

この実施形態においても、第１の実施形態と同様の効果を得ることができる。例えば、遅延ラインＤ３、Ｄ２の初段側に、遅延素子"ＣＤＬＹ"より遅延量が小さい遅延素子ＭＤ１、ＣＤ１（"ＦＤＬＹ"）を配置することで、可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３の最小の遅延量を、遅延素子"ＣＤＬＹ"の遅延量以下にすることができる。これにより、フラッシュメモリ２００の動作周波数が高い場合にも、所望の遅延量の信号を出力することができ、幅広い遅延量を調整可能な可変遅延回路ＶＤＬＹ１－ＶＤＬＹ３において、遅延量の調整精度を向上することができる。

さらに、この実施形態では、各可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３は、それぞれ３種類の遅延時間の遅延素子"ＦＤＬＹ"、"ＭＤＬＹ"、"ＣＤＬＹ"を任意の数使用できるため、遅延時間をより細かく調整することができる。なお、各可変遅延回路ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３は、２段目以降の遅延素子の遅延時間が互いに異なる４つ以上の遅延回路を有してもよい。この場合にも、各遅延回路の初段の遅延素子を直列に接続する。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

１０ ＤＬＬ回路
１２ 位相比較部
１４ クロック遅延調整部
２０ 遅延制御回路
３０ ライトデータ制御部
４０ リードデータ制御部
５０ ライトタイミング制御部
６０ リードタイミング制御部
７０ バッファ部
１００ 半導体集積回路
１１０ ＣＰＵ
１２０ メモリコントローラ
１３０ 物理インタフェース部
２００ フラッシュメモリ
３００ システム
ＣＤ１－ＣＤｎ 遅延素子
ＣＳ１、ＣＳ２、ＣＳ３ 制御信号
Ｄ１、Ｄ２、Ｄ３ 遅延ライン
ＤＱ データ信号
ＤＱＳ データストローブ信号
ＦＣＭＯＤＥ モード信号
ＦＤ１－ＦＤｎ 遅延素子
ＦＳ１、ＦＳ２、ＦＳ３ 制御信号
ＭＣＬＫ クロック信号
ＭＤ１－ＭＤｎ 遅延素子
ＭＳ１ 制御信号
ＶＤＬＹ１、ＶＤＬＹ２、ＶＤＬＹ３ 可変遅延回路

Claims (9)

1. 第１遅延時間を有する直列に接続した複数の第１遅延素子を有し、前記複数の第１遅延素子の各々を、第１制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第１遅延素子で受信した信号を遅延させた遅延信号を初段の前記第１遅延素子から出力する少なくとも１つの第１遅延回路と、
   直列に接続した、前記第１遅延素子と同じ構成を有する少なくとも１つの第２遅延素子と、前記第１遅延時間より長い第２遅延時間を有する複数の第３遅延素子とを有し、前記第２遅延素子および前記複数の第３遅延素子の各々を、第２制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第２遅延素子で受信した信号を遅延させた遅延信号を初段の前記第２遅延素子から出力する第２遅延回路と、を有し、
   前記第１遅延回路の初段の前記第１遅延素子と前記第２遅延回路の初段の前記第２遅延素子とを直列に接続し、
   前記第１遅延回路および前記第２遅延回路の一方で受けた入力信号を所定時間遅延させた遅延信号を、前記第１遅延回路および前記第２遅延回路の他方から出力する、可変遅延回路。
2. 前記第３遅延素子の遅延時間は、前記第１遅延素子の遅延時間のｋ倍（ｋは２以上の整数）である、請求項１に記載の可変遅延回路。
3. 直列に接続した、前記第１遅延素子と同じ構成を有する少なくとも１つの第４遅延素子と、第３遅延時間を有する複数の第５遅延素子とを有し、前記第４遅延素子および前記複数の第５遅延素子の各々を、第３制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第４遅延素子で受信した信号を遅延させた遅延信号を初段の前記第４遅延素子から出力する少なくとも１つの第３遅延回路を有し、
   前記第３遅延回路の初段の前記第４遅延素子を、前記第１遅延回路の初段の前記第１遅延素子および前記第２遅延回路の初段の前記第２遅延素子と直列に接続する、請求項１または請求項２に記載の可変遅延回路。
4. 第１可変遅延回路と、前記第１可変遅延回路の遅延時間を制御する第１制御信号および第２制御信号を出力する遅延制御回路とを有する半導体集積回路であって、
   前記第１可変遅延回路は、
   第１遅延時間を有する直列に接続した複数の第１遅延素子を有し、前記複数の第１遅延素子の各々を、第１制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第１遅延素子で受信した信号を遅延させた遅延信号を初段の前記第１遅延素子から出力する少なくとも１つの第１遅延回路と、
   直列に接続した、前記第１遅延素子と同じ構成を有する少なくとも１つの第２遅延素子と、前記第１遅延時間より長い第２遅延時間を有する複数の第３遅延素子とを有し、前記第２遅延素子および前記複数の第３遅延素子の各々を、第２制御信号に応じて、受信した信号を入力側に戻す折り返し状態、または、受信した信号を出力側に転送して出力側から受信した信号を入力側に転送する転送状態に設定し、初段の前記第２遅延素子で受信した信号を遅延させた遅延信号を初段の前記第２遅延素子から出力する第２遅延回路と、を有し、
   前記第１遅延回路の初段の前記第１遅延素子と前記第２遅延回路の初段の前記第２遅延素子とを直列に接続し、
   前記第１遅延回路および前記第２遅延回路の一方で受けた入力信号を所定時間遅延させた遅延信号を、前記第１遅延回路および前記第２遅延回路の他方から出力する、半導体集積回路。
5. 第１モードと第２モードとを有し、
   前記遅延制御回路は、前記第１モードでは、前記第２制御信号を変更せずに前記第１制御信号を変更することで前記入力信号の遅延量を調整し、前記第２モードでは、前記第１制御信号を変更せずに前記第２制御信号を変更することで前記入力信号の遅延量を調整する、請求項４に記載の半導体集積回路。
6. 前記第１可変遅延回路と同じ構成を有する第２可変遅延回路と、
   前記第２可変遅延回路に入力するクロック信号の位相と、前記第２可変遅延回路から出力する遅延クロック信号の位相とを比較する位相比較部と、
   前記第２可変遅延回路の遅延時間を調整し、前記クロック信号の位相と前記遅延クロック信号の位相とを一致させるクロック遅延調整部と、を有し、
   前記入力信号の周期を前記クロック信号の周期に設定し、
   前記遅延制御回路は、前記クロック遅延調整部により調整した遅延時間に合わせて前記第１可変遅延回路の遅延時間を調整するために前記第１制御信号または前記第２制御信号を出力する、請求項５に記載の半導体集積回路。
7. 前記クロック遅延調整部は、前記第１モードでは、前記第２可変遅延回路の前記第１遅延回路の遅延時間を調整し、前記第２モードでは、前記第２可変遅延回路の前記第２遅延回路の遅延時間を調整する、請求項６に記載の半導体集積回路。
8. フラッシュメモリに対して信号を入出力するインタフェース部を有し、
   前記第１可変遅延回路は、前記フラッシュメモリにデータをライトする場合、前記フラッシュメモリに出力するデータストローブ信号の遷移エッジに対するライトデータの遅延量を調整する、請求項４ないし請求項７のいずれか１項に記載の半導体集積回路。
9. フラッシュメモリに対して信号を入出力するインタフェース部を有し、
   前記第１可変遅延回路は、前記フラッシュメモリからデータをリードする場合、前記フラッシュメモリがリードデータとともに出力するデータストローブ信号のリードデータに対する遅延量を調整する、請求項４ないし請求項７のいずれか１項に記載の半導体集積回路。

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