KR20210141120A - 위상조절동작을 수행하기 위한 시스템 - Google Patents

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Abstract

위상조절동작을 수행하기 위한 시스템은 클럭을 제1 지연변화량으로 지연하여 내부클럭을 생성하고, 상기 클럭을 제2 지연변화량으로 지연하여 기준클럭을 생성하며, 상기 내부클럭과 상기 기준클럭의 위상차에 따라 조절되는 상기 제1 지연변화량으로 상기 클럭을 지연하여 상기 내부클럭을 생성하는 내부클럭생성회로 및 상기 내부클럭에 동기 되어 데이터를 입출력하는 데이터입출력회로를 포함한다.

Description

위상조절동작을 수행하기 위한 시스템{SYSTEM FOR PERFORMING PHASE CONTROL OPERATION}
본 발명은 PVT 변화량에 맞춰 내부클럭의 위상을 조절하는 위상조절동작을 수행하기 위한 시스템에 관한 것이다.
최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고 대역폭(high-bandwidth)을 만족시키기 위해 새로운 기술들이 적용된다. 예를 들어, 고속의 데이터를 입출력 하기 위해 클럭(clock) 분주(Dividing)기법을 사용한다. 클럭의 주파수가 분주되면 위상이 상이한 내부클럭들이 생성되며 이를 이용하여 데이터를 병렬화 혹은 직렬화하여 고속으로 데이터를 입출력한다.
한편, 반도체시스템의 내부 PVT 변화(Process Voltage Temperature)가 발생하면 주파수가 분주된 내부클럭과 외부에서 입력되는 클럭간의 위상이 서로 상이하게 되어 반도체시스템의 동작 오류를 유발하게 된다. 이와 같은 PVT 변화(Process Voltage Temperature)를 보상하기 위한 다양한 방법이 제안되고 있다.
본 발명은 PVT 변화에 맞춰 서로 다른 경로에 대한 지연변화량을 각각 상이하게 조절하여 내부클럭의 위상을 조절하는 위상조절동작을 수행하는 시스템을 제공한다.
이를 위해 본 발명은 클럭을 제1 지연변화량으로 지연하여 내부클럭을 생성하고, 상기 클럭을 제2 지연변화량으로 지연하여 기준클럭을 생성하며, 상기 내부클럭과 상기 기준클럭의 위상차에 따라 조절되는 상기 제1 지연변화량으로 상기 클럭을 지연하여 상기 내부클럭을 생성하는 내부클럭생성회로 및 상기 내부클럭에 동기 되어 데이터를 입출력하는 데이터입출력회로를 포함하는 위상조절동작을 수행하는 시스템을 제공한다.
또한, 본 발명은 클럭에 동기 되어 위상감지신호에 의해 로직레벨조합이 변경되는 제1 내지 제4 타겟코드 및 제1 내지 제4 기준코드를 생성하는 지연량조절회로, 상기 제1 내지 제4 타겟코드의 로직레벨조합에 따라 제1 지연변화량이 조절되고, 조절된 상기 제1 지연변화량에 의해 상기 분주클럭을 지연하여 상기 내부클럭을 생성하는 타겟경로회로 및 상기 제1 내지 제4 기준코드의 로직레벨조합에 따라 제2 지연변화량이 조절되고, 조절된 상기 제2 지연변화량에 의해 상기 분주클럭을 지연하여 기준클럭을 생성하는 기준경로회로를 포함하는 위상조절동작을 수행하는 시스템을 제공한다.
본 발명에 의하면 PVT 변화에 맞춰 서로 다른 경로에 대한 지연변화량을 각각 상이하게 조절하여 내부클럭의 위상을 조절할 수 있다.
또한, 본 발명에 의하면 PVT 변화량에 맞춰 내부클럭의 위상을 보상하여 데이터를 입출력함으로써 동작오류를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 위상조절동작을 수행하기 위한 시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 위상조절동작을 수행하기 위한 시스템에 포함된 반도체장치의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 반도체장치에 포함된 제어회로의 구성을 도시한 블럭도이다.
도 4는 도 2에 도시된 반도체장치에 포함된 내부클럭생성회로의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 내부클럭생성회로에 포함된 지연량조절회로의 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 지연량조절회로에 포함된 동작제어신호생성회로의 구성을 도시한 도면이다.
도 7은 도 5에 도시된 지연량조절회로에 포함된 타겟코드생성회로의 구성을 도시한 도면이다.
도 8은 도 5에 도시된 지연량조절회로에 포함된 기준코드생성회로의 구성을 도시한 도면이다.
도 9는 도 4에 도시된 내부클럭생성회로에 포함된 타겟경로회로의 구성을 도시한 회로도이다.
도 10은 도 4에 도시된 내부클럭생성회로에 포함된 기준경로회로의 구성을 도시한 회로도이다.
도 11은 본 발명의 일 실시예에 따른 위상조절동작을 수행하기 위한 시스템의 동작을 설명하기 위한 타이밍도이다.
도 12는 도 1 내지 도 11에 도시된 위상조절동작을 수행하기 위한 시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
"기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 위상조절동작을 수행하기 위한 시스템(1)은 컨트롤러(110) 및 반도체장치(120)를 포함할 수 있다. 반도체장치(120)는 제어회로(201), 내부클럭생성회로(203), 데이터입출력회로(205) 및 코어회로(207)를 포함할 수 있다.
컨트롤러(110)는 제1 컨트롤핀(11), 제2 컨트롤핀(31), 제3 컨트롤핀(51) 및 제4 컨트롤핀(71)을 포함할 수 있다. 반도체장치(120)는 제1 반도체핀(21), 제2 반도체핀(41), 제3 반도체핀(61) 및 제4 반도체핀(81)을 포함할 수 있다. 제1 전송라인(L11)은 제1 컨트롤핀(11) 및 제1 반도체핀(21) 사이에 연결될 수 있다. 제2 전송라인(L31)은 제2 컨트롤핀(31) 및 제2 반도체핀(41) 사이에 연결될 수 있다. 제3 전송라인(L51)은 제3 컨트롤핀(51) 및 제3 반도체핀(61) 사이에 연결될 수 있다. 제4 전송라인(L71)은 제4 컨트롤핀(71) 및 제4 반도체핀(81) 사이에 연결될 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 클럭(CLK)을 제1 전송라인(L11)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 커맨드(CMD)를 제2 전송라인(L31)을 통해 반도체장치(20)에 전송할 수 있다. 컨트롤러(110)는 반도체장치(120)를 제어하기 위해 어드레스(ADD)를 제3 전송라인(L51)을 통해 반도체장치(120)에 전송할 수 있다. 컨트롤러(110)와 반도체장치(120)는 제4 전송라인(L71)을 통해 데이터(DATA)를 전송 및 수신할 수 있다.
컨트롤러(110)는 노멀동작을 수행하기 위한 클럭(CLK), 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 반도체장치(120)로 출력할 수 있다. 노멀동작은 반도체장치(120)의 라이트동작 및 리드동작을 포함할 수 있다. 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)는 클럭(CLK)에 포함된 홀수 펄스 또는 짝수 펄스에 동기 되어 연속적으로 출력될 수 있다.
제어회로(201)는 클럭(CLK)에 동기 되어 커맨드(CMD) 및 어드레스(ADD)에 의해 노멀동작을 제어할 수 있다.
내부클럭생성회로(203)는 노멀동작 시 데이터(DATA)의 입출력 시점을 조절하기 위해 내부클럭(도 2의 ICLK)의 위상을 조절하는 위상조절동작을 수행할 수 있다.
데이터입출력회로(205)는 내부클럭(도 2의 ICLK)에 동기 되어 데이터(DATA)를 입출력할 수 있다.
코어회로(207)는 클럭(CLK), 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)에 의해 라이트동작 및 리드동작을 수행할 수 있다.
도 2는 반도체장치(120)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 2에 도시된 바와 같이, 반도체장치(120)는 제어회로(201), 내부클럭생성회로(203), 데이터입출력회로(205) 및 코어회로(207)를 포함할 수 있다.
제어회로(201)는 클럭(CLK)에 동기 되어 커맨드(CMD<1:L>) 및 어드레스(ADD<1:M>)에 의해 노멀동작을 제어하기 위한 라이트신호(WT), 리드신호(RD) 및 내부어드레스(IADD<1:N>)를 생성할 수 있다. 제어회로(201)는 클럭(CLK)에 동기 되어 커맨드(CMD<1:L>)를 디코딩하여 라이트동작을 수행하기 위한 라이트신호(WT)를 생성할 수 있다. 제어회로(201)는 클럭(CLK)에 동기 되어 커맨드(CMD<1:L>)를 디코딩하여 리드동작을 수행하기 위한 리드신호(RD)를 생성할 수 있다. 제어회로(201)는 클럭(CLK)에 동기 되어 어드레스(ADD<1:M>)를 디코딩하여 라이트동작 및 리드동작을 수행하기 위한 내부어드레스(IADD<1:N>)를 생성할 수 있다. 커맨드(CMD<1:L>)의 비트 수 'L'은 실시예에 따라 다양하게 설정될 수 있다. 어드레스(ADD<1:M>)의 비트 수 'M은 실시예에 따라 다양하게 설정될 수 있다. 내부어드레스(IADD<1:N>)의 비트 수 'N은 실시예에 따라 다양하게 설정될 수 있다. 제어회로(201)에서 라이트신호(WT), 리드신호(RD) 및 내부어드레스(IADD<1:N>)를 생성하는 동작은 후술하는 도 3을 통해 구체적으로 설명하도록 한다.
내부클럭생성회로(203)는 클럭(CLK)의 위상을 조절하여 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(203)는 클럭(CLK)을 지연하기 위한 제1 지연조절량 및 제2 지연조절량이 조절될 수 있다. 내부클럭생성회로(203)는 조절된 제1 지연조절량 및 제2 지연조절량에 의해 클럭(CLK)을 지연하여 내부클럭(ICLK)을 생성할 수 있다. 내부클럭생성회로(203)에서 클럭(CLK)을 지연하기 위한 제1 지연조절량 및 제2 지연조절량을 조절하는 동작은 후술하는 도 4 내지 도 11을 통해 구체적으로 설명하도록 한다.
데이터입출력회로(205)는 내부클럭(ICLK)에 동기 되어 데이터(DATA)를 입출력할 수 있다. 데이터입출력회로(205)는 라이트동작 시 내부클럭(ICLK)에 동기 되어 컨트롤러(110)에서 출력되는 데이터(DATA)를 입력 받아 내부데이터(ID)를 생성할 수 있다. 데이터입출력회로(205)는 리드동작 시 내부클럭(ICLK)에 동기 되어 코어회로(207)에서 출력되는 내부데이터(ID)를 입력 받아 데이터(DATA)를 생성할 수 있다. 데이터입출력회로(205)는 리드동작 시 데이터(DATA)를 컨트롤러(110)로 출력할 수 있다.
코어회로(207)는 다수의 메모리셀로 구현될 수 있다. 코어회로(207)는 라이트동작 시 인에이블되는 라이트신호(WT) 및 내부어드레스(IADD<A:N>)에 의해 내부데이터(ID)를 저장할 수 있다. 코어회로(207)는 리드동작 시 인에이블되는 리드신호(RD) 및 내부어드레스(IADD<A:N>)에 의해 내부에 저장된 내부데이터(ID)를 출력할 수 있다.
도 3은 제어회로(201)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 3에 도시된 바와 같이, 제어회로(201)는 커맨드디코더(211) 및 내부어드레스생성회로(212)를 포함할 수 있다.
커맨드디코더(211)는 클럭(CLK)에 동기 되어 커맨드(CMD<1:L>)를 디코딩하여 선택적으로 인에이블되는 라이트신호(WT) 및 리드신호(RD)를 생성할 수 있다. 커맨드디코더(211)는 클럭(CLK)에 동기 되어 커맨드(CMD<1:L>)를 디코딩하여 라이트동작을 수행하기 위한 라이트신호(WT)를 생성할 수 있다. 커맨드디코더(211)는 클럭(CLK)에 동기 되어 커맨드(CMD<1:L>)를 디코딩하여 리드동작을 수행하기 위한 리드신호(RD)를 생성할 수 있다.
내부어드레스생성회로(212)는 클럭(CLK)에 동기 되어 어드레스(ADD<1:M>)를 디코딩하여 선택적으로 인에이블되는 내부어드레스(IADD<1:N>)를 생성할 수 있다. 내부어드레스생성회로(212)는 클럭(CLK)에 동기 되어 어드레스(ADD<1:M>)를 디코딩하여 라이트동작 및 리드동작을 수행하기 위한 내부어드레스(IADD<1:N>)를 생성할 수 있다.
도 4는 내부클럭생성회로(203)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 4에 도시된 바와 같이, 내부클럭생성회로(203)는 주파수분주회로(221), 지연량조절회로(222), 타겟경로회로(223), 기준경로회로(224) 및 감지회로(225)를 포함할 수 있다.
주파수분주회로(221)는 클럭(CLK)의 주파수를 분주하여 분주클럭(DCLK)을 생성할 수 있다. 주파수분주회로(221)는 클럭(CLK)에 동기 되어 클럭(CLK)의 1/2배 주파수를 갖는 분주클럭(DCLK)을 생성할 수 있다.
지연량조절회로(222)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)에 의해 로직레벨조합이 변경되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성할 수 있다. 지연량조절회로(222)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)에 의해 로직레벨조합이 변경되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성할 수 있다. 지연량조절회로(222)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)에 의해 로직레벨조합이 변경되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성한 이후 제1 내지 제4 기준코드(RCD<1:4>)를 생성할 수 있다. 제1 내지 제4 타겟코드(TCD<1:4>)와 제1 내지 제4 기준코드(RCD<1:4>)를 생성하는 우선 순위는 실시예에 따라 다양하게 설정될 수 있다.
타겟경로회로(223)는 분주클럭(DCLK)을 지연하여 내부클럭(ICLK)을 생성할 수 있다. 타겟경로회로(223)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 지연변화량이 조절될 수 있다. 타겟경로회로(223)는 조절된 제1 지연변화량에 의해 분주클럭(DCLK)을 지연하여 내부클럭(ICLK)을 생성할 수 있다.
기준경로회로(224)는 분주클럭(DCLK)을 지연하여 기준클럭(RCLK)을 생성할 수 있다. 기준경로회로(224)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제2 지연변화량이 조절될 수 있다. 기준경로회로(224)는 조절된 제2 지연변화량에 의해 분주클럭(DCLK)을 지연하여 기준클럭(RCLK)을 생성할 수 있다.
감지회로(225)는 내부클럭(ICLK)과 기준클럭(RCLK)의 위상차에 따라 위상감지신호(PD_INF)를 생성할 수 있다. 감지회로(225)는 내부클럭(ICLK)의 위상과 기준클럭(RCLK)의 위상을 비교하여 위상감지신호(PD_INF)를 생성할 수 있다. 감지회로(225)는 내부클럭(ICLK)의 위상과 기준클럭(RCLK)의 위상이 서로 상이한 경우 인에이블되는 위상감지신호(PD_INF)를 생성할 수 있다. 인에이블되는 위상감지신호(PD_INF)의 로직레벨은 실시예에 따라 다양하게 설정될 수 있다. 예를 들어, 위상감지신호(PD_INF)가 인에이블되는 로직레벨은 제1 로직레벨(로직하이레벨)로 설정될 수 있다. 위상감지신호(PD_INF)가 인에이블되는 로직레벨은 제2 로직레벨(로직로우레벨)로 설정될 수 있다.
도 5는 지연량조절회로(222)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 5에 도시된 바와 같이, 지연량조절회로(222)는 동작제어신호생성회로(231), 타겟코드생성회로(232) 및 기준코드생성회로(233)를 포함할 수 있다.
동작제어신호생성회로(231)는 리셋신호(RST)에 의해 디스에이블되는 동작제어신호(LC_CTR)를 생성할 수 있다. 동작제어신호생성회로(231)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)에 기초하여 인에이블되는 동작제어신호(LC_CTR)를 생성할 수 있다.
타겟코드생성회로(232)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)의 로직레벨에 따라 로직레벨조합이 변경되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성할 수 있다. 타겟코드생성회로(232)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)가 인에이블되는 경우 업카운팅되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성할 수 있다. 타겟코드생성회로(232)는 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)가 디스에이블되는 경우 다운카운팅되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성할 수 있다.
기준코드생성회로(233)는 동작제어신호(LC_CTR)가 인에이블된 이후 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)의 로직레벨에 따라 로직레벨조합이 변경되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성할 수 있다. 기준코드생성회로(233)는 동작제어신호(LC_CTR)가 인에이블된 이후 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)가 인에이블되는 경우 업카운팅되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성할 수 있다. 기준코드생성회로(233)는 동작제어신호(LC_CTR)가 인에이블된 이후 클럭(CLK)에 동기 되어 위상감지신호(PD_INF)가 디스에이블되는 경우 다운카운팅되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성할 수 있다.
도 6은 동작제어신호생성회로(231)의 일 실시예에 따른 구성을 도시한 도면이다. 도 6에 도시된 바와 같이, 동작제어신호생성회로(231)는 위상클럭생성회로(231_1), 위상지연신호생성회로(231_2) 및 래치회로(231_3)를 포함할 수 있다.
위상클럭생성회로(231_1)는 카운터들(241_1,241_2)로 구현될 수 있다.
카운터(241_1)는 리셋신호(RST)에 의해 로직로우레벨로 디스에이블되는 제1 카운팅신호(CNT<1>)를 생성할 수 있다. 카운터(241_1)는 클럭(CLK)의 펄스가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 로직하이레벨로 인에이블되는 제1 카운팅신호(CNT<1>)를 생성할 수 있다. 카운터(241_2)는 리셋신호(RST)에 의해 로직로우레벨로 디스에이블되는 위상클럭(PDCK)을 생성할 수 있다. 카운터(241_2)는 제1 카운팅신호(CNT<1>)의 펄스가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 로직하이레벨로 인에이블되는 위상클럭(PDCK)을 생성할 수 있다.
위상클럭생성회로(231_1)는 리셋신호(RST)에 의해 디스에이블되는 위상클럭(PDCK)을 생성할 수 있다. 위상클럭생성회로(231_1)는 클럭(CLK)에 동기 되어 인에이블되는 위상클럭(PDCK)을 생성할 수 있다. 위상클럭생성회로(231_1)는 리셋신호(RST)에 의해 초기화된 이후 클럭(CLK)의 펄스가 2회 입력되는 경우 인에이블되는 위상클럭(PDCK)을 생성할 수 있다.
위상지연신호생성회로(231_2)는 플립플롭들(242_1,242_2)로 구현될 수 있다.
플립플롭(242_1)은 위상클럭(PDCK)에 동기 되어 위상감지신호(PD_INF)를 시프팅하여 제1 위상지연신호(PD<1>)를 생성할 수 있다. 플립플롭(242_2)은 위상클럭(PDCK)에 동기 되어 제1 위상지연신호(PD<1>)를 시프팅하여 제2 위상지연신호(PD<2>)를 생성할 수 있다.
위상지연신호생성회로(231_2)는 위상클럭(PDCK)에 동기 되어 위상감지신호(PD_INF)를 시프팅하여 순차적으로 인에이블되는 제1 위상지연신호(PD<1>) 및 제2 위상지연신호(PD<2>)를 생성할 수 있다.
래치회로(231_3)는 인버터(243_1), 배타적부정논리합게이트(243_2), 낸드게이트들(243_3,243_4)로 구현될 수 있다.
래치회로(231_3)는 리셋신호(RST)가 로직하이레벨로 입력되는 경우 로직로우레벨로 디스에이블되는 동작제어신호(LC_CTR)를 생성할 수 있다. 래치회로(231_3)는 제1 위상지연신호(PD<1>)와 제2 위상지연신호(PD<2>)가 서로 다른 로직레벨인 경우 로직하이레벨로 인에이블되는 동작제어신호(LC_CTR)를 생성할 수 있다. 래치회로(231_3)는 제1 위상지연신호(PD<1>)와 제2 위상지연신호(PD<2>)가 동일한 로직레벨인 경우 로직로우레벨로 디스에이블되는 동작제어신호(LC_CTR)를 생성할 수 있다.
도 7은 타겟코드생성회로(232)의 일 실시예에 따른 구성을 도시한 도면이다. 도 7에 도시된 바와 같이, 타겟코드생성회로(232)는 내부타겟클럭생성회로(232_1) 및 타겟코드조절회로(232_2)를 포함할 수 있다.
내부타겟클럭생성회로(232_1)는 카운터들(251_1,251_2)로 구현될 수 있다.
카운터(251_1)는 리셋신호(RST)에 의해 로직로우레벨로 디스에이블되는 제1 전달신호(TS<1>)를 생성할 수 있다. 카운터(251_1)는 클럭(CLK)의 펄스가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 로직하이레벨로 인에이블되는 제1 전달신호(TS<1>)를 생성할 수 있다. 카운터(251_2)는 리셋신호(RST)에 의해 로직로우레벨로 디스에이블되는 내부타겟클럭(ITCK)을 생성할 수 있다. 카운터(251_2)는 제1 전달신호(TS<1>)의 펄스가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 로직하이레벨로 인에이블되는 내부타겟클럭(ITCK)을 생성할 수 있다.
내부타겟클럭생성회로(232_1)는 리셋신호(RST)에 의해 디스에이블되는 내부타겟클럭(ITCK)을 생성할 수 있다. 내부타겟클럭생성회로(232_1)는 클럭(CLK)에 동기 되어 인에이블되는 내부타겟클럭(ITCK)을 생성할 수 있다. 내부타겟클럭생성회로(232_1)는 리셋신호(RST)에 의해 초기화된 이후 클럭(CLK)의 펄스가 2회 입력되는 경우 인에이블되는 내부타겟클럭(ITCK)을 생성할 수 있다.
타겟코드조절회로(232_2)는 플립플롭(252_1), 인버터(252_2), 가산기(252_3), 감산기(252_4), 지연회로(252_5 ~ 252_8), 선택전달기(252_9) 및 플립플롭(252_10)으로 구현될 수 있다.
플립플롭(252_1)은 내부타겟클럭(ITCK)에 동기 되어 위상감지신호(PD_INF)를 타겟지연신호(TGD)로 출력할 수 있다. 플립플롭(252_1)은 내부타겟클럭(ITCK)의 펄스가 로직하이레벨로 입력되는 경우 위상감지신호(PD_INF)를 타겟지연신호(TGD)로 출력할 수 있다.
인버터(252_2)는 타겟지연신호(TGD)를 반전 버퍼링하여 출력할 수 있다.
가산기(252_3)는 타겟지연신호(TGD)의 로직레벨에 따라 제1 내지 제4 타겟코드(TCD<1:4>)를 업카운팅하여 제1 내지 제4 타겟가산코드(TCP<1:4>)를 생성할 수 있다. 가산기(252_3)는 타겟지연신호(TGD)가 로직하이레벨인 경우 제1 내지 제4 타겟코드(TCD<1:4>)를 순차적으로 업카운팅하여 제1 내지 제4 타겟가산코드(TCP<1:4>)를 생성할 수 있다.
감산기(252_4)는 인버터(252_2)의 출력신호의 로직레벨에 따라 제1 내지 제4 타겟코드(TCD<1:4>)를 다운카운팅하여 제1 내지 제4 타겟감산코드(TCM<1:4>)를 생성할 수 있다. 감산기(252_4)는 인버터(252_2)의 출력신호가 로직로우레벨인 경우 제1 내지 제4 타겟코드(TCD<1:4>)를 순차적으로 다운카운팅하여 제1 내지 제4 타겟감산코드(TCM<1:4>)를 생성할 수 있다. 즉, 감산기(252_4)는 타겟지연신호(TGD)가 로직하이레벨인 경우 제1 내지 제4 타겟코드(TCD<1:4>)를 순차적으로 다운카운팅하여 제1 내지 제4 타겟감산코드(TCM<1:4>)를 생성할 수 있다.
지연회로(252_5 ~ 252_8)는 인버터체인으로 구현될 수 있다. 지연회로(252_5 ~ 252_8)는 인버터(252_2)의 출력신호를 지연하여 타겟선택신호(TSEL)를 생성할 수 있다.
선택전달기(252_9)는 타겟선택신호(TSEL)의 로직레벨에 따라 제1 내지 제4 타겟가산코드(TCP<1:4>) 및 제1 내지 제4 타겟감산코드(TCM<1:4>) 중 어느 하나를 제1 내지 제4 타겟선택코드(TSC<1:4>)로 출력할 수 있다. 선택전달기(252_9)는 타겟선택신호(TSEL)가 로직로우레벨인 경우 제1 내지 제4 타겟가산코드(TCP<1:4>)를 제1 내지 제4 타겟선택코드(TSC<1:4>)로 출력할 수 있다. 선택전달기(252_9)는 타겟선택신호(TSEL)가 로직하이레벨인 경우 제1 내지 제4 타겟감산코드(TCM<1:4>)를 제1 내지 제4 타겟선택코드(TSC<1:4>)로 출력할 수 있다.
플립플롭(252_10)은 내부타겟클럭(ITCK)에 동기 되어 제1 내지 제4 타겟선택코드(TSC<1:4>)를 제1 내지 제4 타겟코드(TCD<1:4>)로 출력할 수 있다. 플립플롭(252_10)은 내부타겟클럭(ITCK)의 펄스가 로직하이레벨로 입력되는 경우 제1 내지 제4 타겟선택코드(TSC<1:4>)를 제1 내지 제4 타겟코드(TCD<1:4>)로 출력할 수 있다. 플립플롭(252_10)은 하나의 플립플롭으로 도시되어 있지만 제1 내지 제4 타겟코드(TCD<1:4>)를 생성하기 위한 4개의 플립플롭으로 구현될 수 있다.
도 8은 기준코드생성회로(233)의 일 실시예에 따른 구성을 도시한 도면이다. 도 8에 도시된 바와 같이, 기준코드생성회로(233)는 내부기준클럭생성회로(233_1) 및 기준코드조절회로(233_2)를 포함할 수 있다.
내부기준클럭생성회로(233_1)는 카운터들(261_1,261_2)로 구현될 수 있다.
카운터(261_1)는 동작제어신호(LC_CTR)에 의해 로직로우레벨로 디스에이블되는 제2 전달신호(TS<2>)를 생성할 수 있다. 카운터(261_1)는 클럭(CLK)의 펄스가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 로직하이레벨로 인에이블되는 제2 전달신호(TS<2>)를 생성할 수 있다. 카운터(261_2)는 동작제어신호(LC_CTR)에 의해 로직로우레벨로 디스에이블되는 내부기준클럭(IRCK)을 생성할 수 있다. 카운터(261_2)는 제2 전달신호(TS<2>)의 펄스가 로직하이레벨에서 로직로우레벨로 레벨천이하는 경우 로직하이레벨로 인에이블되는 내부기준클럭(IRCK)을 생성할 수 있다.
내부기준클럭생성회로(233_1)는 동작제어신호(LC_CTR)에 의해 디스에이블되는 내부기준클럭(IRCK)을 생성할 수 있다. 내부기준클럭생성회로(233_1)는 클럭(CLK)에 동기 되어 인에이블되는 내부기준클럭(IRCK)을 생성할 수 있다. 내부기준클럭생성회로(233_1)는 동작제어신호(LC_CTR)에 의해 초기화된 이후 클럭(CLK)의 펄스가 2회 입력되는 경우 인에이블되는 내부기준클럭(IRCK)을 생성할 수 있다.
기준코드조절회로(233_2)는 플립플롭(262_1), 인버터(262_2), 가산기(262_3), 감산기(262_4), 지연회로(262_5 ~ 262_8), 선택전달기(262_9) 및 플립플롭(262_10)으로 구현될 수 있다.
플립플롭(262_1)은 내부기준클럭(IRCK)에 동기 되어 위상감지신호(PD_INF)를 기준지연신호(RFD)로 출력할 수 있다. 플립플롭(262_1)은 내부기준클럭(IRCK)의 펄스가 로직하이레벨로 입력되는 경우 위상감지신호(PD_INF)를 기준지연신호(RFD)로 출력할 수 있다.
인버터(262_2)는 기준지연신호(RFD)를 반전 버퍼링하여 출력할 수 있다.
가산기(262_3)는 기준지연신호(RFD)의 로직레벨에 따라 제1 내지 제4 기준코드(RCD<1:4>)를 업카운팅하여 제1 내지 제4 기준가산코드(RCP<1:4>)를 생성할 수 있다. 가산기(262_3)는 기준지연신호(RFD)가 로직하이레벨인 경우 제1 내지 제4 기준코드(RCD<1:4>)를 순차적으로 업카운팅하여 제1 내지 제4 기준가산코드(RCP<1:4>)를 생성할 수 있다.
감산기(262_4)는 인버터(262_2)의 출력신호의 로직레벨에 따라 제1 내지 제4 기준코드(RCD<1:4>)를 다운카운팅하여 제1 내지 제4 기준감산코드(RCM<1:4>)를 생성할 수 있다. 감산기(262_4)는 인버터(262_2)의 출력신호가 로직로우레벨인 경우 제1 내지 제4 기준코드(RCD<1:4>)를 순차적으로 다운카운팅하여 제1 내지 제4 기준감산코드(RCM<1:4>)를 생성할 수 있다. 즉, 감산기(262_4)는 기준지연신호(RFD)가 로직하이레벨인 경우 제1 내지 제4 기준코드(RCD<1:4>)를 순차적으로 다운카운팅하여 제1 내지 제4 기준감산코드(RCM<1:4>)를 생성할 수 있다.
지연회로(262_5 ~ 262_8)는 인버터체인으로 구현될 수 있다. 지연회로(262_5 ~ 262_8)는 인버터(262_2)의 출력신호를 지연하여 기준선택신호(RSEL)를 생성할 수 있다.
선택전달기(262_9)는 기준선택신호(RSEL)의 로직레벨에 따라 제1 내지 제4 기준가산코드(RCP<1:4>) 및 제1 내지 제4 기준감산코드(RCM<1:4>) 중 어느 하나를 제1 내지 제4 기준선택코드(RSC<1:4>)로 출력할 수 있다. 선택전달기(262_9)는 기준선택신호(RSEL)가 로직로우레벨인 경우 제1 내지 제4 기준가산코드(RCP<1:4>)를 제1 내지 제4 기준선택코드(RSC<1:4>)로 출력할 수 있다. 선택전달기(262_9)는 기준선택신호(RSEL)가 로직하이레벨인 경우 제1 내지 제4 기준감산코드(RCM<1:4>)를 제1 내지 제4 기준선택코드(RSC<1:4>)로 출력할 수 있다.
플립플롭(262_10)은 내부기준클럭(IRCK)에 동기 되어 제1 내지 제4 기준선택코드(RSC<1:4>)를 제1 내지 제4 기준코드(RCD<1:4>)로 출력할 수 있다. 플립플롭(262_10)은 내부기준클럭(IRCK)의 펄스가 로직하이레벨로 입력되는 경우 제1 내지 제4 기준선택코드(RSC<1:4>)를 제1 내지 제4 기준코드(RCD<1:4>)로 출력할 수 있다. 플립플롭(262_10)은 하나의 플립플롭으로 도시되어 있지만 제1 내지 제4 기준코드(RCD<1:4>)를 생성하기 위한 4개의 플립플롭으로 구현될 수 있다.
도 9는 타겟경로회로(223)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 9에 도시된 바와 같이, 타겟경로회로(223)는 타겟지연경로(271), 제1 전하공급회로(272) 및 제2 전하공급회로(273)를 포함할 수 있다.
타겟지연경로(271)는 인버터들(271_1,271_2,271_3,271_4,271_5,271_6)을 포함할 수 있다.
인버터들(271_1,271_2)은 분주클럭(DCLK)을 버퍼링하여 제1 노드(nd21)로 출력할 수 있다. 인버터들(271_1,271_2)은 분주클럭(DCLK)을 지연하여 제1 노드(nd21)로 출력할 수 있다.
인버터들(271_3,271_4)은 제1 노드(nd21)의 신호를 버퍼링하여 제2 노드(nd22)로 출력할 수 있다. 인버터들(271_3,271_4)은 제1 노드(nd21)의 신호를 지연하여 제2 노드(nd22)로 출력할 수 있다.
인버터들(271_5,271_6)은 제2 노드(nd22)의 신호를 버퍼링하여 내부클럭(ICLK)으로 출력할 수 있다. 인버터들(271_5,271_6)은 제2 노드(nd22)의 신호를 지연하여 내부클럭(ICLK)으로 출력할 수 있다.
타겟지연경로(271)는 분주클럭(DCLK)을 지연하여 내부클럭(ICLK)을 생성할 수 있다.
제1 전하공급회로(272)는 NMOS 트랜지스터들(272_1,272_3,272_5,272_7) 및 PMOS 캐패시터들(272_2,272_4,272_6,272_8)로 구현될 수 있다.
NMOS 트랜지스터(272_1) 및 PMOS 캐패시터(272_2)는 제1 노드(nd21)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(272_1)는 제1 타겟코드신호(TCD<1>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(272_2)는 NMOS 트랜지스터(272_1)가 턴온되는 경우 제1 노드(nd21)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(272_3) 및 PMOS 캐패시터(272_4)는 제1 노드(nd21)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(272_3)는 제2 타겟코드신호(TCD<2>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(272_4)는 NMOS 트랜지스터(272_3)가 턴온되는 경우 제1 노드(nd21)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(272_5) 및 PMOS 캐패시터(272_6)는 제2 노드(nd22)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(272_5)는 제3 타겟코드신호(TCD<3>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(272_6)는 NMOS 트랜지스터(272_5)가 턴온되는 경우 제2 노드(nd22)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(272_7) 및 PMOS 캐패시터(272_8)는 제2 노드(nd22)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(272_7)는 제4 타겟코드신호(TCD<4>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(272_8)는 NMOS 트랜지스터(272_7)가 턴온되는 경우 제2 노드(nd22)와 연결되어 전하를 공급할 수 있다.
제1 전하공급회로(272)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 노드(nd21) 및 제2 노드(nd22)에 연결되는 PMOS 캐패시터들(272_2,272_4,272_6,272_8)을 포함할 수 있다. 제1 전하공급회로(272)는 PMOS 캐패시터들(272_2,272_4,272_6,272_8)의 연결에 따라 제1 노드(nd21) 및 제2 노드(nd22)의 제1 지연변화량을 조절할 수 있다.
제2 전하공급회로(273)는 NMOS 트랜지스터들(273_1,273_3,273_5,273_7) 및 NMOS 캐패시터들(273_2,273_4,273_6,273_8)로 구현될 수 있다.
NMOS 트랜지스터(273_1) 및 NMOS 캐패시터(273_2)는 제1 노드(nd21)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(273_1)는 제1 타겟코드신호(TCD<1>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(273_2)는 NMOS 트랜지스터(273_1)가 턴온되는 경우 제1 노드(nd21)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(273_3) 및 NMOS 캐패시터(273_4)는 제1 노드(nd21)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(273_3)는 제2 타겟코드신호(TCD<2>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(273_4)는 NMOS 트랜지스터(273_3)가 턴온되는 경우 제1 노드(nd21)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(273_5) 및 NMOS 캐패시터(273_6)는 제2 노드(nd22)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(273_5)는 제3 타겟코드신호(TCD<3>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(273_6)는 NMOS 트랜지스터(273_5)가 턴온되는 경우 제2 노드(nd22)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(273_7) 및 NMOS 캐패시터(273_8)는 제2 노드(nd22)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(273_7)는 제4 타겟코드신호(TCD<4>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(273_8)는 NMOS 트랜지스터(273_7)가 턴온되는 경우 제2 노드(nd22)와 연결되어 전하를 공급할 수 있다.
제2 전하공급회로(273)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 노드(nd21) 및 제2 노드(nd22)에 연결되는 NMOS 캐패시터들(273_2,273_4,273_6,273_8)을 포함할 수 있다. 제2 전하공급회로(273)는 NMOS 캐패시터들(273_2,273_4,273_6,273_8)의 연결에 따라 제1 노드(nd21) 및 제2 노드(nd22)의 제1 지연변화량을 조절할 수 있다.
제1 지연변화량은 PMOS 캐패시터들(272_2,272_4,272_6,272_8)과 NMOS 캐패시터들(273_2,273_4,273_6,273_8)의 수에 따라 조절될 수 있다, 제1 지연변화량은 PMOS 캐패시터들(272_2,272_4,272_6,272_8)과 NMOS 캐패시터들(273_2,273_4,273_6,273_8)의 전하량에 의해 조절될 수 있다. 제1 지연변화량이 1회 변화되는 지연변화량은 5ps로 설정될 수 있다. 예를 들어, 제1 내지 제4 타겟코드신호(TCD<1:4>)가 1회 다운카운팅되는 경우 제1 지연변화량은 5ps씩 감소할 수 있다.
PMOS 캐패시터들(272_2,272_4,272_6,272_8)의 전하량은 Width/Length 비율로 결정되는데, PMOS 캐패시터들(272_2,272_6)들의 Width/Length 비율은 2/1로 설정되고, PMOS 캐패시터들(272_4,272_8)들의 Width/Length 비율은 2/2로 설정될 수 있다. PMOS 캐패시터들(272_2,272_4,272_6,272_8)의 Width/Length 비율은 실시예에 따라 다양하게 설정될 수 있다.
NMOS 캐패시터들(273_2,273_4,273_6,273_8)의 전하량은 Width/Length 비율로 결정되는데, NMOS 캐패시터들(273_2,273_6)들의 Width/Length 비율은 1/1로 설정되고, NMOS 캐패시터들(273_4,273_8)들의 Width/Length 비율은 1/2로 설정될 수 있다. NMOS 캐패시터들(273_2,273_4,273_6,273_8)의 Width/Length 비율은 실시예에 따라 다양하게 설정될 수 있다.
도 10은 기준경로회로(224)의 일 실시예에 따른 구성을 도시한 회로도이다. 도 10에 도시된 바와 같이, 기준경로회로(224)는 기준지연경로(281), 제3 전하공급회로(282) 및 제4 전하공급회로(283)를 포함할 수 있다.
기준지연경로(281)는 인버터들(281_1,281_2,281_3,281_4,281_5,281_6)을 포함할 수 있다.
인버터들(281_1,281_2)은 분주클럭(DCLK)을 버퍼링하여 제3 노드(nd23)로 출력할 수 있다. 인버터들(281_1,281_2)은 분주클럭(DCLK)을 지연하여 제3 노드(nd23)로 출력할 수 있다.
인버터들(281_3,281_4)은 제3 노드(nd23)의 신호를 버퍼링하여 제4 노드(nd24)로 출력할 수 있다. 인버터들(281_3,281_4)은 제3 노드(nd23)의 신호를 지연하여 제4 노드(nd24)로 출력할 수 있다.
인버터들(281_5,281_6)은 제4 노드(nd24)의 신호를 버퍼링하여 기준클럭(RCLK)으로 출력할 수 있다. 인버터들(281_5,281_6)은 제4 노드(nd24)의 신호를 지연하여 기준클럭(RCLK)으로 출력할 수 있다.
기준지연경로(281)는 분주클럭(DCLK)을 지연하여 기준클럭(RCLK)을 생성할 수 있다.
제3 전하공급회로(282)는 NMOS 트랜지스터들(282_1,282_3,282_5,282_7) 및 PMOS 캐패시터들(282_2,282_4,282_6,282_8)로 구현될 수 있다.
NMOS 트랜지스터(282_1) 및 PMOS 캐패시터(282_2)는 제3 노드(nd23)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(282_1)는 제1 기준코드신호(RCD<1>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(282_2)는 NMOS 트랜지스터(282_1)가 턴온되는 경우 제3 노드(nd23)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(282_3) 및 PMOS 캐패시터(282_4)는 제3 노드(nd23)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(282_3)는 제2 기준코드신호(RCD<2>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(282_4)는 NMOS 트랜지스터(282_3)가 턴온되는 경우 제3 노드(nd23)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(282_5) 및 PMOS 캐패시터(282_6)는 제4 노드(nd24)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(282_5)는 제3 기준코드신호(RCD<3>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(282_6)는 NMOS 트랜지스터(282_5)가 턴온되는 경우 제4 노드(nd24)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(282_7) 및 PMOS 캐패시터(282_8)는 제4 노드(nd24)와 전원전압(VDD) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(282_7)는 제4 기준코드신호(RCD<4>)가 로직하이레벨인 경우 턴온될 수 있다. PMOS 캐패시터(282_8)는 NMOS 트랜지스터(282_7)가 턴온되는 경우 제2 노드(nd24)와 연결되어 전하를 공급할 수 있다.
제3 전하공급회로(282)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제3 노드(nd23) 및 제4 노드(nd24)에 연결되는 PMOS 캐패시터들(282_2,282_4,282_6,282_8)을 포함할 수 있다. 제3 전하공급회로(282)는 PMOS 캐패시터들(282_2,282_4,282_6,282_8)의 연결에 따라 제3 노드(nd23) 및 제4 노드(nd24)의 제2 지연변화량을 조절할 수 있다.
제4 전하공급회로(283)는 NMOS 트랜지스터들(283_1,283_3,283_5,283_7) 및 NMOS 캐패시터들(283_2,283_4,283_6,283_8)로 구현될 수 있다.
NMOS 트랜지스터(283_1) 및 NMOS 캐패시터(283_2)는 제3 노드(nd23)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(283_1)는 제1 기준코드신호(RCD<1>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(283_2)는 NMOS 트랜지스터(283_1)가 턴온되는 경우 제3 노드(nd23)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(283_3) 및 NMOS 캐패시터(283_4)는 제3 노드(nd23)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(283_3)는 제2 기준코드신호(RCD<2>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(283_4)는 NMOS 트랜지스터(283_3)가 턴온되는 경우 제3 노드(nd23)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(283_5) 및 NMOS 캐패시터(283_6)는 제4 노드(nd24)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(283_5)는 제3 기준코드신호(RCD<3>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(283_6)는 NMOS 트랜지스터(283_5)가 턴온되는 경우 제4 노드(nd24)와 연결되어 전하를 공급할 수 있다.
NMOS 트랜지스터(283_7) 및 NMOS 캐패시터(283_8)는 제4 노드(nd24)와 접지전압(VSS) 사이에 직렬로 연결될 수 있다. NMOS 트랜지스터(283_7)는 제4 기준코드신호(RCD<4>)가 로직하이레벨인 경우 턴온될 수 있다. NMOS 캐패시터(283_8)는 NMOS 트랜지스터(283_7)가 턴온되는 경우 제4 노드(nd24)와 연결되어 전하를 공급할 수 있다.
제4 전하공급회로(283)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제3 노드(nd23) 및 제4 노드(nd24)에 연결되는 NMOS 캐패시터들(283_2,283_4,283_6,283_8)을 포함할 수 있다. 제4 전하공급회로(283)는 NMOS 캐패시터들(283_2,283_4,283_6,283_8)의 연결에 따라 제3 노드(nd23) 및 제4 노드(nd24)의 제2 지연변화량을 조절할 수 있다.
제2 지연변화량은 PMOS 캐패시터들(282_2,282_4,282_6,282_8)과 NMOS 캐패시터들(283_2,283_4,283_6,283_8)의 수에 따라 조절될 수 있다. 제2 지연변화량은 PMOS 캐패시터들(282_2,282_4,282_6,282_8)과 NMOS 캐패시터들(283_2,283_4,283_6,283_8)의 전햐량에 따라 조절될 수 있다. 제2 지연변화량이 1회 변화되는 지연변화량은 10ps로 설정될 수 있다. 예를 들어, 제1 내지 제4 기준코드신호(RCD<1:4>)가 1회 다운카운팅되는 경우 제1 지연변화량은 10ps씩 감소할 수 있다.
PMOS 캐패시터들(282_2,282_4,282_6,282_8)의 전하량은 Width/Length 비율로 결정되는데, PMOS 캐패시터들(282_2,282_6)들의 Width/Length 비율은 4/1로 설정되고, PMOS 캐패시터들(282_4,282_8)들의 Width/Length 비율은 4/2로 설정될 수 있다. PMOS 캐패시터들(282_2,282_4,282_6,282_8)의 Width/Length 비율은 실시예에 따라 다양하게 설정될 수 있다.
NMOS 캐패시터들(283_2,283_4,283_6,283_8)의 전하량은 Width/Length 비율로 결정되는데, NMOS 캐패시터들(283_2,283_6)들의 Width/Length 비율은 2/1로 설정되고, NMOS 캐패시터들(283_4,283_8)들의 Width/Length 비율은 2/2로 설정될 수 있다. NMOS 캐패시터들(283_2,283_4,283_6,283_8)의 Width/Length 비율은 실시예에 따라 다양하게 설정될 수 있다.
도 11을 참고하여 본 발명의 일 실시예에 따른 위상조절동작을 수행하는 시스템(1)의 위상조절동작을 설명하되, PVT 변화에 따라 내부클럭(ICLK)과 기준클럭(RCLK)의 위상차가 발생한 이후 제1 지연변화량 및 제2 지연변화량을 조절하여 내부클럭(ICLK)과 기준클럭(RCLK)의 위상을 동일하게 조절하는 동작을 설명하면 다음과 같다.
설명에 앞서, 주파수분주회로(221)는 클럭(CLK)에 동기 되어 클럭(CLK)의 1/2배 주파수를 갖는 분주클럭(DCLK)을 생성한다.
T1 시점은 내부클럭(ICLK)과 기준클럭(RCLK)의 위상이 동일한 경우이다. 이때, 감지회로(225)는 내부클럭(ICLK)의 위상과 기준클럭(RCLK)의 위상이 동일하므로 로직로우레벨로 디스에이블되는 위상감지신호(PD_INF)를 생성한다.
T2 시점은 PVT 변화에 따라 내부클럭(ICLK)과 기준클럭(RCLK)의 위상이 변화하여 P1의 위상차가 발생하는 경우이다. 이때, 감지회로(225)는 내부클럭(ICLK)의 위상과 기준클럭(RCLK)의 위상이 서로 상이하므로 로직하이레벨로 인에이블되는 위상감지신호(PD_INF)를 생성한다.
T3 시점에, 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직하이레벨의 위상감지신호(PD_INF)에 의해 다운카운팅되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성한다. 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직하이레벨의 위상감지신호(PD_INF)에 의해 다운카운팅되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성한다.
기준경로회로(224)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제2 지연변화량(A)이 조절될 수 있다. 기준경로회로(224)는 조절된 제2 지연변화량(A)에 의해 분주클럭(DCLK)을 지연하여 기준클럭(RCLK)을 생성한다. 여기서, 제2 지연변화량(A)는 30ps로 설정된다.
타겟경로회로(223)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 지연변화량(B)이 조절될 수 있다. 타겟경로회로(223)는 조절된 제1 지연변화량(B)에 의해 분주클럭(DCLK)을 지연하여 내부클럭(ICLK)을 생성한다. 여기서, 제1 지연변화량(B)는 15ps로 설정된다.
T4 시점에, 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직하이레벨의 위상감지신호(PD_INF)에 의해 다운카운팅되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성한다. 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직하이레벨의 위상감지신호(PD_INF)에 의해 다운카운팅되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성한다.
기준경로회로(224)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제2 지연변화량(C)이 조절될 수 있다. 기준경로회로(224)는 조절된 제2 지연변화량(C)에 의해 분주클럭(DCLK)을 지연하여 기준클럭(RCLK)을 생성한다. 여기서, 제2 지연변화량(C)는 20ps로 설정된다.
타겟경로회로(223)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 지연변화량(D)이 조절될 수 있다. 타겟경로회로(223)는 조절된 제1 지연변화량(D)에 의해 분주클럭(DCLK)을 지연하여 내부클럭(ICLK)을 생성한다. 여기서, 제1 지연변화량(D)는 10ps로 설정된다.
T5 시점에, 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직하이레벨의 위상감지신호(PD_INF)에 의해 다운카운팅되는 제1 내지 제4 기준코드(RCD<1:4>)를 생성한다. 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직하이레벨의 위상감지신호(PD_INF)에 의해 다운카운팅되는 제1 내지 제4 타겟코드(TCD<1:4>)를 생성한다.
기준경로회로(224)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제2 지연변화량(E)이 조절될 수 있다. 기준경로회로(224)는 조절된 제2 지연변화량(E)에 의해 분주클럭(DCLK)을 지연하여 기준클럭(RCLK)을 생성한다. 여기서, 제2 지연변화량(E)는 10ps로 설정된다.
타겟경로회로(223)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 지연변화량(F)이 조절될 수 있다. 타겟경로회로(223)는 조절된 제1 지연변화량(F)에 의해 분주클럭(DCLK)을 지연하여 내부클럭(ICLK)을 생성한다. 여기서, 제1 지연변화량(F)는 5ps로 설정된다.
T6 시점에, 감지회로(225)는 내부클럭(ICLK)의 위상과 기준클럭(RCLK)의 위상이 동일하므로 로직로우레벨로 디스에이블되는 위상감지신호(PD_INF)를 생성한다.
지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직로우레벨의 위상감지신호(PD_INF)에 의해 고정된 제1 내지 제4 기준코드(RCD<1:4>)를 생성한다. 지연량조절회로(222)는 클럭(CLK)에 동기 되어 로직로우레벨의 위상감지신호(PD_INF)에 의해 고정된 제1 내지 제4 타겟코드(TCD<1:4>)를 생성한다.
기준경로회로(224)는 제1 내지 제4 기준코드(RCD<1:4>)의 로직레벨조합에 따라 제2 지연변화량이 조절되지 않는다.
타겟경로회로(223)는 제1 내지 제4 타겟코드(TCD<1:4>)의 로직레벨조합에 따라 제1 지연변화량이 조절되지 않는다.
내부클럭생성회로(203)는 클럭(CLK)을 지연하기 위한 제1 지연변화량 및 제2 지연조절량이 조절되고, 조절된 제1 지연변화량 및 제2 지연조절량에 의해 클럭(CLK)을 지연하여 내부클럭(ICLK)을 생성함으로써 PVT 변화에 따라 내부클럭(ICLK)의 위상을 조절할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 위상조절동작을 수행하는 시스템은 PVT 변화에 맞춰 서로 다른 경로에 대한 지연변화량을 각각 상이하게 조절하여 내부클럭의 위상을 조절할 수 있다. 또한, 본 발명의 일 실시예에 따른 위상조절동작을 수행하는 시스템은 PVT 변화량에 맞춰 내부클럭의 위상을 보상하여 데이터를 입출력함으로써 동작오류를 방지할 수 있다.
도 12는 본 발명의 일 실시예에 따른 전자시스템(1000)의 일 실시예에 따른 구성을 도시한 블럭도이다. 도 12에 도시된 바와 같이, 전자시스템(1000)은 호스트(1100) 및 반도체시스템(1200)을 포함할 수 있다.
호스트(1100) 및 반도체시스템(1200)은 인터페이스 프로토콜을 사용하여 상호 신호들을 전송할 수 있다. 호스트(1100) 및 반도체시스템(1200) 사이에 사용되는 인터페이스 프로토콜에는 MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), USB(Universal Serial Bus) 등이 있다.
반도체시스템(1200)은 컨트롤러(1300)와 반도체장치들(1400(K:1))을 포함할 수 있다. 컨트롤러(1300)는 반도체장치들(1400(K:1))이 위상조절동작을 수행하도록 반도체장치들(1400(K:1))을 제어할 수 있다. 반도체장치들(1400(K:1)) 각각은 PVT변화에 의해 서로 다른 경로에 대한 지연변화량을 각각 상이하게 조절하여 내부클럭의 위상을 조절할 수 있다. 또한, 반도체장치들(1400(K:1)) 각각은 PVT 변화량에 맞춰 내부클럭의 위상을 보상하여 데이터를 입출력함으로써 동작오류를 방지할 수 있다.
컨트롤러(1300)는 각각은 도 1에 도시된 컨트롤러(110)로 구현될 수 있다. 반도체장치들(1400(K:1)) 각각은 도 1에 도시된 반도체장치(120)로 구현될 수 있다. 실시예에 따라서 반도체장치(20)는 DRAM(dynamic random access memory), PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 중 하나로 구현될 수 있다.
1. 위상조절동작을 수행하는 시스템
110. 컨트롤러 120. 반도체장치
201. 제어회로 203. 내부클럭생성회로
205. 데이터입출력회로 207. 코어회로
211. 커맨드디코더 212. 내부어드레스생성회로
221. 주파수분주회로 222. 지연량조절회로
223. 타겟경로회로 224. 기준경로회로
225. 감지회로 231. 동작제어신호생성회로
232. 타겟코드생성회로 233. 기준코드생성회로
231_1. 위상클럭생성회로 231_2. 위상지연신호생성회로
231_3. 래치회로 232_1. 내부타겟클럭생성회로
232_2. 타겟코드조절회로 233_1. 기준클럭생성회로
233_2. 기준코드조절회로 271. 타겟지연경로
272. 제1 전하공급회로 273. 제2 전하공급회로
281. 기준지연경로 282. 제3 전하공급회로
283. 제4 전하공급회로

Claims (27)

  1. 클럭을 제1 지연변화량으로 지연하여 내부클럭을 생성하고, 상기 클럭을 제2 지연변화량으로 지연하여 기준클럭을 생성하며, 상기 내부클럭과 상기 기준클럭의 위상차에 따라 조절되는 상기 제1 지연변화량으로 상기 클럭을 지연하여 상기 내부클럭을 생성하는 내부클럭생성회로; 및
    상기 내부클럭에 동기 되어 데이터를 입출력하는 데이터입출력회로를 포함하는 위상조절동작을 수행하는 시스템.
  2. 제 1 항에 있어서, 상기 제2 지연변화량은 상기 제1 지연변화량보다 2N 배의 지연변화량으로 설정되는 위상조절동작을 수행하는 시스템.
  3. 제 1 항에 있어서, 상기 제1 지연변화량 및 상기 제2 지연변화량은 상기 내부클럭과 상기 기준클럭 간의 위상차를 1회 감지할 때마다 1회 변화되는 지연변화량으로 설정되는 위상조절동작을 수행하는 시스템.
  4. 제 1 항에 있어서, 상기 내부클럭생성회로는
    상기 클럭의 주파수를 분주하여 분주클럭을 생성하는 주파수분주회로;
    상기 클럭에 동기 되어 위상감지신호에 의해 로직레벨조합이 변경되는 타겟코드 및 기준코드를 생성하는 지연량조절회로;
    상기 타겟코드의 로직레벨조합에 따라 상기 제1 지연변화량이 조절되고, 조절된 상기 제1 지연변화량에 의해 상기 분주클럭을 지연하여 상기 내부클럭을 생성하는 타겟경로회로;
    상기 기준코드의 로직레벨조합에 따라 상기 제2 지연변화량이 조절되고, 조절된 상기 제2 지연변화량에 의해 상기 분주클럭을 지연하여 기준클럭을 생성하는 기준경로회로; 및
    상기 내부클럭의 위상과 상기 기준클럭의 위상을 비교하여 상기 위상감지신호를 생성하는 감지회로를 포함하는 위상조절동작을 수행하는 시스템.
  5. 제 4 항에 있어서, 상기 지연량조절회로는
    리셋신호에 의해 디스에이블되고, 상기 클럭에 동기 되어 상기 위상감지신호에 기초하여 인에이블되는 동작제어신호를 생성하는 동작제어신호생성회로;
    상기 클럭에 동기 되어 상기 위상감지신호의 로직레벨에 따라 로직레벨조합이 변경되는 상기 타겟코드를 생성하는 타겟코드생성회로; 및
    상기 동작제어신호가 인에이블된 이후 상기 클럭에 동기 되어 상기 위상감지신호의 로직레벨에 따라 로직레벨조합이 변경되는 상기 기준코드를 생성하는 기준코드생성회로를 포함하는 위상조절동작을 수행하는 시스템.
  6. 제 5 항에 있어서, 상기 동작제어신호생성회로는
    상기 리셋신호가 입력되는 경우 디스에이블되고 상기 클럭에 동기 되어 인에이블되는 위상클럭을 생성하는 위상클럭생성회로;
    상기 위상클럭에 의해 상기 위상감지신호를 순차적으로 시프팅하여 제1 및 제2 위상지연신호를 생성하는 위상지연신호생성회로; 및
    상기 리셋신호가 입력되는 경우 디스에이블되고 상기 제1 및 제2 위상지연신호가 상이한 로직레벨조합인 경우 인에이블되는 상기 동작제어신호를 생성하는 래치회로를 포함하는 위상조절동작을 수행하는 시스템.
  7. 제 5 항에 있어서, 상기 타겟코드생성회로는
    상기 리셋신호가 입력되는 경우 디스에이블되고 상기 클럭에 동기 되어 인에이블되는 내부타겟클럭을 생성하는 내부타겟클럭생성회로; 및
    상기 내부타겟클럭에 동기 되어 상기 위상감지신호가 제1 로직레벨인 경우 로직레벨조합이 업카운팅되는 상기 타겟코드를 생성하고, 상기 위상감지신호가 제2 로직레벨인 경우 로직레벨조합이 다운카운팅되는 상기 타겟코드를 생성하는 타겟코드조절회로를 포함하는 위상조절동작을 수행하는 시스템.
  8. 제 5 항에 있어서, 상기 기준코드생성회로는
    상기 동작제어신호가 입력되는 경우 디스에이블되고 상기 클럭에 동기 되어 인에이블되는 내부기준클럭을 생성하는 내부기준클럭생성회로; 및
    상기 내부기준클럭에 동기 되어 상기 위상감지신호가 제1 로직레벨인 경우 로직레벨조합이 업카운팅되는 상기 기준코드를 생성하고, 상기 위상감지신호가 제2 로직레벨인 경우 로직레벨조합이 다운카운팅되는 상기 기준코드를 생성하는 기준코드조절회로를 포함하는 위상조절동작을 수행하는 시스템.
  9. 제 4 항에 있어서, 상기 타겟경로회로는
    상기 분주클럭을 지연하여 제1 노드로 출력하고, 상기 제1 노드의 신호를 지연하여 상기 내부클럭을 생성하는 타겟지연경로;
    상기 타겟코드의 로직레벨조합에 따라 상기 제1 및 제2 노드에 연결되는 제1 및 제2 캐패시터를 포함하고, 상기 제1 및 제2 캐패시터의 연결에 따라 상기 제1 및 제2 노드의 상기 제1 지연변화량을 조절하는 제1 전하공급회로; 및
    상기 타겟코드의 로직레벨조합에 따라 상기 제1 및 제2 노드에 연결되는 제3 및 제4 캐패시터를 포함하고, 상기 제3 및 제4 캐패시터의 연결에 따라 상기 제1 및 제2 노드의 상기 제1 지연변화량을 조절하는 제2 전하공급회로를 포함하는 위상조절동작을 수행하는 시스템.
  10. 제 9 항에 있어서, 상기 제1 내지 제4 캐패시터는 상기 타겟코드에 의해 상기 제1 및 제2 노드에 선택적으로 연결되고, 상기 제1 지연변화량은 선택적으로 연결되는 상기 제1 내지 제4 캐패시터의 수에 따라 조절되는 위상조절동작을 수행하는 시스템.
  11. 제 10 항에 있어서, 상기 제1 내지 제4 캐패시터는 제1 전하량을 갖는 위상조절동작을 수행하는 시스템.
  12. 제 4 항에 있어서, 상기 기준경로회로는
    상기 분주클럭을 지연하여 제3 노드로 출력하고, 상기 제3 노드의 신호를 지연하여 상기 기준클럭을 생성하는 기준지연경로;
    상기 기준코드의 로직레벨조합에 따라 상기 제3 및 제4 노드에 연결되는 제5 및 제6 캐패시터를 포함하고, 상기 제5 및 제6 캐패시터의 연결에 따라 상기 제3 및 제4 노드의 상기 제2 지연변화량을 조절하는 제3 전하공급회로; 및
    상기 기준코드의 로직레벨조합에 따라 상기 제3 및 제4 노드에 연결되는 제7 및 제8 캐패시터를 포함하고, 상기 제7 및 제8 캐패시터의 연결에 따라 상기 제3 및 제4 노드의 상기 제2 지연변화량을 조절하는 제4 전하공급회로를 포함하는 위상조절동작을 수행하는 시스템.
  13. 제 12 항에 있어서, 상기 제5 내지 제8 캐패시터는 상기 기준코드에 의해 상기 제3 및 제4 노드에 선택적으로 연결되고, 상기 제2 지연변화량은 선택적으로 연결되는 상기 제5 내지 제8 캐패시터의 수에 따라 조절되는 위상조절동작을 수행하는 시스템.
  14. 제 13 항에 있어서, 상기 제5 내지 제8 캐패시터는 제2 전하량을 갖는 위상조절동작을 수행하는 시스템.
  15. 클럭에 동기 되어 위상감지신호에 의해 로직레벨조합이 변경되는 제1 내지 제4 타겟코드 및 제1 내지 제4 기준코드를 생성하는 지연량조절회로;
    상기 제1 내지 제4 타겟코드의 로직레벨조합에 따라 제1 지연변화량이 조절되고, 조절된 상기 제1 지연변화량에 의해 상기 분주클럭을 지연하여 상기 내부클럭을 생성하는 타겟경로회로; 및
    상기 제1 내지 제4 기준코드의 로직레벨조합에 따라 제2 지연변화량이 조절되고, 조절된 상기 제2 지연변화량에 의해 상기 분주클럭을 지연하여 기준클럭을 생성하는 기준경로회로를 포함하는 위상조절동작을 수행하는 시스템.
  16. 제 15 항에 있어서, 상기 위상감지신호는 상기 내부클럭과 상기 기준클럭의 위상이 서로 다른 경우 인에이블되는 위상조절동작을 수행하는 시스템.
  17. 제 15 항에 있어서, 상기 제2 지연변화량은 상기 제1 지연변화량보다 2N 배의 지연변화량으로 설정되는 위상조절동작을 수행하는 시스템.
  18. 제 15 항에 있어서, 상기 제1 지연변화량 및 상기 제2 지연변화량은 상기 내부클럭과 상기 기준클럭 간의 위상차를 1회 감지할 때마다 1회 변화되는 지연변화량으로 설정되는 위상조절동작을 수행하는 시스템.
  19. 제 15 항에 있어서, 상기 지연량조절회로는
    리셋신호에 의해 디스에이블되고, 상기 클럭에 동기 되어 상기 위상감지신호에 기초하여 인에이블되는 동작제어신호를 생성하는 동작제어신호생성회로;
    상기 클럭에 동기 되어 상기 위상감지신호의 로직레벨에 따라 로직레벨조합이 변경되는 상기 제1 내지 제4 타겟코드를 생성하는 타겟코드생성회로; 및
    상기 동작제어신호가 인에이블된 이후 상기 클럭에 동기 되어 상기 위상감지신호의 로직레벨에 따라 로직레벨조합이 변경되는 상기 기준코드를 생성하는 기준코드생성회로를 포함하는 위상조절동작을 수행하는 시스템.
  20. 제 19 항에 있어서, 상기 동작제어신호생성회로는
    상기 리셋신호가 입력되는 경우 디스에이블되고 상기 클럭에 동기 되어 인에이블되는 위상클럭을 생성하는 위상클럭생성회로;
    상기 위상클럭에 의해 상기 위상감지신호를 순차적으로 시프팅하여 제1 및 제2 위상지연신호를 생성하는 위상지연신호생성회로; 및
    상기 리셋신호가 입력되는 경우 디스에이블되고 상기 제1 및 제2 위상지연신호가 상이한 로직레벨조합인 경우 인에이블되는 상기 동작제어신호를 생성하는 래치회로를 포함하는 위상조절동작을 수행하는 시스템.
  21. 제 19 항에 있어서, 상기 타겟코드생성회로는
    상기 리셋신호가 입력되는 경우 디스에이블되고 상기 클럭에 동기 되어 인에이블되는 내부타겟클럭을 생성하는 내부타겟클럭생성회로; 및
    상기 내부타겟클럭에 동기 되어 상기 위상감지신호가 제1 로직레벨인 경우 로직레벨조합이 업카운팅되는 상기 제1 내지 제4 타겟코드를 생성하고, 상기 위상감지신호가 제2 로직레벨인 경우 로직레벨조합이 다운카운팅되는 상기 제1 내지 제4 타겟코드를 생성하는 타겟코드조절회로를 포함하는 위상조절동작을 수행하는 시스템.
  22. 제 19 항에 있어서, 상기 기준코드생성회로는
    상기 동작제어신호가 입력되는 경우 디스에이블되고 상기 클럭에 동기 되어 인에이블되는 내부기준클럭을 생성하는 내부기준클럭생성회로; 및
    상기 내부기준클럭에 동기 되어 상기 위상감지신호가 제1 로직레벨인 경우 로직레벨조합이 업카운팅되는 상기 제1 내지 제4 기준코드를 생성하고, 상기 위상감지신호가 제2 로직레벨인 경우 로직레벨조합이 다운카운팅되는 상기 제1 내지 제4 기준코드를 생성하는 기준코드조절회로를 포함하는 위상조절동작을 수행하는 시스템.
  23. 제 15 항에 있어서, 상기 타겟경로회로는
    상기 분주클럭을 지연하여 제1 노드로 출력하고, 상기 제1 노드의 신호를 지연하여 상기 내부클럭을 생성하는 타겟지연경로;
    상기 제1 내지 제4 타겟코드의 로직레벨조합에 따라 상기 제1 및 제2 노드에 연결되는 제1 내지 제4 캐패시터를 포함하고, 상기 제1 내지 제4 캐패시터의 연결에 따라 상기 제1 및 제2 노드의 상기 제1 지연변화량을 조절하는 제1 전하공급회로; 및
    상기 제1 내지 제4 타겟코드의 로직레벨조합에 따라 상기 제1 및 제2 노드에 연결되는 제5 내지 제8 캐패시터를 포함하고, 상기 제5 내지 제8 캐패시터의 연결에 따라 상기 제1 및 제2 노드의 상기 제1 지연변화량을 조절하는 제2 전하공급회로를 포함하는 위상조절동작을 수행하는 시스템.
  24. 제 23 항에 있어서, 상기 제1 내지 제8 캐패시터는 제1 전하량을 갖는 위상조절동작을 수행하는 시스템.
  25. 제 15 항에 있어서, 상기 기준경로회로는
    상기 분주클럭을 지연하여 제3 노드로 출력하고, 상기 제3 노드의 신호를 지연하여 상기 기준클럭을 생성하는 기준지연경로;
    상기 제1 내지 제4 기준코드의 로직레벨조합에 따라 상기 제3 및 제4 노드에 연결되는 제9 내지 제12 캐패시터를 포함하고, 상기 제9 내지 제12 캐패시터의 연결에 따라 상기 제3 및 제4 노드의 상기 제2 지연변화량을 조절하는 제3 전하공급회로; 및
    상기 제1 내지 제4 기준코드의 로직레벨조합에 따라 상기 제3 및 제4 노드에 연결되는 제13 내지 제16 캐패시터를 포함하고, 상기 제13 내지 제16 캐패시터의 연결에 따라 상기 제3 및 제4 노드의 상기 제2 지연변화량을 조절하는 제4 전하공급회로를 포함하는 위상조절동작을 수행하는 시스템.
  26. 제 25 항에 있어서, 상기 제9 내지 제16 캐패시터는 제2 전하량을 갖는 위상조절동작을 수행하는 시스템.
  27. 클럭을 타겟경로회로를 통해 지연하여 내부클럭을 생성하고, 상기 클럭을 기준경로회로를 통해 지연하여 기준클럭을 생성하며, 상기 내부클럭과 상기 기준클럭의 위상차에 따라 상기 타겟경로회로의 제1 지연변화량을 조절한 이후 상기 기준경로회로의 제2 지연변화량을 조절하는 내부클럭생성회로; 및
    상기 내부클럭에 동기 되어 데이터를 입출력하는 데이터입출력회로를 포함하는 위상조절동작을 수행하는 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4443728B2 (ja) * 2000-06-09 2010-03-31 株式会社ルネサステクノロジ クロック発生回路
EP1696564A1 (en) * 2003-11-20 2006-08-30 Advantest Corporation Variable delay circuit
KR20130135587A (ko) 2012-06-01 2013-12-11 에스케이하이닉스 주식회사 지연 고정 루프
US10002651B2 (en) * 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices

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