CN113674778A - 用于执行相位控制操作的系统 - Google Patents

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Abstract

一种用于执行相位控制操作的系统包括：内部时钟生成电路，其被配置成通过使时钟延迟第一延迟变量来生成内部时钟，并且通过使时钟延迟第二延迟变量来生成参考时钟，其中，内部时钟生成电路通过使时钟延迟根据内部时钟与参考时钟之间的相位差而被控制的第一延迟变量来生成内部时钟；以及数据输入/输出电路，其被配置成同步于内部时钟来输入/输出数据。

Description

用于执行相位控制操作的系统
相关申请的交叉引用
本申请要求于2020年5月15日提交韩国知识产权局的申请号为10-2020-0058338的韩国专利申请的优先权，其整体内容通过引用合并于此。
技术领域
各实施方式总体上涉及用于执行相位控制操作以根据PVT(工艺电压温度)变化而控制内部时钟的相位的系统。
背景技术
近来，随着半导体系统的操作速度的提高，需要半导体系统中包括的半导体器件之间的高传输速率。为了满足在半导体器件之间串行输入/输出的数据的高传输速率或者高带宽，新技术被应用。例如，时钟分频技术被用于以高速输入/输出数据。当对时钟的频率进行分频时，生成具有不同相位的内部时钟。半导体系统使用内部时钟将数据去串行化或者串行化，并且以高速输入/输出数据。
当出现半导体系统的内部PVT变化时，其频率被分频的内部时钟和从外部输入的时钟变为异相，引起半导体系统的操作错误。因此，提出了用于补偿这种PVT变化的各种方法。
发明内容
在一个实施方式中，一种用于执行相位控制操作的系统可以包括：内部时钟生成电路，其被配置成通过使时钟延迟第一延迟变量(delay variation)来生成内部时钟，并且通过使时钟延迟第二延迟变量来生成参考时钟，其中，内部时钟生成电路通过使时钟延迟根据内部时钟与参考时钟之间的相位差而被控制的第一延迟变量来生成内部时钟；以及数据输入/输出电路，其被配置成同步于内部时钟来输入/输出数据。
在一个实施方式中，一种用于执行相位控制操作的系统可以包括：延迟量控制电路，其被配置成同步于时钟来生成具有通过相位检测信号而改变的逻辑电平组合的第一目标码至第四目标码以及第一参考码至第四参考码；目标路径电路，其被配置成根据第一目标码至第四目标码的逻辑电平组合而控制第一延迟变量，并且通过根据被控制的第一延迟变量而使分频时钟延迟来生成内部时钟；以及参考路径电路，其被配置成根据第一参考码至第四参考码的逻辑电平组合而控制第二延迟变量，并且通过根据被控制的第二延迟变量而使分频时钟延迟来生成参考时钟。
附图说明
图1是示出根据一个实施方式的用于执行相位控制操作的系统的配置的框图。
图2是示出图1中所示的用于执行相位控制操作的系统中包括的半导体器件的配置的框图。
图3是示出图2中所示的半导体器件中包括的控制电路的配置的框图。
图4是示出图2中所示的半导体器件中包括的内部时钟生成电路的配置的框图。
图5是示出图4中所示的内部时钟生成电路中包括的延迟量控制电路的配置的框图。
图6是示出图5中所示的延迟量控制电路中包括的操作控制信号生成电路的配置的示图。
图7是示出图5中所示的延迟量控制电路中包括的目标码生成电路的配置的示图。
图8是示出图5中所示的延迟量控制电路中包括的参考码生成电路的配置的示图。
图9是示出图4中所示的内部时钟生成电路中包括的目标路径电路的配置的电路图。
图10是示出图4中所示的内部时钟生成电路中包括的参考路径电路的配置的电路图。
图11是用于描述根据一个实施方式的用于执行相位控制操作的系统的操作的时序图。
图12是示出根据一个实施方式的应用了图1至图11中所示的用于执行相位控制操作的系统的电子系统的配置的示图。
具体实施方式
当在处理或算法中使用参数时，术语“预设”指示参数值是预先确定的。根据一个实施方式，参数值可以在处理或算法开始时被设定或者可以在执行处理或算法的同时被设定。
诸如“第一”和“第二”的术语用于在各个组件之间进行区分，并不受这些组件的限制。例如，第一组件可以被称为第二组件，反之亦然。
当一个部件被称为“耦接”或“连接”到另一部件时，可以指示部件彼此直接耦接或连接，或者通过置于其间的另一部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，可以指示部件彼此直接耦接或连接而不存在置于其间的另一部件。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据一个实施方式，“逻辑高电平”可以被设定为高于“逻辑低电平”的电压。根据一个实施方式，信号的逻辑电平可以被设定为不同的逻辑电平或相反的逻辑电平。例如，根据一个实施方式，具有逻辑高电平的信号可以被设定为具有逻辑低电平，并且根据一个实施方式，具有逻辑低电平的信号可以被设定为具有逻辑高电平。
在下文中，将通过实施方式更详细地描述本公开内容。实施方式仅用于例示本公开内容，并且本公开内容的范围不受实施方式的限制。
各实施方式可以涉及用于执行相位控制操作的系统，其能够通过根据PVT变化而以不同方式控制针对不同路径的延迟变量来控制内部时钟的相位。
根据本公开的实施方式，该系统可以通过根据PVT变化而以不同方式控制针对不同路径的延迟变量来控制内部时钟的相位。
此外，该系统可以通过根据PVT变化而补偿内部时钟的相位来输入/输出数据，从而防止操作错误。
如图1中所示，根据一个实施方式的用于执行相位控制操作的系统1可以包括控制器110和半导体器件120。半导体器件120可以包括控制电路201、内部时钟生成电路203、数据输入/输出电路205和核心电路207。
控制器110可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件120可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一传输线L11可以耦接在第一控制引脚11与第一半导体引脚21之间。第二传输线L31可以耦接在第二控制引脚31与第二半导体引脚41之间。第三传输线L51可以耦接在第三控制引脚51与第三半导体引脚61之间。第四传输线L71可以耦接在第四控制引脚71与第四半导体引脚81之间。控制器110可以通过第一传输线L11向半导体器件120传送时钟CLK以便于控制半导体器件120。控制器110可以通过第二传输线L31向半导体器件120传送命令CMD以便于控制半导体器件120。控制器110可以通过第三传输线L51向半导体器件120传送地址ADD以便于控制半导体器件120。控制器110和半导体器件120可以通过第四传输线L71传送和接收数据DATA。
控制器110可以向半导体器件120输出时钟CLK、命令CMD、地址ADD和数据DATA，以执行正常操作。正常操作可以包括半导体器件120的写入操作和读取操作。命令CMD、地址ADD和数据DATA可以同步于时钟CLK中包括的奇数脉冲或偶数脉冲而被连续地输出。
控制电路201可以同步于时钟CLK而根据命令CMD和地址ADD来控制正常操作。
内部时钟生成电路203可以执行控制内部时钟(图2的ICLK)的相位的相位控制操作以便于在正常操作期间控制数据DATA的输入/输出时间点。
数据输入/输出电路205可以同步于内部时钟(图2的ICLK)来输入/输出数据DATA。
核心电路207可以根据时钟CLK、命令CMD、地址ADD和数据DATA而执行写入操作和读取操作。
图2是示出根据一个实施方式的半导体器件120的配置的框图。如图2中所示，半导体器件120可以包括控制电路201、内部时钟生成电路203、数据输入/输出电路205和核心电路207。
控制电路201可以同步于时钟CLK而根据命令CMD<1:L>和地址ADD<1:M>来生成用于控制正常操作的写入信号WT、读取信号RD和内部地址IADD<1:N>。控制电路201可以通过同步于时钟CLK而对命令CMD<1:L>进行解码来生成用于执行写入操作的写入信号WT。控制电路201可以通过同步于时钟CLK而对命令CMD<1:L>进行解码来生成用于执行读取操作的读取信号RD。控制电路201可以通过同步于时钟CLK而对地址ADD<1:M>进行解码来生成用于执行写入操作和读取操作的内部地址IADD<1:N>。在命令CMD<1:L>中包括的比特位的数目“L”可以根据实施方式而被设定为各种值。在地址ADD<1:M>中包括的比特位的数目“M”可以根据实施方式而被设定为各种值。在内部地址IADD<1:N>中包括的比特位的数目“N”可以根据实施方式而被设定为各种值。将参照下面将描述的图3来描述控制电路201生成写入信号WT、读取信号RD和内部地址IADD<1:N>的操作。
内部时钟生成电路203可以通过控制时钟CLK的相位来生成内部时钟ICLK。内部时钟生成电路203可以控制用于使时钟CLK延迟的第一延迟控制量和第二延迟控制量。内部时钟生成电路203可以通过根据被控制的第一延迟控制量和第二延迟控制量而使时钟CLK延迟来生成内部时钟ICLK。将参照图4至图11描述内部时钟生成电路203控制用于使时钟CLK延迟的第一延迟控制量和第二延迟控制量的内部时钟生成电路203的操作。
数据输入/输出电路205可以同步于内部时钟ICLK而输入/输出数据DATA。数据输入/输出电路205可以在写入操作期间同步于内部时钟ICLK来接收从控制器110输出的数据DATA并且生成内部数据ID。数据输入/输出电路205可以在读取操作期间同步于内部时钟ICLK来接收从核心电路207输出的内部数据ID并且生成数据DATA。数据输入/输出电路205可以在读取操作期间将数据DATA输出到控制器110。
核心电路207可以被实现为多个存储单元。核心电路207可以根据在写入操作期间被使能的写入信号WT和内部地址IADD<1:N>而储存内部数据ID。核心电路207可以在读取操作期间根据被使能的读取信号RD和内部地址IADD<1:N>输出其中存储的内部数据ID。
图3是示出根据一个实施方式的控制电路201的配置的框图。如图3中所示，控制电路201可以包括命令解码器211和内部地址生成电路212。
命令解码器211可以通过同步于时钟CLK而对命令CMD<1:L>进行解码来生成被选择性地使能的写入信号WT和读取信号RD。命令解码器211可以通过同步于时钟CLK而对命令CMD<1:L>进行解码来生成用于执行写入操作的写入信号WT。命令解码器211可以可以通过同步于时钟CLK而对命令CMD<1:L>进行解码来生成用于执行读取操作的读取信号RD。
内部地址生成电路212可以通过同步于时钟CLK而对地址ADD<1:M>进行解码来生成内部地址IADD<1:N>。内部地址生成电路212可以通过同步于时钟CLK而对地址ADD<1:M>进行解码来生成用于执行写入操作和读取操作的内部地址IADD<1:N>。
图4是示出根据一个实施方式的内部时钟生成电路203的配置的框图。如图4中所示，内部时钟生成电路203可以包括分频器电路221、延迟量控制电路222、目标路径电路223、参考路径电路224和检测电路225。
分频器电路221可以通过对时钟CLK的频率进行分频来生成分频时钟DCLK。分频器电路221可以同步于时钟CLK来生成具有与时钟CLK的频率的1/2对应的频率的分频时钟DCLK。
延迟量控制电路222可以同步于时钟CLK来生成具有通过相位检测信号PD_INF而改变的逻辑电平组合的第一目标码至第四目标码TCD<1:4>。延迟量控制电路222可以同步于时钟CLK来生成具有通过相位检测信号PD_INF而改变的逻辑电平组合的第一参考码至第四参考码RCD<1:4>。延迟量控制电路222可以同步于时钟CLK而在生成第一目标码至第四目标码TCD<1:4>之后生成具有通过相位检测信号PD_INF而改变的逻辑电平组合的第一参考码至第四参考码RCD<1:4>。生成第一目标码至第四目标码TCD<1:4>和第一参考码至第四参考码RCD<1:4>的优先级可以根据实施方式而以各种方式设定。
目标路径电路223可以通过使分频时钟DCLK延迟来生成内部时钟ICLK。目标路径电路223可以具有根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合而被控制的第一延迟变量。目标路径电路223可以通过根据被控制的第一延迟变量而使分频时钟DCLK延迟来生成内部时钟ICLK。
参考路径电路224可以通过使分频时钟DCLK延迟来生成参考时钟RCLK。参考路径电路224可以具有根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合而被控制的第二延迟变量。参考路径电路224可以通过根据被控制的第二延迟变量而使分频时钟DCLK延迟来生成参考时钟RCLK。
检测电路225可以根据内部时钟ICLK与参考时钟RCLK之间的相位差来生成相位检测信号PD_INF。检测电路225可以通过将内部时钟ICLK的相位和参考时钟RCLK的相位进行比较来生成相位检测信号PD_INF。检测电路225可以生成在内部时钟ICLK和参考时钟RCLK异相时被使能的相位检测信号PD_INF。被使能的相位检测信号PD_INF的逻辑电平可以根据实施方式而被设定为各种逻辑电平。例如，相位检测信号PD_INF被使能到的逻辑电平可以被设定为第一逻辑电平(逻辑高电平)。相位检测信号PD_INF被禁止到的逻辑电平可以被设定为第二逻辑电平(逻辑低电平)。
图5是示出根据一个实施方式的延迟量控制电路222的配置的框图。如图5中所示，延迟量控制电路222可以包括操作控制信号生成电路231、目标码生成电路232和参考码生成电路233。
操作控制信号生成电路231可以生成通过复位信号RST而被禁止的操作控制信号LC_CTR。操作控制信号生成电路231可以同步于时钟CLK来生成基于相位检测信号PD_INF被使能的操作控制信号LC_CTR。
目标码生成电路232可以同步于时钟CLK来生成具有根据相位检测信号PD_INF的逻辑电平而被改变的逻辑电平组合的第一目标码至第四目标码TCD<1:4>。目标码生成电路232可以同步于时钟CLK来生成在相位检测信号PD_INF被使能时被向上计数(up-count)的第一目标码至第四目标码TCD<1:4>。目标码生成电路232可以同步于时钟CLK来生成在相位检测信号PD_INF被禁止时被向下计数(down-count)的第一目标码至第四目标码TCD<1:4>。
在操作控制信号LC_CTR被使能之后，参考码生成电路233可以同步于时钟CLK来生成具有根据相位检测信号PD_INF的逻辑电平而被改变的逻辑电平组合的第一参考码至第四参考码RCD<1:4>。在操作控制信号LC_CTR被使能之后，参考码生成电路233可以同步于时钟CLK来生成在相位检测信号PD_INF被使能时被向上计数的第一参考码至第四参考码RCD<1:4>。在操作控制信号LC_CTR被使能之后，参考码生成电路233可以同步于时钟CLK来生成在相位检测信号PD_INF被禁止时被向下计数的第一参考码至第四参考码RCD<1:4>。
图6是示出根据一个实施方式的操作控制信号生成电路231的配置的示图。如图6中所示，操作控制信号生成电路231可以包括相位时钟生成电路231_1、相位延迟信号生成电路231_2和锁存电路231_3。
相位时钟生成电路231_1可以使用计数器241_1和241_2来实现。
计数器241_1可以生成通过复位信号RST被禁止到逻辑低电平的第一计数信号CNT<1>。计数器241_1可以生成在时钟CLK的脉冲从逻辑高电平转变为逻辑低电平时被使能到逻辑高电平的第一计数信号CNT<1>。计数器241_2可以生成通过复位信号RST被禁止到逻辑低电平的相位时钟PDCK。计数器241_2可以生成在第一计数信号CNT<1>的脉冲从逻辑高电平转变为逻辑低电平时被使能到逻辑高电平的相位时钟PDCK。
相位时钟生成电路231_1可以生成通过复位信号RST被禁止的相位时钟PDCK。相位时钟生成电路231_1可以生成与时钟CLK同步地被使能的相位时钟PDCK。相位时钟生成电路231_1可以生成通过复位信号RST被复位以及随后当在相位时钟PDCK通过复位信号RST被复位之后时钟CLK的两个脉冲被输入时被使能的相位时钟PDCK。
相位延迟信号生成电路231_2可以使用触发器242_1和242_2来实现。
触发器242_1可以通过与相位时钟PDCK同步地使相位检测信号PD_INF移位来生成第一相位延迟信号PD<1>。触发器242_2可以通过与相位时钟PDCK同步地使第一相位延迟信号PD<1>移位来生成第二相位延迟信号PD<2>。
相位延迟信号生成电路231_2可以通过与相位时钟PDCK同步地使相位检测信号PD_INF移位来生成被顺序地使能的第一相位延迟信号PD<1>和第二相位延迟信号PD<2>。
锁存电路231_3可以包括反相器243_1、异或(XOR)门243_2和与非(NAND)门243_3和243_4。
当复位信号RST以逻辑高电平被输入时，锁存电路231_3可以生成被禁止到逻辑低电平的操作控制信号LC_CTR。当第一相位延迟信号PD<1>和第二相位延迟信号PD<2>处于不同逻辑电平时，锁存电路231_3可以生成被使能到逻辑高电平的操作控制信号LC_CTR。当第一相位延迟信号PD<1>和第二相位延迟信号PD<2>处于相同逻辑电平时，锁存电路231_3可以生成被禁止到逻辑低电平的操作控制信号LC_CTR。在一个实施方式中，锁存电路231_3可以生成在复位信号RST被输入时被禁止而在第一相位延迟信号PD<1>和第二相位延迟信号PD<2>处于不同逻辑电平组合时被使能的操作控制信号LC_CTR。
图7是示出根据一个实施方式的目标码生成电路232的配置的示图。如图7中所示，目标码生成电路232可以包括内部目标时钟生成电路232_1和目标码控制电路232_2。
内部目标时钟生成电路232_1可以使用计数器251_1和251_2来实现。
计数器251_1可以生成通过复位信号RST被禁止到逻辑低电平的第一传输信号TS<1>。当时钟CLK的脉冲从逻辑高电平转变为逻辑低电平时，计数器251_1可以生成被使能到逻辑高电平的第一传输信号TS<1>。计数器251_2可以生成通过复位信号RST被禁止到逻辑低电平的内部目标时钟ITCK。当第一传输信号TS<1>的脉冲从逻辑高电平转变为逻辑低电平时，计数器251_2可以生成被使能到逻辑高电平的内部目标时钟ITCK。
内部目标时钟生成电路232_1可以生成通过复位信号RST被禁止的内部目标时钟ITCK。内部目标时钟生成电路232_1可以生成与时钟CLK同步地被使能的内部目标时钟ITCK。内部目标时钟生成电路232_1可以生成在内部目标时钟ITCK通过复位信号RST被复位之后时钟CLK的两个脉冲被输入时被使能的内部目标时钟ITCK。
目标码控制电路232_2可以包括触发器252_1、反相器252_2、加法器252_3、减法器252_4、延迟电路252_5至252_8、选择发送器252_9和触发器252_10。
触发器252_1可以同步于内部目标时钟ITCK来输出相位检测信号PD_INF作为目标延迟信号TGD。当内部目标时钟ITCK的脉冲以逻辑高电平被输入时，触发器252_1可以输出相位检测信号PD_INF作为目标延迟信号TGD。
反相器252_2可以反相和缓冲目标延迟信号TGD，并且输出被缓冲的信号。
加法器252_3可以通过根据目标延迟信号TGD的逻辑电平而对第一目标码至第四目标码TCD<1:4>进行向上计数来生成第一目标加法码至第四目标加法码TCP<1:4>。加法器252_3可以通过在目标延迟信号TGD处于逻辑高电平时对第一目标码至第四目标码TCD<1:4>进行顺序地向上计数来生成第一目标加法码至第四目标加法码TCP<1:4>。
减法器252_4可以通过根据反相器252_2的输出信号的逻辑电平而对第一目标码至第四目标码TCD<1:4>进行向下计数来生成第一目标减法码至第四目标减法码TCM<1:4>。减法器252_4可以通过在反相器252_2的输出信号处于逻辑低电平时对第一目标码至第四目标码TCD<1:4>进行顺序地向下计数来生成第一目标减法码至第四目标减法码TCM<1:4>。也就是说，减法器252_4可以通过在目标延迟信号TGD处于逻辑高电平时对第一目标码至第四目标码TCD<1:4>进行顺序地向下计数来生成第一目标减法码至第四目标减法码TCM<1:4>。
延迟电路252_5至252_8可以被实现为反相器链。延迟电路252_5至252_8可以通过使反相器252_2的输出信号延迟来生成目标选择信号TSEL。
选择发送器252_9可以根据目标选择信号TSEL的逻辑电平而输出第一目标加法码至第四目标加法码TCP<1:4>和第一目标减法码至第四目标减法码TCM<1:4>中的任意一组作为第一目标选择码至第四目标选择码TSC<1:4>。当目标选择信号TSEL处于逻辑低电平时，选择发送器252_9可以输出第一目标加法码至第四目标加法码TCP<1:4>作为第一目标选择码至第四目标选择码TSC<1:4>。当目标选择信号TSEL处于逻辑高电平时，选择发送器252_9可以输出第一目标减法码至第四目标减法码TCM<1:4>作为第一目标选择码至第四目标选择码TSC<1:4>。
触发器252_10可以同步于内部目标时钟ITCK来输出第一目标选择码至第四目标选择码TSC<1:4>作为第一目标码至第四目标码TCD<1:4>。当内部目标时钟ITCK的脉冲以逻辑高电平被输入时，触发器252_10可以输出第一目标选择码至第四目标选择码TSC<1:4>作为第一目标码至第四目标码TCD<1:4>。图7将触发器252_10示出为一个触发器，但是触发器252_10可以被实现为用于生成第一目标码至第四目标码TCD<1:4>的四个触发器。
图8是示出根据一个实施方式的参考码生成电路233的配置的示图。如图8中所示，参考码生成电路233可以包括内部参考时钟生成电路233_1和参考码控制电路233_2。
内部参考时钟生成电路233_1可以使用计数器261_1和261_2来实现。
计数器261_1可以生成通过操作控制信号LC_CTR被禁止到逻辑低电平的第二传输信号TS<2>。当时钟CLK的脉冲从逻辑高电平转变为逻辑低电平时，计数器261_1可以生成被使能到逻辑高电平的第二传输信号TS<2>。计数器261_2可以生成通过操作控制信号LC_CTR被禁止到逻辑低电平的内部参考时钟IRCK。当第二传输信号TS<2>的脉冲从逻辑高电平转变为逻辑低电平时，计数器261_2可以生成被使能到逻辑高电平的内部参考时钟IRCK。
内部参考时钟生成电路233_1可以生成通过操作控制信号LC_CTR被禁止的内部参考时钟IRCK。内部参考时钟生成电路233_1可以生成与时钟CLK同步地被使能的内部参考时钟IRCK。内部参考时钟生成电路233_1可以生成通过操作控制信号LC_CTR被复位以及随后在内部参考时钟IRCK通过操作控制信号LC_CTR被复位之后时钟CLK的两个脉冲被输入时被使能的内部参考时钟IRCK。
参考码控制电路233_2可以包括触发器262_1、反相器262_2、加法器262_3、减法器262_4、延迟电路262_5至262_8、选择发送器262_9和触发器262_10。
触发器262_1可以同步于内部参考时钟IRCK来输出相位检测信号PD_INF作为参考延迟信号RFD。当内部参考时钟IRCK的脉冲以逻辑高电平被输入时，触发器262_1可以输出相位检测信号PD_INF作为参考延迟信号RFD。
反相器262_2可以反相和缓冲参考延迟信号RFD，并且输出被缓冲的信号。
加法器262_3可以通过根据参考延迟信号RFD的逻辑电平而对第一参考码至第四参考码RCD<1:4>进行向上计数来生成第一参考加法码至第四参考加法码RCP<1:4>。加法器262_3可以通过在参考延迟信号RFD处于逻辑高电平时对第一参考码至第四参考码RCD<1:4>进行顺序地向上计数来生成第一参考加法码至第四参考加法码RCP<1:4>。
减法器262_4可以通过根据反相器262_2的输出信号的逻辑电平而对第一参考码至第四参考码RCD<1:4>进行向下计数来生成第一参考减法码至第四参考减法码RCM<1:4>。减法器262_4可以通过在反相器262_2的输出信号处于逻辑低电平时对第一参考码至第四参考码RCD<1:4>进行顺序地向下计数来生成第一参考减法码至第四参考减法码RCM<1:4>。也就是说，减法器262_4可以通过在参考延迟信号RFD处于逻辑高电平时对第一参考码至第四参考码RCD<1:4>进行顺序地向下计数来生成第一参考减法码至第四参考减法码RCM<1:4>。
延迟电路262_5至262_8可以被实现为反相器链。延迟电路262_5至262_8可以通过使反相器262_2的输出信号延迟来生成参考选择信号RSEL。
选择发送器262_9可以根据参考选择信号RSEL的逻辑电平而输出第一参考加法码至第四参考加法码RCP<1:4>和第一参考减法码至第四参考减法码RCM<1:4>中的任意一组作为第一参考选择码至第四参考选择码RSC<1:4>。当参考选择信号RSEL处于逻辑低电平时，选择发送器262_9可以输出第一参考加法码至第四参考加法码RCP<1:4>作为第一参考选择码至第四参考选择码RSC<1:4>。当参考选择信号RSEL处于逻辑高电平时，选择发送器262_9可以输出第一参考减法码至第四参考减法码RCM<1:4>作为第一参考选择码至第四参考选择码RSC<1:4>。
触发器262_10可以同步于内部参考时钟IRCK来输出第一参考选择码至第四参考选择码RSC<1:4>作为第一参考码至第四参考码RCD<1:4>。当内部参考时钟IRCK的脉冲以逻辑高电平被输入时，触发器262_10可以输出第一参考选择码至第四参考选择码RSC<1:4>作为第一参考码至第四参考码RCD<1:4>。图8将触发器262_10示出为一个触发器，但是触发器262_10可以被实现为用于生成第一参考码至第四参考码RCD<1:4>的四个触发器。
图9是示出根据一个实施方式的目标路径电路223的配置的电路图。如图9中所示，目标路径电路223可以包括目标延迟路径271、第一电荷供给电路272和第二电荷供给电路273。
目标延迟路径271可以包括反相器271_1至271_6。
反相器271_1和271_2可以缓冲分频时钟DCKL并且将被缓冲的时钟输出到第一节点nd21。反相器271_1和271_2可以使分频时钟DCKL延迟并且将被延迟的时钟输出到第一节点nd21。
反相器271_3和271_4可以缓冲第一节点nd21的信号并且将被缓冲的信号输出到第二节点nd22。反相器271_3和271_4可以使第一节点nd21的信号延迟并且将被延迟的信号输出到第二节点nd22。
反相器271_5和271_6可以缓冲第二节点nd22的信号并且将被缓冲的信号输出作为内部时钟ICLK。反相器271_5和271_6可以使第二节点nd22的信号延迟并且将被延迟的信号输出作为内部时钟ICLK。
目标延迟路径271可以通过使分频时钟DCKL延迟来生成内部时钟ICLK。
第一电荷供给电路272可以被实现为NMOS晶体管272_1、272_3、272_5和272_7以及PMOS电容器272_2、272_4、272_6和272_8。
NMOS晶体管272_1和PMOS电容器272_2可以串联耦接在第一节点nd21与供电电压VDD之间。当第一目标码信号TCD<1>处于逻辑高电平时，NMOS晶体管272_1可以被导通。当NMOS晶体管272_1被导通时，PMOS电容器272_2可以耦接到第一节点nd21并且供给电荷。
NMOS晶体管272_3和PMOS电容器272_4可以串联耦接在第一节点nd21与供电电压VDD之间。当第二目标码信号TCD<2>处于逻辑高电平时，NMOS晶体管272_3可以被导通。当NMOS晶体管272_3被导通时，PMOS电容器272_4可以耦接到第一节点nd21并且供给电荷。
NMOS晶体管272_5和PMOS电容器272_6可以串联耦接在第二节点nd22与供电电压VDD之间。当第三目标码信号TCD<3>处于逻辑高电平时，NMOS晶体管272_5可以被导通。当NMOS晶体管272_1被导通时，PMOS电容器272_6可以耦接到第二节点nd22并且供给电荷。
NMOS晶体管272_7和PMOS电容器272_8可以串联耦接在第二节点nd22与供电电压VDD之间。当第四目标码信号TCD<4>处于逻辑高电平时，NMOS晶体管272_7可以被导通。当NMOS晶体管272_7被导通时，PMOS电容器272_8可以耦接到第二节点nd22并且供给电荷。
第一电荷供给电路272可以包括根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合而耦接到第一节点nd21和第二节点nd22的PMOS电容器272_2、272_4、272_6和272_8。第一电荷供给电路272可以根据PMOS电容器272_2、272_4、272_6和272_8的耦接而控制第一节点nd21和第二节点nd22的第一延迟变量。
第二电荷供给电路273可以被实现为NMOS晶体管273_1、273_3、273_5和273_7以及NMOS电容器273_2、273_4、273_6和273_8。
NMOS晶体管273_1和NMOS电容器273_2可以串联耦接在第一节点nd21与接地电压VSS之间。当第一目标码信号TCD<1>处于逻辑高电平时，NMOS晶体管273_1可以被导通。当NMOS晶体管273_1被导通时，NMOS电容器273_2可以耦接到第一节点nd21并且供给电荷。
NMOS晶体管273_3和NMOS电容器273_4可以串联耦接在第一节点nd21与接地电压VSS之间。当第二目标码信号TCD<2>处于逻辑高电平时，NMOS晶体管273_3可以被导通。当NMOS晶体管273_3被导通时，NMOS电容器273_4可以耦接到第一节点nd21并且供给电荷。
NMOS晶体管273_5和NMOS电容器273_6可以串联耦接在第二节点nd22与接地电压VSS之间。当第三目标码信号TCD<3>处于逻辑高电平时，NMOS晶体管273_5可以被导通。当NMOS晶体管273_1被导通时，NMOS电容器273_6可以耦接到第二节点nd22并且供给电荷。
NMOS晶体管273_7和NMOS电容器273_8可以串联耦接在第二节点nd22与接地电压VSS之间。当第四目标码信号TCD<4>处于逻辑高电平时，NMOS晶体管273_7可以被导通。当NMOS晶体管273_7被导通时，NMOS电容器273_8可以耦接到第二节点nd22并且供给电荷。
第二电荷供给电路273可以包括根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合而耦接到第一节点nd21和第二节点nd22的NMOS电容器273_2、273_4、273_6和273_8。第二电荷供给电路273可以根据NMOS电容器273_2、273_4、273_6和273_8的耦接而控制第一节点nd21和第二节点nd22的第一延迟变量。
第一延迟变量可以根据PMOS电容器272_2、272_4、272_6和272_8和NMOS电容器273_2、273_4、273_6和273_8的数目而被控制。第一延迟变量可以通过PMOS电容器272_2、272_4、272_6和272_8和NMOS电容器273_2、273_4、273_6和273_8的电荷量而被控制。通过其将第一延迟变量改变一次的延迟变量可以被设定为5ps。例如，当第一目标码至第四目标码TCD<1:4>被向下计数一次时，第一延迟变量可以减少5ps。
PMOS电容器272_2、272_4、272_6和272_8的电荷量可以根据宽长比来判定。PMOS电容器272_2和272_6的宽长比可以被设定为2/1，而PMOS电容器272_4和272_8的宽长比可以被设定为2/2。PMOS电容器272_2、272_4、272_6和272_8的宽长比可以根据实施方式而被设定为各种比率。
NMOS电容器273_2、273_4、273_6和273_8的电荷量可以根据宽长比来判定。NMOS电容器273_2和273_6的宽长比可以被设定为1/1，而NMOS电容器273_4和273_8的宽长比可以被设定为1/2。NMOS电容器273_2、273_4、273_6和273_8的宽长比可以根据实施方式而被设定为各种比率。
图10是示出根据一个实施方式的参考路径电路224的配置的电路图。如图10中所示，参考路径电路224可以包括参考延迟路径281、第三电荷供给电路282和第四电荷供给电路283。
参考延迟路径281可以包括反相器281_1至281_6。
反相器281_1和281_2可以缓冲分频时钟DCKL并且将被缓冲的时钟输出到第三节点nd23。反相器281_1和281_2可以使分频时钟DCKL延迟并且将被延迟的时钟输出到第三节点nd23。
反相器281_3和281_4可以缓冲第三节点nd23的信号并且将被缓冲的信号输出到第四节点nd24。反相器281_3和281_4可以使第三节点nd23的信号延迟并且将被延迟的信号输出到第四节点nd24。
反相器281_5和281_6可以缓冲第四节点nd24的信号并且将被缓冲的信号输出作为参考时钟RCLK。反相器281_5和281_6可以使第四节点nd24的信号延迟并且将被延迟的信号输出作为参考时钟RCLK。
参考延迟路径281可以通过使分频时钟DCKL延迟来生成参考时钟RCLK。
第三电荷供给电路282可以被实现为NMOS晶体管282_1、282_3、282_5和282_7以及PMOS电容器282_2、282_4、282_6和282_8。
NMOS晶体管282_1和PMOS电容器282_2可以串联耦接在第三节点nd23与供电电压VDD之间。当第一参考码信号RCD<1>处于逻辑高电平时，NMOS晶体管282_1可以被导通。当NMOS晶体管282_1被导通时，PMOS电容器282_2可以耦接到第三节点nd23并且供给电荷。
NMOS晶体管282_3和PMOS电容器282_4可以串联耦接在第三节点nd23与供电电压VDD之间。当第二参考码信号RCD<2>处于逻辑高电平时，NMOS晶体管282_3可以被导通。当NMOS晶体管282_3被导通时，PMOS电容器282_4可以耦接到第三节点nd23并且供给电荷。
NMOS晶体管282_5和PMOS电容器282_6可以串联耦接在第四节点nd24与供电电压VDD之间。当第三参考码信号RCD<3>处于逻辑高电平时，NMOS晶体管282_5可以被导通。当NMOS晶体管282_1被导通时，PMOS电容器282_6可以耦接到第四节点nd24并且供给电荷。
NMOS晶体管282_7和PMOS电容器282_8可以串联耦接在第四节点nd24与供电电压VDD之间。当第四参考码信号RCD<4>处于逻辑高电平时，NMOS晶体管282_7可以被导通。当NMOS晶体管282_7被导通时，PMOS电容器282_8可以耦接到第四节点nd24并且供给电荷。
第三电荷供给电路282可以包括根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合而耦接到第三节点nd23和第四节点nd24的PMOS电容器282_2、282_4、282_6和282_8。第三电荷供给电路282可以根据PMOS电容器282_2、282_4、282_6和282_8的耦接而控制第三节点nd23和第四节点nd24的第二延迟变量。
第四电荷供给电路283可以被实现为NMOS晶体管283_1、283_3、283_5和283_7以及NMOS电容器283_2、283_4、283_6和283_8。
NMOS晶体管283_1和NMOS电容器283_2可以串联耦接在第三节点nd23与接地电压VSS之间。当第一参考码信号RCD<1>处于逻辑高电平时，NMOS晶体管283_1可以被导通。当NMOS晶体管283_1被导通时，NMOS电容器283_2可以耦接到第三节点nd23并且供给电荷。
NMOS晶体管283_3和NMOS电容器283_4可以串联耦接在第三节点nd23与接地电压VSS之间。当第二参考码信号RCD<2>处于逻辑高电平时，NMOS晶体管283_3可以被导通。当NMOS晶体管283_3被导通时，NMOS电容器283_4可以耦接到第三节点nd23并且供给电荷。
NMOS晶体管283_5和NMOS电容器283_6可以串联耦接在第四节点nd24与接地电压VSS之间。当第三参考码信号RCD<3>处于逻辑高电平时，NMOS晶体管283_5可以被导通。当NMOS晶体管283_1被导通时，NMOS电容器283_6可以耦接到第四节点nd24并且供给电荷。
NMOS晶体管283_7和NMOS电容器283_8可以串联耦接在第四节点nd24与接地电压VSS之间。当第四参考码信号RCD<4>处于逻辑高电平时，NMOS晶体管283_7可以被导通。当NMOS晶体管283_7被导通时，NMOS电容器283_8可以耦接到第四节点nd24并且供给电荷。
第四电荷供给电路283可以包括根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合而耦接到第三节点nd23和第四节点nd24的NMOS电容器283_2、283_4、283_6和283_8。第四电荷供给电路283可以根据NMOS电容器283_2、283_4、283_6和283_8的耦接而控制第三节点nd23和第四节点nd24的第二延迟变量。
第二延迟变量可以根据PMOS电容器282_2、282_4、282_6和282_8和NMOS电容器283_2、283_4、283_6和283_8的数目而被控制。第二延迟变量可以根据PMOS电容器282_2、282_4、282_6和282_8和NMOS电容器283_2、283_4、283_6和283_8的电荷量而被控制。通过其将第二延迟变量改变一次的延迟变量可以被设定为10ps。例如，当第一参考码至第四参考码RCD<1:4>被向下计数一次时，第二延迟变量可以减少10ps。
PMOS电容器282_2、282_4、282_6和282_8的电荷量可以根据宽长比来判定。PMOS电容器282_2和282_6的宽长比可以被设定为4/1，而PMOS电容器282_4和282_8的宽长比可以被设定为4/2。PMOS电容器282_2、282_4、282_6和282_8的宽长比可以根据实施方式而被设定为各种比率。
NMOS电容器283_2、283_4、283_6和283_8的电荷量可以根据宽长比来判定。NMOS电容器283_2和283_6的宽长比可以被设定为1/2，而NMOS电容器283_4和283_8的宽长比可以被设定为2/2。NMOS电容器283_2、283_4、283_6和283_8的宽长比可以根据实施方式而被设定为各种比率。
参照图11，将描述根据一个实施方式的用于执行相位控制操作的系统1的相位控制操作。例如，将如下描述在由于PVT变化而在内部时钟ICLK和参考时钟RCLK之间出现相位差之后，通过控制第一延迟变量和第二延迟变量来控制内部时钟ICLK和参考时钟RCLK具有相同相位的操作。
在描述之前，分频器电路221同步于时钟CLK来生成具有与时钟CLK的频率的1/2对应的频率的分频时钟DCKL。
在时间点T1处，内部时钟ICLK和参考时钟RCLK同相。此时，由于内部时钟ICLK和参考时钟RCLK同相，因此检测电路225生成被禁止到逻辑低电平的相位检测信号PD_INF。
在时间点T2处，由于PVT改变使得内部时钟ICLK和参考时钟RCLK的相位改变，并且因此出现相位差P1。此时，由于内部时钟ICLK和参考时钟RCLK异相，因此检测电路225生成被使能到逻辑高电平的相位检测信号PD_INF。
在时间点T3处，延迟量控制电路222同步于时钟CLK来生成通过逻辑高的相位检测信号PD_INF被向下计数的第一参考码至第四参考码RCD<1:4>。延迟量控制电路222同步于时钟CLK来生成通过逻辑高的相位检测信号PD_INF被向下计数的第一目标码至第四目标码TCD<1:4>。
参考路径电路224可以根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合来控制第二延迟变量A。参考路径电路224可以通过使分频时钟DCKL延迟被控制的第二延迟变量A来生成参考时钟RCLK。第二延迟变量A被设定为30ps。
目标路径电路223可以根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合来控制第一延迟变量B。目标路径电路223可以通过使分频时钟DCKL延迟被控制的第一延迟变量B来生成内部时钟ICLK。第一延迟变量B被设定为15ps。
在时间点T4处，延迟量控制电路222同步于时钟CLK来生成通过逻辑高的相位检测信号PD_INF被向下计数的第一参考码至第四参考码RCD<1:4>。延迟量控制电路222同步于时钟CLK来生成通过逻辑高的相位检测信号PD_INF被向下计数的第一目标码至第四目标码TCD<1:4>。
参考路径电路224可以根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合来控制第二延迟变量C。参考路径电路224可以通过根据被控制的第二延迟变量C而使分频时钟DCKL延迟来生成参考时钟RCLK。第二延迟变量C被设定为20ps。
目标路径电路223可以根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合来控制第一延迟变量D。目标路径电路223可以通过使分频时钟DCKL延迟被控制的第一延迟变量D来生成内部时钟ICLK。第一延迟变量D被设定为10ps。
在时间点T5处，延迟量控制电路222同步于时钟CLK来生成通过逻辑高的相位检测信号PD_INF被向下计数的第一参考码至第四参考码RCD<1:4>。延迟量控制电路222同步于时钟CLK来生成通过逻辑高的相位检测信号PD_INF被向下计数的第一目标码至第四目标码TCD<1:4>。
参考路径电路224可以根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合来控制第二延迟变量E。参考路径电路224可以通过使分频时钟DCKL延迟被控制的第二延迟变量E来生成参考时钟RCLK。第二延迟变量E被设定为10ps。
目标路径电路223可以根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合来控制第一延迟变量F。目标路径电路223可以通过根据被控制的第一延迟变量F而使分频时钟DCKL延迟来生成内部时钟ICLK。第一延迟变量D被设定为5ps。
在时间点T6处，由于内部时钟ICLK和参考时钟RCLK同相，因此检测电路225生成被禁止到逻辑低电平的相位检测信号PD_INF。
延迟量控制电路222同步于时钟CLK来生成通过逻辑低的相位检测信号PD_INF被钳位的第一参考码至第四参考码RCD<1:4>。延迟量控制电路222同步于时钟CLK来生成通过逻辑低的相位检测信号PD_INF被钳位的第一目标码至第四目标码TCD<1:4>。
参考路径电路224不根据第一参考码至第四参考码RCD<1:4>的逻辑电平组合来控制第二延迟变量。
目标路径电路223不根据第一目标码至第四目标码TCD<1:4>的逻辑电平组合来控制第一延迟变量。
内部时钟生成电路203可以控制用于使时钟CLK延迟的第一延迟变量和第二延迟变量，并且通过根据被控制的第一延迟变量和第二延迟变量而使时钟CLK延迟来生成内部时钟ICLK，从而根据PVT变化来控制内部时钟ICLK的相位。
根据本实施方式的用于执行相位控制操作的系统可以通过根据PVT变化而以不同的方式控制针对不同路径的延迟变量来控制内部时钟的相位。此外，根据本实施方式的用于执行相位控制操作的系统可以根据PVT变化而补偿内部时钟的相位并且输入/输出数据，从而防止操作错误。
图12是示出根据一个实施方式的电子系统1000的配置的框图。如图12中所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以使用接口协议而向/从彼此发送/接收信号。在主机1100与半导体系统1200之间使用的接口协议的示例可以包括多媒体卡(MMC)、增强小型磁盘接口(ESDI)、集成驱动电子设备(IDE)、外围组件快速互连(PCI-E)、增强型技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)、通用串行总线(USB)等。
半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)执行相位控制操作。半导体器件1400(K:1)中的每个可以通过根据PVT变化而以不同的方式控制针对不同路径的延迟变量来控制内部时钟的相位。半导体器件1400(K:1)中的每个可以根据PVT变化而补偿内部时钟的相位并且输入/输出数据，从而防止操作错误。
控制器1300可以被实现为图1中所示的控制器110。半导体器件1400(K:1)中的每个可以被实现为图1中所示的半导体器件120。根据一个实施方式，半导体器件120可以被实现为动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)中的一种。
尽管上文已描述了各实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，本文描述的数据储存器件的操作方法不应基于所描述的实施方式而受到限制。

Claims (31)

1.一种用于执行相位控制操作的系统，包括：
内部时钟生成电路，其被配置成通过使时钟延迟第一延迟变量来生成内部时钟，并且通过使所述时钟延迟第二延迟变量来生成参考时钟，其中，所述内部时钟生成电路通过使所述时钟延迟根据所述内部时钟与所述参考时钟之间的相位差而被控制的所述第一延迟变量来生成所述内部时钟；以及
数据输入/输出电路，其被配置成同步于所述内部时钟来输入/输出数据。
2.如权利要求1所述的系统，其中，所述第二延迟变量被设定成是所述第一延迟变量2N倍大的延迟变量。
3.如权利要求1所述的系统，其中，所述第一延迟变量和所述第二延迟变量被设定为每当所述内部时钟与所述参考时钟之间的相位差被检测到一次时就被改变一次的延迟变量。
4.如权利要求1所述的系统，其中，所述内部时钟生成电路包括：
分频器电路，其被配置成通过对所述时钟的频率进行分频来生成分频时钟；
延迟量控制电路，其被配置成同步于所述时钟来生成具有通过相位检测信号而改变的逻辑电平组合的目标码和参考码；
目标路径电路，其被配置成具有根据所述目标码的逻辑电平组合而被控制的所述第一延迟变量，并且通过使所述分频时钟延迟被控制的第一延迟变量来生成所述内部时钟；
参考路径电路，其被配置成具有根据所述参考码的逻辑电平组合而被控制的所述第二延迟变量，并且通过使所述分频时钟延迟被控制的第二延迟变量来生成所述参考时钟；以及
检测电路，其被配置成通过将所述内部时钟的相位与所述参考时钟的相位进行比较来生成所述相位检测信号。
5.如权利要求4所述的系统，其中，所述延迟量控制电路包括：
操作控制信号生成电路，其被配置成生成操作控制信号，所述操作控制信号通过复位信号被禁止，并且与所述时钟同步地基于所述相位检测信号被使能；
目标码生成电路，其被配置成同步于所述时钟来生成所述目标码，所述目标码具有根据所述相位检测信号的逻辑电平而被改变的逻辑电平组合；以及
参考码生成电路，其被配置成在所述操作控制信号被使能之后，同步于所述时钟来生成所述参考码，所述参考码具有根据所述相位检测信号的逻辑电平而被改变的逻辑电平组合。
6.如权利要求5所述的系统，其中，所述操作控制信号生成电路包括：
相位时钟生成电路，其被配置成生成相位时钟，所述相位时钟在所述复位信号被输入时被禁止，而与所述时钟同步地被使能；
相位延迟信号生成电路，其被配置成通过根据所述相位时钟而使所述相位检测信号顺序地移位来生成第一相位延迟信号和第二相位延迟信号；以及
锁存电路，其被配置成生成所述操作控制信号，所述操作控制信号在所述复位信号被输入时被禁止，而在所述第一相位延迟信号和所述第二相位延迟信号是不同的逻辑电平组合时被使能。
7.如权利要求6所述的系统，
其中，当在所述相位时钟通过所述复位信号被复位之后所述时钟的两个脉冲被输入时，所述相位时钟与所述时钟同步地被使能，以及
其中，所述锁存电路生成所述操作控制信号，所述操作控制信号在所述第一相位延迟信号和所述第二相位延迟信号处于相同的逻辑电平组合时被禁止。
8.如权利要求5所述的系统，其中，所述目标码生成电路包括：
内部目标时钟生成电路，其被配置成生成内部目标时钟，所述内部目标时钟在所述复位信号被输入时被禁止，而与所述时钟同步地被使能；以及
目标码控制电路，其被配置成同步于所述内部目标时钟，在所述相位检测信号处于第一逻辑电平时生成具有向上计数的逻辑电平组合的所述目标码，而在所述相位检测信号处于第二逻辑电平时生成具有向下计数的逻辑电平组合的所述目标码。
9.如权利要求8所述的系统，其中，当在所述内部目标时钟通过所述复位信号被复位之后所述时钟的两个脉冲被输入时，所述内部目标时钟与所述时钟同步地被使能。
10.如权利要求5所述的系统，其中，所述参考码生成电路包括：
内部参考时钟生成电路，其被配置成生成内部参考时钟，所述内部参考时钟在所述操作控制信号被输入时被禁止，而与所述时钟同步地被使能；以及
参考码控制电路，其被配置成同步于所述内部参考时钟，在所述相位检测信号处于第一逻辑电平时生成具有向上计数的逻辑电平组合的所述参考码，而在所述相位检测信号处于第二逻辑电平时生成具有向下计数的逻辑电平组合的所述参考码。
11.如权利要求10所述的系统，其中，当在所述内部参考时钟通过所述操作控制信号被复位之后所述时钟的两个脉冲被输入时，所述内部参考时钟与所述时钟同步地被使能。
12.如权利要求4所述的系统，其中，所述目标路径电路包括：
目标延迟路径，其被配置成使所述分频时钟延迟并且将被延迟的时钟输出到第一节点，并且通过使所述第一节点的信号延迟来生成所述内部时钟；
第一电荷供给电路，其包括根据所述目标码的逻辑电平组合而耦接到所述第一节点和第二节点的第一电容器和第二电容器，并且被配置成根据所述第一电容器和所述第二电容器的耦接而控制所述第一节点和所述第二节点的所述第一延迟变量；以及
第二电荷供给电路，其包括根据所述目标码的逻辑电平组合而耦接到所述第一节点和所述第二节点的第三电容器和第四电容器，并且被配置成根据所述第三电容器和所述第四电容器的耦接而控制所述第一节点和所述第二节点的所述第一延迟变量。
13.如权利要求12所述的系统，其中，所述第一电容器至所述第四电容器通过所述目标码而被选择性地耦接到所述第一节点和所述第二节点，并且所述第一延迟变量根据被选择性地耦接的所述第一电容器至所述第四电容器的数目而被控制。
14.如权利要求13所述的系统，其中，所述第一电容器至所述第四电容器具有第一电荷量。
15.如权利要求4所述的系统，其中，所述参考路径电路包括：
参考延迟路径，其被配置成使所述分频时钟延迟并且将被延迟的时钟输出到第三节点，并且通过使所述第三节点的信号延迟来生成所述参考时钟；
第三电荷供给电路，其包括根据所述参考码的逻辑电平组合而耦接到所述第三节点和第四节点的第五电容器和第六电容器，并且被配置成根据所述第五电容器和所述第六电容器的耦接而控制所述第三节点和所述第四节点的所述第二延迟变量；以及
第四电荷供给电路，其包括根据所述参考码的逻辑电平组合而耦接到所述第三节点和所述第四节点的第七电容器和第八电容器，并且被配置成根据所述第七电容器和所述第八电容器的耦接而控制所述第三节点和所述第四节点的所述第二延迟变量。
16.如权利要求15所述的系统，其中，所述第五电容器至所述第八电容器通过所述参考码而被选择性地耦接到所述第三节点和所述第四节点，并且所述第二延迟变量根据被选择性地耦接的所述第五电容器至所述第八电容器的数目而被控制。
17.如权利要求16所述的系统，其中，所述第五电容器至所述第八电容器具有第二电荷量。
18.如权利要求1所述的系统，其中，所述内部时钟生成电路通过使所述时钟延迟根据所述内部时钟与所述参考时钟之间的相位差而被控制的所述第二延迟变量来生成所述参考时钟。
19.一种用于执行相位控制操作的系统，包括：
延迟量控制电路，其被配置成同步于时钟来生成具有通过相位检测信号而改变的逻辑电平组合的第一目标码至第四目标码以及第一参考码至第四参考码；
目标路径电路，其被配置成根据所述第一目标码至所述第四目标码的逻辑电平组合而控制第一延迟变量，并且通过根据被控制的第一延迟变量而使分频时钟延迟来生成内部时钟；以及
参考路径电路，其被配置成根据所述第一参考码至所述第四参考码的逻辑电平组合而控制第二延迟变量，并且通过根据被控制的第二延迟变量而使所述分频时钟延迟来生成参考时钟。
20.如权利要求19所述的系统，其中，所述相位检测信号在所述内部时钟和所述参考时钟异相时被使能。
21.如权利要求19所述的系统，其中，所述第二延迟变量被设定成是所述第一延迟变量2N倍大的延迟变量。
22.如权利要求19所述的系统，其中，所述第一延迟变量和所述第二延迟变量被设定为每当所述内部时钟与所述参考时钟之间的相位差被检测到一次时就被改变一次的延迟变量。
23.如权利要求19所述的系统，其中，所述延迟量控制电路包括：
操作控制信号生成电路，其被配置成生成操作控制信号，所述操作控制信号通过复位信号被禁止，并且与所述时钟同步地基于所述相位检测信号被使能；
目标码生成电路，其被配置成同步于所述时钟来生成所述第一目标码至所述第四目标码，所述第一目标码至所述第四目标码具有根据所述相位检测信号的逻辑电平而被改变的逻辑电平组合；以及
参考码生成电路，其被配置成在所述操作控制信号被使能之后，同步于所述时钟来生成所述第一参考码至所述第四参考码，所述第一参考码至所述第四参考码具有根据所述相位检测信号的逻辑电平而被改变的逻辑电平组合。
24.如权利要求23所述的系统，其中，所述操作控制信号生成电路包括：
相位时钟生成电路，其被配置成生成相位时钟，所述相位时钟在所述复位信号被输入时被禁止，而与所述时钟同步地被使能；
相位延迟信号生成电路，其被配置成通过根据所述相位时钟而使所述相位检测信号顺序地移位来生成第一相位延迟信号和第二相位延迟信号；以及
锁存电路，其被配置成生成所述操作控制信号，所述操作控制信号在所述复位信号被输入时被禁止，而在所述第一相位延迟信号和所述第二相位延迟信号是不同的逻辑电平组合时被使能。
25.如权利要求23所述的系统，其中，所述目标码生成电路包括：
内部目标时钟生成电路，其被配置成生成内部目标时钟，所述内部目标时钟在所述复位信号被输入时被禁止，而与所述时钟同步地被使能；以及
目标码控制电路，其被配置成同步于所述内部目标时钟，在所述相位检测信号处于第一逻辑电平时生成具有向上计数的逻辑电平组合的所述第一目标码至所述第四目标码，而在所述相位检测信号处于第二逻辑电平时生成具有向下计数的逻辑电平组合的所述第一目标码至所述第四目标码。
26.如权利要求23所述的系统，其中，所述参考码生成电路包括：
内部参考时钟生成电路，其被配置成生成内部参考时钟，所述内部参考时钟在所述操作控制信号被输入时被禁止，而与所述时钟同步地被使能；以及
参考码控制电路，其被配置成同步于所述内部参考时钟，在所述相位检测信号处于第一逻辑电平时生成具有向上计数的逻辑电平组合的所述第一参考码至所述第四参考码，而在所述相位检测信号处于第二逻辑电平时生成具有向下计数的逻辑电平组合的所述第一参考码至所述第四参考码。
27.如权利要求19所述的系统，其中，所述目标路径电路包括：
目标延迟路径，其被配置成使所述分频时钟延迟并且将被延迟的时钟输出到第一节点，并且通过使所述第一节点的信号延迟来生成所述内部时钟；
第一电荷供给电路，其包括根据所述第一目标码至所述第四目标码的逻辑电平组合而耦接到所述第一节点和第二节点的第一电容器至第四电容器，并且被配置成根据所述第一电容器至所述第四电容器的耦接而控制所述第一节点和所述第二节点的所述第一延迟变量；以及
第二电荷供给电路，其包括根据所述第一目标码至所述第四目标码的逻辑电平组合而耦接到所述第一节点和所述第二节点的第五电容器至第八电容器，并且被配置成根据所述第五电容器至所述第八电容器的耦接而控制所述第一节点和所述第二节点的所述第一延迟变量。
28.如权利要求27所述的系统，其中，所述第一电容器至所述第八电容器具有第一电荷量。
29.如权利要求19所述的系统，其中，所述参考路径电路包括：
参考延迟路径，其被配置成使所述分频时钟延迟并且将被延迟的时钟输出到第三节点，并且通过使所述第三节点的信号延迟来生成所述参考时钟；
第三电荷供给电路，其包括根据所述第一参考码至所述第四参考码的逻辑电平组合而耦接到所述第三节点和第四节点的第九电容器至第十二电容器，并且被配置成根据所述第九电容器至所述第十二电容器的耦接而控制所述第三节点和所述第四节点的所述第二延迟变量；以及
第四电荷供给电路，其包括根据所述第一参考码至所述第四参考码的逻辑电平组合而耦接到所述第三节点和所述第四节点的第十三电容器至第十六电容器，并且被配置成根据所述第十三电容器至所述第十六电容器的耦接而控制所述第三节点和所述第四节点的所述第二延迟变量。
30.如权利要求29所述的系统，其中，所述第九电容器至所述第十六电容器具有第二电荷量。
31.一种用于执行相位控制操作的系统，包括：
内部时钟生成电路，其被配置成通过经由目标路径电路使时钟延迟来生成内部时钟，通过经由参考路径电路使所述时钟延迟来生成参考时钟，以及根据所述内部时钟与所述参考时钟之间的相位差而在控制所述目标路径电路的第一延迟变量之后控制所述参考路径电路的第二延迟变量；以及
数据输入/输出电路，其被配置成同步于所述内部时钟来输入和输出数据。
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