CN112992219A - 数据输出方法以及使用该数据输出方法的半导体器件 - Google Patents

数据输出方法以及使用该数据输出方法的半导体器件 Download PDF

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Abstract

本申请公开了数据处理方法以及使用该数据处理方法的半导体器件。一种半导体器件包括：读取控制电路，其被配置为依据突发信息而从第一选通信号和第二选通信号产生包括被选择性地产生的脉冲的第一输出控制信号和第二输出控制信号；以及数据输出电路，其被配置为依据第一输出控制信号的脉冲来锁存第一内部数据，在第二输出控制信号电平转变的时刻传输第二内部数据，以及从被锁存的第一内部数据和被传输的第二内部数据产生输出数据。

Description

数据输出方法以及使用该数据输出方法的半导体器件
相关申请的交叉引用
本申请要求2019年12月16日向韩国知识产权局提交的申请号为10-2019-0168083的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件，并且更具体地，涉及一种能够设置突发操作以按照由该突发操作设置的顺序来输出数据的半导体器件。
背景技术
通常，诸如DRAM之类的半导体器件包括多个存储体组，所述存储体组由通过相同的地址访问的单元阵列来配置。每个存储体组可以被实现为包括多个存储体。半导体器件执行列操作，该列操作从多个存储体组之中选择一个存储体组并且通过将数据加载到输入/输出线上来输出储存在所选存储体组中所包括的单元阵列中的数据。
发明内容
在一个实施例中，一种半导体器件可以包括：读取控制电路，其被配置为依据突发信息而从第一选通信号和第二选通信号产生包括被选择性地产生的脉冲的第一输出控制信号和第二输出控制信号；以及数据输出电路，其被配置为依据第一输出控制信号的脉冲来锁存第一内部数据，在第二输出控制信号电平转变的时刻传输第二内部数据，以及从被锁存的第一内部数据和被传输的第二个内部数据产生输出数据。
在一个实施例中，一种半导体器件可以包括：存储区域，其包括第一存储体组至第四存储体组，并且被配置为在读取操作中输出储存在第一存储体组至第四存储体组中的第一内部数据至第四内部数据；读取控制电路，其被配置为在读取操作中产生第一选通信号至第四选通信号，并且依据突发信息而从第一选通信号至第四选通信号产生包括被选择性地产生的脉冲的第一输出控制信号至第四输出控制信号；以及数据输出电路，其被配置为通过由第一选通信号至第四选通信号以及第一输出控制信号至第四输出控制信号的脉冲锁存第一内部数据至第四内部数据中的任意一个来产生输出数据，并且通过在第一输出控制信号至第四输出控制信号电平转变的时刻传输第一内部数据至第四内部数据中的任意一个来产生输出数据。
在一个实施例中，一种半导体器件可以包括：读取控制电路，其被配置为在读取操作中依据从命令地址输入的突发信息来产生第一选通信号和第二选通信号，以及从第一选通信号和第二选通信号产生包括被选择性地产生的脉冲的第一输出控制信号和第二输出控制信号；第一输出电路，其被配置为通过由第一选通信号和第一输出控制信号锁存第一内部数据或接收第一内部数据来产生输出数据；以及第二输出电路，其被配置为通过由第二选通信号和第二输出控制信号锁存第二内部数据或接收第二内部数据来产生输出数据。
在一个实施例中，一种数据输出方法可以包括：通过依据命令地址的逻辑电平组合而进入读取操作来产生输出控制信号，并且依据从命令地址输入的突发信息来产生第一选通信号和第二选通信号以及第一输出控制信号和第二输出控制信号；通过在产生第一选通信号和第一输出控制信号的脉冲的时段期间锁存第一内部数据来产生包括第一数据的输出数据；以及通过在第二选通信号和第二输出控制信号的逻辑电平转变的时间点接收第二内部数据来产生包括第二数据的输出数据。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的示例的代表的框图。
图2是有助于解释用于执行根据本公开的实施例的半导体器件的读取操作和突发操作的命令地址的组合的图表的示例的代表。
图3是示出包括在图1所示的半导体器件中的读取控制电路的示例的代表的框图。
图4是示出包括在图3所示的读取控制电路中的选通信号生成电路的示例的代表的框图。
图5是示出包括在图3所示的读取控制电路中的控制信号生成电路的示例的代表的电路图。
图6是示出包括在图1所示的半导体器件中的存储区域的示例的代表的框图。
图7是示出包括在图1所示的半导体器件中的数据输出电路的示例的代表的框图。
图8是示出包括在图7所示的数据输出电路中的第一输出电路的示例的代表的电路图。
图9是示出包括在图7所示的数据输出电路中的第二输出电路的示例的代表的电路图。
图10是有助于解释根据本公开的实施例的半导体器件的第一突发操作的时序图的示例的代表。
图11是有助于解释根据本公开的实施例的半导体器件的第二突发操作的时序图的示例的代表。
图12是示出根据本公开的实施例的电子系统的配置的示例的代表的框图。
具体实施方式
术语“预设”意指当在过程或算法中使用参数时，该参数的数值是预定的。取决于实施例，可以在过程或算法开始时设置参数的数值，或者可以在过程或算法被执行的时段期间设置参数的数值。
用于区分各种组件的诸如“第一”和“第二”的术语不受组件的限制。例如，第一组件可以被命名为第二组件，并且相反，第二组件可以被命名为第一组件。
当一个组件被描述为“耦接”或“连接”到另一组件时，应理解该组件可以直接或通过组件的介质耦接或连接。另一方面，“直接耦接”和“直接连接”的描述应被理解为一个组件直接耦接或连接至另一组件，或者没有组件的干预。
“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号不同于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。取决于实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。另外，取决于实施例，可以将信号的逻辑电平设置为不同的逻辑电平或相反的逻辑电平。例如，取决于实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且可以将具有逻辑低电平的信号设置为具有逻辑高电平。
在下文中，下面将参考附图经由实施例的各种示例来描述数据输出方法和使用该数据输出方法的半导体器件。这些实施例仅用于说明本公开，并且本公开的保护范围不受这些实施例的限制。
在半导体器件中，可以提供存储体组模式、8存储体模式和16存储体模式。每个存储体组可以包括多个存储体。例如，每个存储体组可以包括4个存储体。在存储体组模式中，可以通过一个命令来执行针对存储体组中所包括的一个存储体的列操作。在8存储体模式中，可以通过一个命令来顺序地执行针对每个存储体组中所包括的2个存储体的列操作。在16存储体模式中，可以通过一个命令来顺序地执行针对每个存储体组中所包括的4个存储体的列操作。
各个实施例可以针对一种半导体器件，该半导体器件在突发操作中通过命令地址来设置内部数据的输出优先级。
各个实施例可以针对一种半导体器件，该半导体器件在突发操作中通过执行锁存操作来输出首先要输出的内部数据以及通过执行触发操作(flip-flip operation)来输出接下来要输出的内部数据。
根据本公开的实施例，能够在突发操作中通过命令地址来设置内部数据的输出优先级。
根据本公开的实施例，经由在突发操作中通过执行锁存操作来输出首先要输出的内部数据，以及通过执行触发操作来输出接下来要输出的内部数据，能够防止内部数据之间的冲突，即使在高速操作中也能够防止内部数据之间的冲突。
根据本公开的实施例，经由在突发操作中通过执行锁存操作来输出首先要输出的内部数据，以及通过执行触发操作来输出接下来要输出的内部数据，能够确保输出数据的可靠性，即使在高速操作中也能够确保输出数据的可靠性。
如图1中所示，根据本公开的实施例的半导体器件1可以包括地址生成电路10、读取控制电路20、存储区域30和数据输出电路40。
地址生成电路10可以同步于时钟CLK而从第一命令地址至第四命令地址CA<1:4>来产生第一存储体组地址至第四存储体组地址BG<1:4>以及第一存储体地址至第四存储体地址BK<1:4>。地址生成电路10可以同步于时钟CLK而从第一命令地址和第二命令地址CA<1:2>产生第一存储体组地址至第四存储体组地址BG<1:4>。地址生成电路10可以同步于时钟CLK而从第三命令地址和第四命令地址CA<3:4>产生第一存储体地址至第四存储体地址BK<1:4>。稍后将参考图2来描述从第一命令地址至第四命令地址CA<1:4>产生第一存储体组地址至第四存储体组地址BG<1:4>以及第一存储体地址至第四存储体地址BK<1:4>的操作。
读取控制电路20可以在读取操作中产生被选择性地使能的第一选通信号至第四选通信号STR<1:4>。读取控制电路20可以在读取操作中通过突发信息而从第一选通信号至第四选通信号STR<1:4>产生包括被选择性地产生的脉冲的第一输出控制信号至第四输出控制信号IOCON<1:4>。读取控制电路20可以同步于时钟CLK而依据芯片选择信号CS和第一命令地址至第四命令地址CA<1:4>的逻辑电平组合来产生被选择性地使能的第一选通信号至第四选通信号STR<1:4>。读取控制电路20可以在读取操作中通过同步于时钟CLK经由第四命令地址CA<4>输入的突发信息来从第一选通信号至第四选通信号STR<1:4>产生包括被选择性地产生的脉冲的第一输出控制信号至第四输出控制信号IOCON<1:4>。稍后将参考图2来描述用于产生第一选通信号至第四选通信号STR<1:4>的芯片选择信号CS和第一命令地址至第四命令地址CA<1:4>的逻辑电平组合。可以经由第四命令地址CA<4>来输入突发信息，并且可以依据突发信息来执行第一突发操作和第二突发操作。稍后将参考图2来描述设置突发信息的操作以及第一突发操作和第二突发操作。
存储区域30可以包括第一存储体组至第四存储体组31、32、33和34。第一存储体组至第四存储体组31、32、33和34中的每一个可以被实现为包括四个存储体。当通过第一存储体组地址至第四存储体组地址BG<1:4>以及第一存储体地址至第四存储体地址BK<1:4>来选择第一存储体组至第四存储体组31、32、33和34中的任何一个时，存储区域30可以执行读取操作。在读取操作中第一存储体组地址BG<1>被使能的情况下，存储区域30可以输出储存在由第一存储体地址至第四存储体地址BK<1:4>从包括在第一存储体组31中的四个存储体之中选择的存储体中的第一内部数据ID1<1:N>。在读取操作中第二存储体组地址BG<2>被使能的情况下，存储区域30可以输出储存在由第一存储体地址至第四存储体地址BK<1:4>从包括在第二存储体组32中的四个存储体之中选择的存储体中的第二内部数据ID2<1:N>。在读取操作中第三存储体组地址BG<3>被使能的情况下，存储区域30可以输出储存在由第一存储体地址至第四存储体地址BK<1:4>从包括在第三存储体组33中的四个存储体之中选择的存储体中的第三内部数据ID3<1:N>。在读取操作中第四存储体组地址BG<4>被使能的情况下，存储区域30可以输出储存在由第一存储体地址至第四存储体地址BK<1:4>从包括在第四存储体组34中的四个存储体之中选择的存储体中的第四内部数据ID4<1:N>。尽管图1示出了存储区域30包括四个存储体组，但是应当注意，依据实施例，存储区域30可以被实现为包括各种数量的存储体组。
数据输出电路40可以通过经由第一选通信号至第四选通信号STR<1:4>和第一输出控制信号至第四输出控制信号IOCON<1:4>的脉冲锁存第一内部数据至第四内部数据ID1<1:N>、ID2<1:N>、ID3<1:N>和ID4<1:N>中的任意一个来产生输出数据DOUT<1:N>。数据输出电路40可以通过在第一选通信号至第四选通信号STR<1:4>和第一输出控制信号至第四输出控制信号IOCON<1:4>的逻辑电平转变的时间点传输第一内部数据至第四内部数据ID1<1:N>、ID2<1:N>、ID3<1:N>和ID4<1:N>中的任意一个来产生输出数据DOUT<1:N>。
下面将参考图2来描述从第一命令地址至第四命令地址CA<1:4>产生第一存储体组地址至第四存储体组地址BG<1:4>和第一存储体地址至第四存储体地址BK<1:4>的操作。
地址生成电路10同步于时钟CLK的下降沿而从第一命令地址和第二命令地址CA<1:2>产生第一存储体组地址至第四存储体组地址BG<1:4>。第一命令地址CA<1>被设置为第一地址ADD<1>，并且第二命令地址CA<2>被设置为第二地址ADD<2>。在第一地址和第二地址ADD<1:2>为“L，L”的情况下，第一存储体组地址BG<1>被使能。在第一地址和第二地址ADD<1:2>为“L，H”的情况下，第二存储体组地址BG<2>被使能。在第一地址和第二地址ADD<1:2>为“H，L”的情况下，第三存储体组地址BG<3>被使能。在第一地址和第二地址ADD<1:2>为“H，H”的情况下，第四存储体组地址BG<4>被使能。第一地址和第二地址ADD<1:2>为“L，H”的情况意指第一地址ADD<1>为逻辑高电平H而第二地址ADD<2>为逻辑低电平L。
地址生成电路10同步于时钟CLK的下降沿而从第三命令地址和第四命令地址CA<3:4>产生第一存储体地址至第四存储体地址BK<1:4>。第三命令地址CA<3>被设置为第三地址ADD<3>，并且第四命令地址CA<4>被设置为第四地址ADD<4>。在第三地址和第四地址ADD<3:4>为“L，L”的情况下，第一存储体地址BK<1>被使能。在第三地址和第四地址ADD<3:4>为“L，H”的情况下，第二存储体地址BK<2>被使能。在第三地址和第四地址ADD<3:4>为“H，L”的情况下，第三存储体地址BK<3>被使能。在第三地址和第四地址ADD<3:4>为“H，H”的情况下，第四存储体地址BK<4>被使能。第三地址和第四地址ADD<3:4>为“L，H”的情况意指第三地址ADD<3>为逻辑高电平H而第四地址ADD<4>是逻辑低电平L。图2中所示的“x”表示无关。
下面参考图2来描述用于在读取操作READ中产生第一选通信号至第四选通信号STR<1:4>的芯片选择信号CS和第一命令地址至第四命令地址CA<1:4>的逻辑电平组合。
在同步于时钟CLK的上升沿、芯片选择信号CS为逻辑高电平H、第一命令地址CA<1>为逻辑高电平H、第二命令地址CA<2>为逻辑低电平L且第三命令地址CA<3>为逻辑低电平L的情况下，读取控制电路20产生读取信号RD(参见图3)。第四命令地址CA<4>的电平被设置为无关。读取控制电路20通过同步于时钟CLK的下降沿经由第四命令地址CA<4>输入的突发信息而从读取信号RD产生被选择性地使能的第一选通信号至第四选通信号STR<1:4。读取控制电路20通过同步于时钟CLK的下降沿经由第四命令地址CA<4>输入的突发信息而从第一选通信号至第四选通信号STR<1:4>产生包括被选择性地产生的脉冲的第一输出控制信号至第四输出控制信号IOCON<1:4>。图2中所示的“x”表示无关。
下面将参考图2来描述通过经由第四命令地址CA<4>输入的突发信息而设置的第一突发操作和第二突发操作。
在同步于时钟CLK的下降沿经由第四命令地址CA<4>输入的突发信息以逻辑低电平L被输入的情况下，设置第一突发操作。芯片选择信号CS的电平被设置为无关。第二命令地址CA<2>的电平被设置为无关。第三命令地址CA<3>的电平被设置为无关。图2中所示的“x”表示无关。
第一突发操作指的是下面这样的操作，在读取操作中，第一内部数据ID1<1:N>被作为输出数据DOUT<1:N>输出，并且此后第二内部数据ID2<1:N>被作为输出数据DOUT<1:N>输出。另外，第一突发操作指的是下面这样的操作，在读取操作中，第三内部数据ID3<1:N>被作为输出数据DOUT<1:N>输出，并且此后第四内部数据ID4<1:N>被作为输出数据DOUT<1:N>输出。
依据实施例，第一突发操作可以被设置为下面这样的操作，在读取操作中，第一内部数据ID1<1:N>被作为输出数据DOUT<1:N>输出，并且此后第三内部数据ID3<1:N>被作为输出数据DOUT<1:N>输出。此外，依据实施例，第一突发操作可以被设置为下面这样的操作，在读取操作中，第二内部数据ID2<1:N>被作为输出数据DOUT<1:N>输出，并且此后第四内部数据ID4<1:N>被作为输出数据DOUT<1:N>输出。
在同步于时钟CLK的下降沿经由第四命令地址CA<4>输入的突发信息以逻辑高电平H被输入的情况下，设置第二突发操作。芯片选择信号CS的电平被设置为无关。第二命令地址CA<2>的电平被设置为无关。第三命令地址CA<3>的电平被设置为无关。图2中所示的“x”表示无关。
第二突发操作指的是下面这样的操作，在读取操作中，第二内部数据ID2<1:N>被作为输出数据DOUT<1:N>输出，并且此后第一内部数据ID1<1:N>被作为输出数据DOUT<1:N>输出。另外，第二突发操作指的是下面这样的操作，在读取操作中，第四内部数据ID3<1:N>被作为输出数据DOUT<1:N>输出，并且此后第三内部数据ID3<1:N>被作为输出数据DOUT<1:N>输出。
依据实施例，第二突发操作可以被设置为下面这样的操作，在读取操作中，第三内部数据ID3<1:N>被作为输出数据DOUT<1:N>输出，并且此后第一内部数据ID1<1:N>被作为输出数据DOUT<1:N>输出。此外，依据实施例，第二突发操作可以被设置为下面这样的操作，在读取操作中，第四内部数据ID4<1:N>被作为输出数据DOUT<1:N>输出，并且此后第二内部数据ID2<1:N>被作为输出数据DOUT<1:N>输出。
参考图3，读取控制电路20可以包括读取信号生成电路21、选通信号生成电路22和控制信号生成电路23。
读取信号生成电路21可以同步于时钟CLK产生在芯片选择信号CS和第一命令地址至第三命令地址CA<1:3>是预设组合的情况下被使能的读取信号RD。
参考图2和图3，读取信号生成电路21可以产生在同步于时钟CLK的上升沿、芯片选择信号CS为逻辑高电平H、第一命令地址CA<1>为逻辑高电平H、第二命令地址CA<2>为逻辑低电平L且第三命令地址CA<3>为逻辑低电平L的情况下被使能的读取信号RD。读取信号RD可以被产生为包括逻辑高电平或逻辑低电平的脉冲。
选通信号生成电路22可以依据包括突发信息的第四命令地址CA<4>的逻辑电平而从读取信号RD产生包括被选择性地产生的脉冲的第一选通信号至第四选通信号STR<1:4>。
在根据突发信息的第一突发操作的情况下，选通信号生成电路22可以从读取信号RD产生第一选通信号STR<1>，并且此后产生第二选通信号STR<2>。在根据突发信息的第一突发操作的情况下，选通信号生成电路22可以从读取信号RD产生第三选通信号STR<3>，并且此后产生第四选通信号STR<4>。
在根据突发信息的第二突发操作的情况下，选通信号生成电路22可以从读取信号RD产生第二选通信号STR<2>，并且此后产生第一选通信号STR<1>。在根据突发信息的第二突发操作的情况下，选通信号生成电路22可以从读取信号RD产生第四选通信号STR<4>，并且此后产生第三选通信号STR<3>。
控制信号生成电路23可以通过依据第四命令地址CA<4>的逻辑电平而传输或阻止第一选通信号至第四选通信号STR<1:4>来产生第一输出控制信号至第四输出控制信号IOCON<1:4>。
在第四命令地址CA<4>为逻辑低电平的情况下，控制信号生成电路23可以通过阻止第一选通信号STR<1>来产生第一输出控制信号IOCON<1>。在第四命令地址CA<4>为逻辑低电平的情况下，控制信号生成电路23可以通过传输第二选通信号STR<2>来产生第二输出控制信号IOCON<2>。在第四命令地址CA<4>为逻辑低电平的情况下，控制信号生成电路23可以通过阻止第三选通信号STR<3>来产生第三输出控制信号IOCON<3>。在第四命令地址CA<4>为逻辑低电平的情况下，控制信号生成电路23可以通过传输第四选通信号STR<4>来产生第四输出控制信号IOCON<4>。
在第四命令地址CA<4>为逻辑高电平的情况下，控制信号生成电路23可以通过传输第一选通信号STR<1>来产生第一输出控制信号IOCON<1>。在第四命令地址CA<4>为逻辑高电平的情况下，控制信号生成电路23可以通过阻止第二选通信号STR<2>来产生第二输出控制信号IOCON<2>。在第四命令地址CA<4>为逻辑高电平的情况下，控制信号生成电路23可以通过传输第三选通信号STR<3>来产生第三输出控制信号IOCON<3>。在第四命令地址CA<4>为逻辑高电平的情况下，控制信号生成电路23可以通过阻止第四选通信号STR<4>来产生第四输出控制信号IOCON<4>。
参考图4，选通信号生成电路22可以包括第一延迟电路221、第二延迟电路222和选择传输电路223。
第一延迟电路221可以通过将读取信号RD延迟第一延迟量来产生第一延迟信号DLY<1>。第一延迟电路221可以通过常规反相器链(inverter chain)来实现。第一延迟电路221的第一延迟量可以依据实施例而被不同地设置。
第二延迟电路222可以通过将读取信号RD延迟第二延迟量来产生第二延迟信号DLY<2>。第二延迟电路222可以通过常规反相器链来实现。第二延迟电路222的第二延迟量可以依据实施例而被不同地设置。第二延迟量可以被设置为大于第一延迟量。
选择性传输电路223可以依据第四命令地址CA<4>的逻辑电平而将第一延迟信号DLY<1>和第二延迟信号DLY<2>中的任意一个作为第一选通信号至第四选通信号STR<1:4>输出。
在第四命令地址CA<4>为逻辑低电平的情况下，选择性传输电路223可以将第一延迟信号DLY<1>作为第一选通信号STR<1>输出。在第四命令地址CA<4>为逻辑低电平的情况下，选择性传输电路223可以将第二延迟信号DLY<2>作为第二选通信号STR<2>输出。在第四命令地址CA<4>为逻辑低电平的情况下，选择性传输电路223可以将第一延迟信号DLY<1>作为第三选通信号STR<3>输出。在第四命令地址CA<4>为逻辑低电平的情况下，选择性传输电路223可以将第二延迟信号DLY<2>作为第四选通信号STR<4>输出。
在第四命令地址CA<4>为逻辑高电平的情况下，选择性传输电路223可以将第一延迟信号DLY<1>作为第二选通信号STR<2>输出。在第四命令地址CA<4>为逻辑高电平的情况下，选择性传输电路223可以将第二延迟信号DLY<2>作为第一选通信号STR<1>输出。在第四命令地址CA<4>为逻辑高电平的情况下，选择性传输电路223可以将第一延迟信号DLY<1>作为第四选通信号STR<4>输出。在第四命令地址CA<4>为逻辑高电平的情况下，选择性传输电路223可以将第二延迟信号DLY<2>作为第三选通信号STR<3>输出。
参考图5，控制信号生成电路23可以包括第一逻辑电路231、第二逻辑电路232，第三逻辑电路233和第四逻辑电路234。
第一逻辑电路231可以由与非门NAND21实现。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第一逻辑电路231可以通过阻止第一选通信号STR<1>的输入来产生第一输出控制信号IOCON<1>。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第一逻辑电路231可以产生逻辑高电平(第二逻辑电平)的第一输出控制信号IOCON<1>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第一逻辑电路231可以通过传输第一选通信号STR<1>来产生第一输出控制信号IOCON<1>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第一逻辑电路231可以通过对第一选通信号STR<1>进行反相和缓冲来产生第一输出控制信号IOCON<1>。
第二逻辑电路232可以由反相器IV21和与非门NAND22实现。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第二逻辑电路232可以通过传输第二选通信号STR<2>来产生第二输出控制信号IOCON<2>。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第二逻辑电路232可以通过对第二选通信号STR<2>进行反相和缓冲来产生第二输出控制信号IOCON<2>。在第四命令地址CA<4>为逻辑高电平(第二逻辑地址)的情况下，第二逻辑电路232可以通过阻止第二选通信号STR<2>的输入来产生第二输出控制信号IOCON<2>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第二逻辑电路232可以产生逻辑高电平(第二逻辑电平)的第二输出控制信号IOCON<2>。
第三逻辑电路233可以由与非门NAND23实现。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第三逻辑电路233可以通过阻止第三选通信号STR<3>的输入来产生第三输出控制信号IOCON<3>。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第三逻辑电路233可以产生逻辑高电平(第二逻辑电平)的第三输出控制信号IOCON<3>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第三逻辑电路233可以通过传输第三选通信号STR<3>来产生第三输出控制信号IOCON<3>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第三逻辑电路233可以通过对第三选通信号STR<3>进行反相和缓冲来产生第三输出控制信号IOCON<3>。
第四逻辑电路234可以由反相器IV22和与非门NAND24实现。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第四逻辑电路234可以通过传输第四选通信号STR<4>来产生第四输出控制信号IOCON<4>。在第四命令地址CA<4>为逻辑低电平(第一逻辑电平)的情况下，第四逻辑电路234可以通过对第四选通信号STR<4>进行反相和缓冲来产生第四输出控制信号IOCON<4>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第四逻辑电路234可以通过阻止第四选通信号STR<4>的输入来产生第四输出控制信号IOCON<4>。在第四命令地址CA<4>为逻辑高电平(第二逻辑电平)的情况下，第四逻辑电路234可以产生逻辑高电平(第二逻辑电平)的第四输出控制信号IOCON<4>。
参考图6，存储区域30可以包括第一存储体组31、第二存储体组32、第三存储体组33和第四存储体组34。
第一存储体组31可以包括第一存储体311、第二存储体312、第三存储体313和第四存储体314。
在读取操作中，在第一存储体组地址BG<1>被使能并且第一存储体地址BK<1>被使能的情况下，第一存储体311可以被选择并且第一存储体311将储存在其中的数据作为第一内部数据ID1<1:N>输出。在读取操作中，在第一存储体组地址BG<1>被使能并且第二存储体地址BK<2>被使能的情况下，第二存储体312可以被选择并且第二存储体312将储存在其中的数据作为第一内部数据ID1<1:N>输出。在读取操作中，在第一存储体组地址BG<1>被使能并且第三存储体地址BK<3>被使能的情况下，第三存储体313可以被选择并且第三存储体313将储存在其中的数据作为第一内部数据ID1<1:N>输出。在读取操作中，在第一存储体组地址BG<1>被使能并且第四存储体地址BK<4>被使能的情况下，第四存储体314可以被选择并且第四存储体314将储存在其中的数据作为第一内部数据ID1<1:N>输出。
第二存储体组32可以包括第五存储体321、第六存储体322、第七存储体323和第八存储体324。
在读取操作中，在第二存储体组地址BG<2>被使能并且第一存储体地址BK<1>被使能的情况下，第五存储体321可以被选择并且第五存储体321将储存在其中的数据作为第二内部数据ID2<1:N>输出。在读取操作中，在第二存储体组地址BG<2>被使能并且第二存储体地址BK<2>被使能的情况下，第六存储体322可以被选择并且第六存储体322将储存在其中的数据作为第二内部数据ID2<1:N>输出。在读取操作中，在第二存储体组地址BG<2>被使能并且第三存储体地址BK<3>被使能的情况下，第七存储体323可以被选择并且第七存储体323将储存在其中的数据作为第二内部数据ID2<1:N>输出。在读取操作中，在第二存储体组地址BG<2>被使能并且第四存储体地址BK<4>被使能的情况下，第八存储体324可以被选择并且第八存储体324将储存在其中的数据作为第二内部数据ID2<1:N>输出。
第三存储体组33可以包括第九存储体331、第十存储体332、第十一存储体333和第十二存储体334。
在读取操作中，在第三存储体组地址BG<3>被使能并且第一存储体地址BK<1>被使能的情况下，第九存储体331可以被选择并且第九存储体331将储存在其中的数据作为第三内部数据ID3<1:N>输出。在读取操作中，在第三存储体组地址BG<3>被使能并且第二存储体地址BK<2>被使能的情况下，第十存储体332可以被选择并且第十存储体332将储存在其中的数据作为第三内部数据ID3<1:N>输出。在读取操作中，在第三存储体组地址BG<3>被使能并且第三存储体地址BK<3>被使能的情况下，第十一存储体333可以被选择并且第十一存储体333将储存在其中的数据作为第三内部数据ID3<1:N>输出。在读取操作中，在第三存储体组地址BG<3>被使能并且第四存储体地址BK<4>被使能的情况下，第十二存储体334可以被选择并且第十二存储体334将储存在其中的数据作为第三内部数据ID3<1:N>输出。
第四存储体组34可以包括第十三存储体341、第十四存储体342、第十五存储体343和第十六存储体344。
在读取操作中，在第四存储体组地址BG<4>被使能并且第一存储体地址BK<1>被使能的情况下，第十三存储体341可以被选择并且第十三存储体341将储存在其中的数据作为第四内部数据ID4<1:N>输出。在读取操作中，在第四存储体组地址BG<4>被使能并且第二存储体地址BK<2>被使能的情况下，第十四存储体342可以被选择并且第十四存储体342将储存在其中的数据作为第四内部数据ID4<1:N>输出。在读取操作中，在第四存储体组地址BG<4>被使能并且第三存储体地址BK<3>被使能的情况下，第十五存储体343可以被选择并且第十五存储体343将储存在其中的数据作为第四内部数据ID4<1:N>输出。在读取操作中，在第四存储体组地址BG<4>被使能并且第四存储体地址BK<4>被使能的情况下，第十六存储体344可以被选择并且第十六存储体344将储存在其中的数据作为第四内部数据ID4<1:N>输出。
尽管为了便于说明，将第一存储体组31、第二存储体组32、第三存储体组33和第四存储体组34实现为执行读取操作，但是要注意，它们可以被实现为执行写入操作以储存第一内部数据ID1<1:N>、第二内部数据ID2<1:N>、第三内部数据ID3<1:N>和第四内部数据ID4<1:N>。
参考图7，数据输出电路40可以包括第一输出电路41和第二输出电路42。
第一输出电路41可以通过依据第一选通信号和第二选通信号STR<1:2>以及第一输出控制信号和第二输出控制信号IOCON<1:2>的逻辑电平而锁存第一内部数据ID1<1:N>和第二内部数据ID2<1:N>中的任意一个来输出输出数据DOUT<1:N>，并且此后，可以通过接收第一内部数据ID1<1:N>和第二内部数据ID2<1:N>中的未被选择的另一个来输出输出数据DOUT<1:N>。
第二输出电路42可以通过依据第三选通信号和第四选通信号STR<3:4>以及第三输出控制信号和第四输出控制信号IOCON<3:4>的逻辑电平而锁存第三内部数据ID3<1:N>和第四内部数据ID4<1:N>中的任意一个来输出输出数据DOUT<1:N>，并且此后，可以通过接收第三内部数据ID3<1:N>和第四内部数据ID4<1:N>中的未被选择的另一个来输出输出数据DOUT<1:N>。
参考图8，第一输出电路41可以包括第一数据传输电路410、第二数据传输电路420和第一储存电路430。
第一数据传输电路410可以由传输门T41、反相器IV41和IV42、驱动器DRV41和第一锁存器411实现。传输门T41可以在第一输出控制信号IOCON<1>为逻辑高电平的时段期间接收第一内部数据ID1<1:N>并且将第一内部数据ID1<1:N>输出到第一节点nd41。在第一输出控制信号IOCON<1>为逻辑高电平的时段期间，第一锁存器411可以锁存第一节点nd41的信号。在第一选通信号STR<1>为逻辑低电平的时段期间，驱动器DRV41可以依据第一节点nd41的逻辑电平来驱动输出数据DOUT<1:N>。第一数据传输电路410可以通过依据第一选通信号STR<1>和第一输出控制信号IOCON<1>的逻辑电平而锁存或传输第一内部数据ID1<1:N>来产生输出数据DOUT<1:N>。
第一数据传输电路410可以在第一输出控制信号IOCON<1>为逻辑高电平的时段期间锁存第一内部数据ID1<1:N>，并且可以在第一选通信号STR<1>从逻辑低电平转变为逻辑高电平的时间点从被锁存的第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。此时，第一数据传输电路410可以像锁存器电路一样操作，并且因此，可以从第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。
第一数据传输电路410可以在第一输出控制信号IOCON<1>从逻辑高电平转变为逻辑低电平且第一选通信号STR<1>从逻辑低电平转变为逻辑高电平的时间点从被传输的第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。此时，第一数据传输电路410可以像触发器电路一样操作，并且因此，可以从第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。
第二数据传输电路420可以由传输门T42、反相器IV43和IV44、驱动器DRV42和第二锁存器421实现。传输门T42可以在第二输出控制信号IOCON<2>为逻辑高电平的时段期间接收第二内部数据ID2<1:N>并且将第二内部数据ID2<1:N>输出到第二节点nd42。在第二输出控制信号IOCON<2>为逻辑高电平的时段期间，第二锁存器421可以锁存第二节点nd42的信号。在第二选通信号STR<2>为逻辑低电平的时段期间，驱动器DRV42可以依据第二节点nd42的逻辑电平来驱动输出数据DOUT<1:N>。第二数据传输电路420可以通过依据第二选通信号STR<2>和第二输出控制信号IOCON<2>的逻辑电平而锁存或传输第二内部数据ID2<1:N>来产生输出数据DOUT<1:N>。
第二数据传输电路420可以在第二输出控制信号IOCON<2>为逻辑高电平的时段期间锁存第二内部数据ID2<1:N>，并且可以在第二选通信号STR<2>从逻辑低电平转变为逻辑高电平的时间点从被锁存的第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。此时，第二数据传输电路420可以像锁存器电路一样操作，并且因此，可以从第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。
第二数据传输电路420可以在第二输出控制信号IOCON<2>从逻辑高电平转变为逻辑低电平且第二选通信号STR<2>从逻辑低电平转变为逻辑高电平的时间点从被传输的第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。此时，第二数据传输电路420可以像触发器电路一样操作，并且因此，可以从第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。
第一储存电路430可以储存输出数据DOUT<1:N>。
参考图9，第二输出电路42可以包括第三数据传输电路440、第四数据传输电路450和第二储存电路460。
第三数据传输电路440可以由传输门T43、反相器IV45和IV46、驱动器DRV43和第三锁存器441实现。传输门T43可以在第三输出控制信号IOCON<3>为逻辑高电平的时段期间接收第三内部数据ID3<1:N>并且将第三内部数据ID3<1:N>输出到第三节点nd43。在第三输出控制信号IOCON<3>为逻辑高电平的时段期间，第三锁存器441可以锁存第三节点nd43的信号。在第三选通信号STR<3>为逻辑低电平的时段期间，驱动器DRV43可以依据第三节点nd43的逻辑电平来驱动输出数据DOUT<1:N>。第三数据传输电路440可以通过依据第三选通信号STR<3>和第三输出控制信号IOCON<3>的逻辑电平而锁存或传输第三内部数据ID3<1:N>来产生输出数据DOUT<1:N>。
第三数据传输电路440可以在第三输出控制信号IOCON<3>为逻辑高电平的时段期间锁存第三内部数据ID3<1:N>，并且可以在第三选通信号STR<3>从逻辑低电平转变为逻辑高电平的时间点从被锁存的第三内部数据ID3<1:N>产生输出数据DOUT<1:N>。此时，第三数据传输电路440可以像锁存器电路一样操作，并且因此，可以从第三内部数据ID3<1:N>产生输出数据DOUT<1:N>。
第三数据传输电路440可以在第三输出控制信号IOCON<3>从逻辑高电平转变为逻辑低电平且第三选通信号STR<3>从逻辑低电平转变为逻辑高电平的时间点从被传输的第三内部数据ID3<1:N>产生输出数据DOUT<1:N>。此时，第三数据传输电路440可以像触发器电路一样操作，并且因此，可以从第三内部数据ID3<1:N>产生输出数据DOUT<1:N>。
第四数据传输电路450可以由传输门T44、反相器IV47和IV48、驱动器DRV44和第四锁存器451实现。传输门T44可以在第四输出控制信号IOCON<4>为逻辑高电平的时段期间接收第四内部数据ID4<1:N>并且将第四内部数据ID4<1:N>输出到第四节点nd44。在第四输出控制信号IOCON<4>为逻辑高电平的时段期间，第四锁存器451可以锁存第四节点nd44的信号。在第四选通信号STR<4>为逻辑低电平的时段期间，驱动器DRV44可以依据第四节点nd44的逻辑电平来驱动输出数据DOUT<1:N>。第四数据传输电路450可以通过依据第四选通信号STR<4>和第四输出控制信号IOCON<4>的逻辑电平而锁存或传输第四内部数据ID4<1:N>来产生输出数据DOUT<1:N>。
第四数据传输电路450可以在第四输出控制信号IOCON<4>为逻辑高电平的时段期间锁存第四内部数据ID4<1:N>，并且可以在第四选通信号STR<4>从逻辑低电平转变为逻辑高电平的时间点从被锁存的第四内部数据ID4<1:N>产生输出数据DOUT<1:N>。此时，第四数据传输电路450可以像锁存器电路一样操作，并且因此，可以从第四内部数据ID4<1:N>产生输出数据DOUT<1:N>。
第四数据传输电路450可以在第四输出控制信号IOCON<4>从逻辑高电平转变为逻辑低电平且第四选通信号STR<4>从逻辑低电平转变为逻辑高电平的时间点从被传输的第四内部数据ID4<1:N>产生输出数据DOUT<1:N>。此时，第四数据传输电路450可以像触发器电路一样操作，并且因此，可以从第四内部数据ID4<1:N>产生输出数据DOUT<1:N>。
第二储存电路460可以储存输出数据DOUT<1:N>。
下面将参考图10通过在第一突发操作中提供针对第一存储体组和第二存储体组的读取操作的示例来描述根据本公开的实施例的读取操作。
在时间点T1，读取控制电路20的读取信号生成电路21通过同步于时钟CLK的上升沿而接收逻辑高电平H的芯片选择信号CS、逻辑高电平H的第一命令地址CA<1>、逻辑低电平L的第二命令地址CA<2>和逻辑低电平L的第三命令地址CA<3>来产生被使能为逻辑高电平的读取信号RD。
在时间点T2，地址生成电路10同步于时钟CLK的下降沿而从第一命令地址和第二命令地址CA<1:2>产生第一存储体组地址BG<1>和第二存储体组地址BG<2>。地址生成电路10同步于时钟CLK的下降沿而从第三命令地址和第四命令地址CA<3:4>产生第一存储体地址至第四存储体地址BK<1:4>。
在时间点T3，第一存储体组31将储存在第一存储体311、第二存储体312、第三存储体313和第四存储体314之中的、由第一存储体组地址BG<1>和第一存储体地址至第四存储体地址BK<1:4>选择的任意一个中的数据输出作为第一内部数据ID1<1:N>。第二存储体组32将储存在第五存储体321、第六存储体322、第七存储体323和第八存储体324之中的、由第二存储体组地址BG<2>和第一存储体地址至第四存储体地址BK<1:4>选择的任意一个中的数据输出作为第二内部数据ID2<1:N>。尽管为了便于说明，图10示出了在时间点T3同时产生第一内部数据ID1<1:N>和第二内部数据ID2<1:N>的情况，但是要注意的是第一内部数据ID1<1:N>和第二内部数据ID2<1:N>可以在不同的时间点产生。
在时间点T4，读取控制电路20的选通信号生成电路22通过根据经由第四命令地址CA<4>输入的、逻辑低电平的突发信息而对时间点T1的读取信号RD进行延迟来产生包括逻辑高电平的脉冲的第一选通信号STR<1>。
由于第四命令地址CA<4>为逻辑低电平，因此读取控制电路20的控制信号生成电路23通过阻止第一选通信号STR<1>来产生逻辑高电平的第一输出控制信号IOCON<1>。
数据输出电路40的第一输出电路41在第一输出控制信号IOCON<1>为逻辑高电平的时段期间锁存第一内部数据ID1<1:N>，并且由于第一选通信号STR<1>从逻辑低电平转变为逻辑高电平，因此从被锁存的第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。此时，第一输出电路41像锁存器电路一样操作，并且因此，从第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。
在时间点T5，读取控制电路20的选通信号生成电路22通过根据经由第四命令地址CA<4>输入的、逻辑低电平的突发信息而对时间点T1的读取信号RD进行延迟来产生包括逻辑高电平的脉冲的第二选通信号STR<2>。
由于第四命令地址CA<4>为逻辑低电平，因此读取控制电路20的控制信号生成电路23通过传输第二选通信号STR<2>来产生逻辑低电平的第二输出控制信号IOCON<2>。
数据输出电路40的第一输出电路41在第二输出控制信号IOCON<2>从逻辑高电平转变为逻辑低电平并且第二选通信号STR<2>从逻辑低电平转变为逻辑高电平的时间点从被传输的第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。此时，第一输出电路41像触发器电路一样操作，并且因此，从第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。
从以上描述显而易见的是，根据本公开的实施例的半导体器件可以在突发操作中通过命令地址来设置内部数据的输出优先级。在突发操作中，半导体器件可以通过执行锁存操作来输出首先要输出的内部数据作为输出数据，并且通过执行触发操作来输出接下来要输出的内部数据作为输出数据，从而防止内部数据之间的冲突，即使在高速操作中也能够防止内部数据之间的冲突。在突发操作中，半导体器件可以通过执行锁存操作来输出首先要输出的内部数据作为输出数据，并且通过执行触发操作来输出接下来要输出的内部数据作为输出数据，从而确保输出数据的可靠性，即使在高速操作中也能够确保输出数据的可靠性。
下面将参考图11通过在第二突发操作中提供针对第一存储体组和第二存储体组的读取操作的示例来描述根据本公开的实施例的读取操作。
在时间点T11，读取控制电路20的读取信号生成电路21通过同步于时钟CLK的上升沿而接收逻辑高电平H的芯片选择信号CS、逻辑高电平H的第一命令地址CA<1>、逻辑低电平L的第二命令地址CA<2>和逻辑低电平L的第三命令地址CA<3>来产生被使能为逻辑高电平的读取信号RD。
在时间点T12，地址生成电路10同步于时钟CLK的下降沿而从第一命令地址和第二命令地址CA<1:2>产生第一存储体组地址BG<1>和第二存储体组地址BG<2>。地址生成电路10同步于时钟CLK的下降沿而从第三命令地址和第四命令地址CA<3:4>产生第一存储体地址至第四存储体地址BK<1:4>。
在时间点T13，第一存储体组31将储存在第一存储体311、第二存储体312、第三存储体313和第四存储体314之中的、由第一存储体组地址BG<1>和第一存储体地址至第四存储体地址BK<1:4>选择的任意一个中的数据输出作为第一内部数据ID1<1:N>。第二存储体组32将储存在第五存储体321、第六存储体322、第七存储体323和第八存储体324之中的、由第二存储体组地址BG<2>和第一存储体地址至第四存储体地址BK<1:4>选择的任意一个中的数据输出作为第二内部数据ID2<1:N>。尽管为了便于说明，图11示出了在时间点T13同时产生第一内部数据ID1<1:N>和第二内部数据ID2<1:N>的情况，但是要注意的是第一内部数据ID1<1:N>和第二内部数据ID2<1:N>可以在不同的时间点产生。
在时间点T14，读取控制电路20的选通信号生成电路22通过根据经由第四命令地址CA<4>输入的、逻辑高电平的突发信息而对时间点T11的读取信号RD进行延迟来产生包括逻辑高电平的脉冲的第二选通信号STR<2>。
由于第四命令地址CA<4>为逻辑高电平，因此读取控制电路20的控制信号生成电路23通过阻止第二选通信号STR<2>来产生逻辑高电平的第二输出控制信号IOCON<2>。
数据输出电路40的第一输出电路41在第二输出控制信号IOCON<2>为逻辑高电平的时段期间锁存第二内部数据ID2<1:N>，并且由于第二选通信号STR<2>从逻辑低电平转变为逻辑高电平，因此从被锁存的第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。此时，第一输出电路41像锁存器电路一样操作，并且因此，从第二内部数据ID2<1:N>产生输出数据DOUT<1:N>。
在时间点T15，读取控制电路20的选通信号生成电路22通过根据经由第四命令地址CA<4>输入的、逻辑高电平的突发信息而对时间点T11的读取信号RD进行延迟来产生包括逻辑高电平的脉冲的第一选通信号STR<1>。
由于第四命令地址CA<4>为逻辑高电平，因此读取控制电路20的控制信号生成电路23通过传输第一选通信号STR<1>来产生逻辑低电平的第一输出控制信号IOCON<1>。
数据输出电路40的第一输出电路41在第一输出控制信号IOCON<1>从逻辑高电平转变为逻辑低电平并且第一选通信号STR<1>从逻辑低电平转变为逻辑高电平的时间点从被传输的第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。此时，第一输出电路41像触发器电路一样操作，并且因此，从第一内部数据ID1<1:N>产生输出数据DOUT<1:N>。
从以上描述显而易见的是，根据本公开的实施例的半导体器件可以在突发操作中通过命令地址来设置内部数据的输出优先级。在突发操作中，半导体器件可以通过执行锁存操作来输出首先要输出的内部数据作为输出数据，并且通过执行触发操作来输出接下来要输出的内部数据作为输出数据，从而防止内部数据之间的冲突，即使在高速操作中也能够防止内部数据之间的冲突。在突发操作中，半导体器件可以通过执行锁存操作来输出首先要输出的内部数据作为输出数据，并且通过执行触发操作来输出接下来要输出的内部数据作为输出数据，从而确保输出数据的可靠性，即使在高速操作中也能够确保输出数据的可靠性。
图12是示出根据本公开的实施例的电子系统1000的配置的示例的代表的框图。如图12中所示，电子系统1000可以包括主机1100和半导体系统1200。
主机1100和半导体系统1200可以通过使用接口协议来彼此传输信号。在主机1100和半导体系统1200之间使用的接口协议的示例可以包括MMC(多媒体卡)、ESDI(增强型小磁盘接口)、IDE(集成驱动电子设备)、PCI-E(外围组件快速互连)、ATA(高级技术附件)、SATA(串行ATA)、PATA(并行ATA)、SAS(串行附接的SCSI)和USB(通用串行总线)。
半导体系统1200可以包括控制器1300和半导体器件1400(k:1)。控制器1300可以控制半导体器件1400(k:1)，使得半导体器件1400(k:1)执行刷新操作、读取操作、写入操作和ECS操作。半导体器件1400(k:1)中的每一个可以在突发操作中通过命令地址来设置内部数据的输出优先级。半导体器件1400(k:1)中的每一个可以在突发操作中通过执行锁存操作来输出首先要输出的内部数据，并且通过执行突发操作来输出接下来要输出的内部数据，从而防止内部数据之间的冲突，即使在高速操作中也能够防止内部数据之间的冲突。半导体器件1400(k:1)中的每一个可以在突发操作中通过执行锁存操作来输出首先要输出的内部数据，并且通过执行突发操作来输出接下来要输出的内部数据，从而确保内部数据之间的可靠性，即使在高速操作中也能够确保内部数据之间的可靠性。
半导体器件1400(k:1)中的每一个可以由图1所示的半导体器件1实现。根据一个实施例，半导体器件1可以由DRAM(动态随机存取存储器)、PRAM(相变随机存取存储器)、RRAM(电阻式随机存取存储器)、MRAM(磁性随机存取存储器)和FRAM(铁电随机存取存储器)之中的一种来实现。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制本文中所述的数据输出方法和使用其的半导体器件。

Claims (29)

1.一种半导体器件，包括：
读取控制电路，其被配置为基于突发信息而从第一选通信号和第二选通信号产生包括被选择性地产生的脉冲的第一输出控制信号和第二输出控制信号；以及
数据输出电路，其被配置为基于所述第一输出控制信号的脉冲来锁存第一内部数据，在所述第二输出控制信号电平转变的时刻传输第二内部数据，以及从被锁存的第一内部数据和被传输的第二内部数据产生输出数据。
2.根据权利要求1所述的半导体器件，其中，所述突发信息经由从外部输入的命令地址而被输入到所述读取控制电路中。
3.根据权利要求1所述的半导体器件，其中，所述第一内部数据是从第一存储体组输出的信号，并且所述第二内部数据是从第二存储体组输出的信号。
4.根据权利要求1所述的半导体器件，其中，当依据所述突发信息执行第一突发操作时，产生所述第二输出控制信号的脉冲，以及当依据所述突发信息执行第二突发操作时，产生所述第一输出控制信号的脉冲。
5.根据权利要求4所述的半导体器件，其中，所述第一突发操作是将所述第一内部数据作为所述输出数据输出且此后将所述第二内部数据作为所述输出数据输出的操作，并且所述第二突发操作是将所述第二内部数据作为所述输出数据输出且此后将所述第一内部数据作为所述输出数据输出的操作。
6.根据权利要求1所述的半导体器件，其中，所述突发信息包括命令地址的逻辑电平。
7.根据权利要求6的半导体器件，其中，当所述命令地址的逻辑电平是第一逻辑电平时，在所述第二选通信号之前产生所述第一选通信号，而当所述命令地址的逻辑电平是与所述第一逻辑电平不同的第二逻辑电平时，在所述第一选通信号之前产生所述第二选通信号。
8.根据权利要求1所述的半导体器件，其中，所述读取控制电路包括：
读取信号生成电路，其被配置为同步于时钟而产生在芯片选择信号和第一命令地址至第三命令地址为预设组合时被使能的读取信号；
选通信号生成电路，其被配置为依据包括所述突发信息的第四命令地址的逻辑电平，从所述读取信号产生所述第一选通信号和所述第二选通信号；以及
控制信号生成电路，其被配置为通过依据所述第四命令地址的逻辑电平而传输或阻止所述第一选通信号和所述第二选通信号来产生所述第一输出控制信号和所述第二输出控制信号。
9.根据权利要求8所述的半导体器件，其中，所述控制信号生成电路包括：
第一逻辑电路，其被配置为：当所述第四命令地址为第一逻辑电平时，阻止所述第一选通信号，而当所述第四命令地址为第二逻辑电平时，通过对所述第一选通信号进行反相和缓冲来输出所述第一输出控制信号；以及
第二逻辑电路，其被配置为：当所述第四命令地址为所述第一逻辑电平时，通过对所述第二选通信号进行反相和缓冲来输出所述第二输出控制信号，而当所述第四命令地址为所述第二逻辑电平时，阻止所述第二选通信号。
10.根据权利要求1所述的半导体器件，其中，依据所述第一选通信号和所述第二选通信号以及所述第一输出控制信号和所述第二输出控制信号的逻辑电平，所述数据输出电路将所述第一内部数据作为所述输出数据输出且此后将所述第二内部数据作为所述输出数据输出，或者将所述第二内部数据作为所述输出数据输出且此后将所述第一内部数据作为所述输出数据输出。
11.根据权利要求1所述的半导体器件，其中，所述数据输出电路包括：
第一数据传输电路，其被配置为通过依据所述第一选通信号和所述第一输出控制信号的逻辑电平而锁存或传输所述第一内部数据来产生所述输出数据；以及
第二数据传输电路，其被配置为通过依据所述第二选通信号和所述第二输出控制信号的逻辑电平而锁存或传输所述第二内部数据来产生所述输出数据。
12.一种半导体器件，包括：
存储区域，其包括第一存储体组至第四存储体组，并且被配置为在读取操作中输出储存在所述第一存储体组至第四存储体组中的第一内部数据至第四内部数据；
读取控制电路，其被配置为在所述读取操作中产生第一选通信号至第四选通信号，并且依据突发信息而从所述第一选通信号至第四选通信号产生包括被选择性地产生的脉冲的第一输出控制信号至第四输出控制信号；以及
数据输出电路，其被配置为：通过由所述第一选通信号至第四选通信号以及所述第一输出控制信号至第四输出控制信号的脉冲锁存所述第一内部数据至第四内部数据中的任意一个来产生输出数据，并且通过在所述第一输出控制信号至第四输出控制信号电平转变的时刻传输所述第一内部数据至第四内部数据中的任意一个来产生所述输出数据。
13.根据权利要求12所述的半导体器件，其中，所述突发信息包括命令地址的逻辑电平。
14.根据权利要求13所述的半导体器件，其中，当所述命令地址的逻辑电平为第一逻辑电平时，在第二选通信号之前产生所述第一选通信号并且在所述第四选通信号之前产生第三选通信号，而当所述命令地址的逻辑电平是不同于所述第一逻辑电平的第二逻辑电平时，在所述第一选通信号之前产生所述第二选通信号并且在所述第三选通信号之前产生所述第四选通信号。
15.根据权利要求12所述的半导体器件，其中，所述第一存储体组至第四存储体组中的每个包括多个存储体。
16.根据权利要求12所述的半导体器件，其中，所述突发信息经由命令地址而被输入到所述读取控制电路中。
17.根据权利要求12所述的半导体器件，其中，所述读取控制电路包括：
读取信号生成电路，其被配置为同步于时钟而产生在芯片选择信号和第一命令地址至第三命令地址为预设组合时被使能的读取信号；
选通信号生成电路，其被配置为依据包括所述突发信息的第四命令地址的逻辑电平，从所述读取信号产生所述第一选通信号至第四选通信号；以及
控制信号生成电路，其被配置为通过依据所述第四命令地址的逻辑电平而传输或阻止所述第一选通信号至第四选通信号来产生所述第一输出控制信号至第四输出控制信号。
18.根据权利要求17所述的半导体器件，其中，所述控制信号生成电路包括：
第一逻辑电路，其被配置为：当所述第四命令地址为第一逻辑电平时，阻止第一选通信号，而当所述第四命令地址为第二逻辑电平时，通过对所述第一选通信号进行反相和缓冲来输出所述第一输出控制信号；
第二逻辑电路，其被配置为：当所述第四命令地址为所述第一逻辑电平时，通过对第二选通信号进行反相和缓冲来输出第二输出控制信号，而当所述第四命令地址为所述第二逻辑电平时，阻止所述第二选通信号；
第三逻辑电路，其被配置为：当所述第四命令地址为所述第一逻辑电平时，阻止第三选通信号，而当所述第四命令地址为所述第二逻辑电平时，通过对所述第三选通信号进行反相和缓冲来输出第三输出控制信号；以及
第四逻辑电路，其被配置为：当所述第四命令地址为所述第一逻辑电平时，通过对所述第四选通信号进行反相和缓冲来输出所述第四输出控制信号，而当所述第四命令地址为所述第二逻辑电平时，阻止所述第四选通信号。
19.根据权利要求12所述的半导体器件，其中，依据所述第一选通信号至第四选通信号和所述第一输出控制信号至第四输出控制信号的逻辑电平，所述数据输出电路将所述第一内部数据和第三内部数据作为所述输出数据输出，并且此后将第二内部数据和所述第四内部数据作为所述输出数据输出，或者将所述第二内部数据和所述第四内部数据作为所述输出数据输出，并且此后将所述第一内部数据和所述第三内部数据作为所述输出数据输出。
20.根据权利要求12所述的半导体器件，其中，所述数据输出电路通过在所述第一选通信号至第四选通信号以及所述第一输出控制信号至第四输出控制信号的脉冲被产生的时段期间锁存第一内部数据和第三内部数据或第二内部数据和第四内部数据中的任意一组来产生所述输出数据，并且此后通过在所述第一选通信号至第四选通信号以及所述第一输出控制信号至第四输出控制信号的逻辑电平转变的时刻接收第一内部数据和第三内部数据或第二内部数据和第四内部数据中未被选择的另一组来产生所述输出数据。
21.根据权利要求12所述的半导体器件，其中，所述数据输出电路包括：
第一输出电路，其被配置为：通过依据第一选通信号和第二选通信号以及第一输出控制信号和第二输出控制信号的逻辑电平而锁存第一内部数据和第二内部数据中的任意一个来输出所述输出数据，并且此后通过接收第一内部数据和第二内部数据中的未被选择的另一个来输出所述输出数据；以及
第二输出电路，其被配置为：通过依据第三选通信号和第四选通信号以及第三输出控制信号和第四输出控制信号的逻辑电平而锁存第三内部数据和第四内部数据中的任意一个来输出所述输出数据，并且此后通过接收第三内部数据和第四内部数据中的未被接收的另一个来输出所述输出数据。
22.根据权利要求21所述的半导体器件，其中，所述第一输出电路包括：
第一数据传输电路，其被配置为通过依据所述第一选通信号和所述第一输出控制信号的逻辑电平而锁存或传输所述第一内部数据来产生所述输出数据；以及
第二数据传输电路，其被配置为通过依据所述第二选通信号和所述第二输出控制信号的逻辑电平而锁存或传输所述第二内部数据来产生所述输出数据。
23.根据权利要求21所述的半导体器件，其中，所述第二输出电路包括：
第三数据传输电路，其被配置为通过依据所述第三选通信号和所述第三输出控制信号的逻辑电平而锁存或传输所述第三内部数据来产生所述输出数据；以及
第四数据传输电路，其被配置为通过依据所述第四选通信号和所述第四输出控制信号的逻辑电平而锁存或传输所述第四内部数据来产生所述输出数据。
24.一种半导体器件，包括：
读取控制电路，其被配置为：在读取操作中依据从命令地址输入的突发信息来产生第一选通信号和第二选通信号，以及从所述第一选通信号和所述第二选通信号产生包括被选择性地产生的脉冲的第一输出控制信号和第二输出控制信号；
第一输出电路，其被配置为通过由所述第一选通信号和所述第一输出控制信号锁存第一内部数据或接收所述第一内部数据来产生输出数据；以及
第二输出电路，其被配置为通过由所述第二选通信号和所述第二输出控制信号锁存第二内部数据或接收所述第二内部数据来产生所述输出数据。
25.根据权利要求24所述的半导体器件，其中，所述第一输出电路通过利用所述第一输出控制信号锁存所述第一内部数据来输出所述输出数据，或者从在所述第一输出控制信号转变时传输的第一内部数据来产生所述输出数据。
26.根据权利要求24所述的半导体器件，其中，所述第二输出电路通过由所述第二输出控制信号锁存所述第二内部数据来输出所述输出数据，或者从在所述第二输出控制信号转变的时刻传输的第二内部数据来产生所述输出数据。
27.一种数据输出方法，包括：
通过依据命令地址的逻辑电平组合而进入读取操作来产生输出控制信号，并且依据从所述命令地址输入的突发信息来产生第一选通信号和第二选通信号以及第一输出控制信号和第二输出控制信号；
通过在产生所述第一选通信号和所述第一输出控制信号的脉冲的时段期间锁存第一内部数据来产生包括第一数据的输出数据；以及
通过在所述第二选通信号和所述第二输出控制信号的逻辑电平转变的时间点接收第二内部数据来产生包括第二数据的输出数据。
28.根据权利要求27所述的数据输出方法，其中，当依据所述突发信息执行第一突发操作时，产生所述第二输出控制信号的脉冲，并且当依据所述突发信息执行第二突发操作时，产生所述第一输出控制信号的脉冲。
29.根据权利要求28所述的数据输出方法，其中，所述第一突发操作是将所述第一内部数据作为所述输出数据输出且此后将所述第二内部数据作为所述输出数据输出的操作，并且所述第二突发操作是将所述第二内部数据作为输出数据输出且此后将所述第一内部数据作为所述输出数据输出的操作。
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