JP2022139835A - 光源駆動回路および測距装置 - Google Patents

光源駆動回路および測距装置 Download PDF

Info

Publication number
JP2022139835A
JP2022139835A JP2021040384A JP2021040384A JP2022139835A JP 2022139835 A JP2022139835 A JP 2022139835A JP 2021040384 A JP2021040384 A JP 2021040384A JP 2021040384 A JP2021040384 A JP 2021040384A JP 2022139835 A JP2022139835 A JP 2022139835A
Authority
JP
Japan
Prior art keywords
signal
circuit
delay circuit
light source
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021040384A
Other languages
English (en)
Inventor
貴志 増田
Takashi Masuda
大輔 鈴木
Daisuke Suzuki
満志 田畑
Mitsuji Tabata
晃一 岡本
Koichi Okamoto
甲太 檜山
Kouta Hiyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2021040384A priority Critical patent/JP2022139835A/ja
Priority to PCT/JP2022/008990 priority patent/WO2022191014A1/ja
Priority to US18/548,825 priority patent/US20240146290A1/en
Publication of JP2022139835A publication Critical patent/JP2022139835A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01C—MEASURING DISTANCES, LEVELS OR BEARINGS; SURVEYING; NAVIGATION; GYROSCOPIC INSTRUMENTS; PHOTOGRAMMETRY OR VIDEOGRAMMETRY
    • G01C3/00—Measuring distances in line of sight; Optical rangefinders
    • G01C3/02—Details
    • G01C3/06—Use of electric means to obtain final indication
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/484—Transmitters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0428—Electrical excitation ; Circuits therefor for applying pulses to the laser
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Pulse Circuits (AREA)
  • Optical Radar Systems And Details Thereof (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Measurement Of Optical Distance (AREA)
  • Logic Circuits (AREA)

Abstract

【課題】より高精度なタイミング制御を比較的小規模な回路構成により実現可能な光源駆動装置および測距装置を提供する。【解決手段】本開示に係る光源駆動装置は、入力された信号に対してクロック信号に基づき第１の時間分解能で遅延を与える第１の遅延回路と、第１の遅延回路と直列に接続され、入力された信号に対してクロック信号に基づき第１の時間分解能と異なる精度の第２の時間分解能で遅延を与え、光源を駆動するための信号として出力する第２の遅延回路と、を備える。【選択図】図１

Description

本開示は、光源駆動回路および測距装置に関する。
従来から、入力信号をクロックに同期させて遅延させる遅延同期回路が知られている。遅延同期回路は、例えば、入力信号をクロック単位で遅延させる遅延回路を、所望の遅延量の数だけ直列接続し、直列接続された遅延回路の出力と入力信号との位相を比較して遅延量をロックする構成が知られている。
ところで、光源で光が発光されるタイミングと、その光が被測定物に反射した反射光が受光されるタイミングとの差分に基づき被測定物までの距離を計測するＴｏＦ(Time of Flight)と呼ばれる測距方式が知られている。発光タイミングの制御は、光源の発光を指示する発光トリガ信号を既知の遅延量で遅延させることで可能である。ＴｏＦ方式では、光速に基づき測距を行うため、発光タイミングを高い精度で制御する必要がある。
特開２００８－２１９５３５号公報
従来技術による遅延同期回路では、一般的に、遅延回路をインバータ回路を用いて構成する。この構成では、高い分解能の遅延精度で大きな遅延幅を実現するためには、大規模な回路が必要となる。したがって、用いる遅延回路の数が多くなり、プロセスばらつき、温度変化、電源電圧の変動といった環境変化の影響を受け易く、精度を保つことが困難である。
本開示では、より高精度なタイミング制御を比較的小規模な回路構成により実現可能な光源駆動装置および測距装置を提供することを目的とする。
本開示に係る光源駆動装置は、入力された信号に対してクロック信号に基づき第１の時間分解能で遅延を与える第１の遅延回路と、第１の遅延回路と直列に接続され、入力された信号に対してクロック信号に基づき第１の時間分解能と異なる精度の第２の時間分解能で遅延を与え、光源を駆動するための信号として出力する第２の遅延回路と、を備える。
本開示に係る光源駆動装置の概略的な構成を示すブロック図である。 既存技術による光源駆動装置の一例の構成を示すブロック図である。 第１の実施形態に係る光源駆動装置の一例の構成を示すブロック図である。 第１の実施形態に適用可能なコース遅延回路の一例の構成を示す図である。 第１の実施形態に適用可能なコース遅延回路の動作を説明するための一例のシーケンスチャートである。 第１の実施形態に適用可能なファイン遅延回路の一例の構成を示す図である。 第１の実施形態に適用可能なファイン遅延回路の他の例の構成を示す図である。 第１の実施形態に係る光源駆動装置の一例の構成をより具体的に示す図である。 第１の実施形態に係る光源駆動装置の動作の例を示すシーケンスチャートである。 第１の実施形態に係る位相比較回路の概略的な構成例を示すブロック図である。 第１の実施形態に適用可能な位相比較回路のより具体的な構成例を示すブロック図である。 第１の実施形態に係る位相比較回路の動作の例を説明するためのシーケンスチャートである。 第１の実施形態に係る位相比較回路の動作の例を説明するためのシーケンスチャートである。 第１の実施形態に係る位相比較回路の動作の他の例を説明するためのシーケンスチャートである。 第１の実施形態の第１の変形例に係る光源駆動装置の一例の構成を示すブロック図である。 第１の実施形態の第１の変形例に適用可能なコース遅延回路の第１の例を示す図である。 第１の実施形態の第１の変形例に適用可能なコース遅延回路の第２の例を示す図である。 第１の実施形態の第１の変形例に適用可能なコース遅延回路の第２の例による動作を説明するための模式図である。 第１の実施形態の第１の変形例に適用可能なコース遅延回路の第３の例を示す図である。 第１の実施形態の第２の変形例に係る光源駆動装置の一例の構成を示すブロック図である。 第１の実施形態の第２の変形例に係る光源駆動装置の別の例の構成を示すブロック図である。 第１の実施形態の第３の変形例に係る光源駆動装置の一例の構成を示すブロック図である。 第１の実施形態の第４の変形例に係る光源駆動装置の一例の構成を示すブロック図である。 第２の実施形態に係るＬＤドライバおよびＬＤアレイの実装例を概略的に示す図である。 第２の実施形態に係るＬＤドライバおよびＬＤアレイの実装例を概略的に示す図である。 第２の実施形態に係るＬＤドライバおよびＬＤアレイの実装例を概略的に示す図である。 第２の実施形態に係る各ＬＤドライバの、ＬＤＤチップに対する配置位置の例を示す模式図である。 第３の実施形態に適用可能な測距装置の一例の構成を示すブロック図である。 間接ＴｏＦ方式の原理を説明するための図である。 光源部３１１からの射出光がＰＷＭにより変調された矩形波である場合の例を示す図である。 第３の実施形態に適用可能な測距部の構成例をより詳細に示すブロック図である。
以下、本開示の実施形態について、図面に基づいて詳細に説明する。なお、以下の実施形態において、同一の部位には同一の符号を付することにより、重複する説明を省略する。
以下、本開示の実施形態について、下記の順序に従って説明する。
１．本開示の概略的な説明
２．既存技術について
３．本開示の第１の実施形態
３－０－１．第１の実施形態に係る構成
３－０－２．第１の実施形態に係る動作
３－１．第１の実施形態の第１の変形例
３－１－１．第１の実施形態の第１の変形例の第１の例
３－１－２．第１の実施形態の第１の変形例の第２の例
３－１－３．第１の実施形態の第１の変形例の第３の例
３－２．本開示の第１の実施形態の第２の変形例
３－３．本開示の第１の実施形態の第３の変形例
３－４．本開示の第１の実施形態の第４の変形例
４．本開示の第２の実施形態
５．本開示の第３の実施形態
５－１．間接ＴｏＦの概略的な説明
５－２．間接ＴｏＦを実施するための構成例
［１．本開示の概略的な説明］
先ず、本開示に係る技術について、概略的に説明する。図１は、本開示に係る光源駆動装置の概略的な構成を示すブロック図である。図１において、本開示に係る光源駆動装置１は、コース(coarse)遅延回路１０と、ファイン(fine)遅延回路２０と、を含む。
コース遅延回路１０（第１の遅延回路）に対して、後述するレーザダイオード（ＬＤ）４１を駆動するための信号Ｓｉｇが入力される。信号Ｓｉｇは、周期的な信号であって、例えばＰＷＭ(Pulse Width Modulation)信号を適用することができる。コース遅延回路１０は、入力された信号Ｓｉｇを、クロック信号ＣＬＫの周期に対応する時間分解能（第１の時間分解能）の遅延量で遅延させて、信号ＳｉｇＣｄとして出力する。なお、このとき、コース遅延回路１０は、信号ＳｉｇＣｄの位相を９０°単位で位相をずらして出力することができる。
コース遅延回路１０から出力された信号ＳｉｇＣｄは、ファイン遅延回路２０（第２の遅延回路）に入力される。ファイン遅延回路２０は、入力された信号ＳｉｇＣｄを、クロック信号ＣＬＫの周期より小さい時間分解能（第２の時間分解能）の遅延量で遅延させて、出力信号ｏｕｔとして出力する。例えば、ファイン遅延回路２０は、信号ＳｉｇＣｄを、少なくとも位相角が０°～９０°の範囲における任意の位相角に応じた遅延量で遅延させて、出力信号ｏｕｔとして出力する。
ファイン遅延回路２０から出力された出力信号ｏｕｔは、ＬＤドライバ４０に供給される。ＬＤドライバ４０は、この出力信号ｏｕｔに応じて光源としてのＬＤ４１を駆動するための駆動信号を生成する。ＬＤ４１は、ＬＤドライバ４０から供給された駆動信号に従い駆動され、発光する。
本開示に係る光源駆動装置１は、位相比較回路３０をさらに含む。位相比較回路３０は、信号Ｓｉｇに基づく位相（第２の位相）と、ファイン遅延回路２０の出力信号ｏｕｔに基づく位相（第１の位相）とを比較し、比較結果に基づき、コース遅延回路１０による遅延を制御するためのコース制御信号と、ファイン遅延回路２０による遅延を制御するためのファイン制御信号と、を生成する。位相比較回路３０は、生成したコース制御信号およびファイン制御信号を、それぞれコース遅延回路１０およびファイン遅延回路２０に供給する。
このように、本開示に係る光源駆動装置１は、入力された信号Ｓｉｇに対して、コース遅延回路１０によりクロック信号ＣＬＫの周期を単位とした遅延を与え、さらに、ファイン遅延回路２０により、コース遅延回路１０の出力に対して、クロック信号ＣＬＫの周期より小さい時間分解能で遅延を与える。光源駆動装置１は、このファイン遅延回路２０から出力された出力信号ｏｕｔに応じて、ＬＤ４１を駆動する。
そのため、本開示に係る光源駆動装置１を適用することで、ＬＤ４１発光タイミングを、比較的小規模な回路構成を用いてより高精度に制御することが可能となる。
［２．既存技術について］
次に、本開示の各実施形態の説明に先立って、理解を容易とするために、既存技術について説明する。
図２は、既存技術による光源駆動装置の一例の構成を示すブロック図である。図２において、光源駆動装置５００は、それぞれ入力された信号に対して所定の遅延量による遅延を与える、直列接続された複数の遅延回路５１０1、５１０2、５１０3、…、５１０Nと、位相比較回路５２０と、を含む。なお、図２では、光源駆動装置５００の出力信号ｏｕｔにより駆動される光源は、省略されている。
周期的な信号である信号Ｓｉｇが遅延回路５１０1に入力されると共に、位相比較回路５２０の一方の入力端に入力される。信号Ｓｉｇは、各遅延回路５１０1～５１０Nでそれぞれ信号Ｓｉｇの周期に応じた遅延量の遅延を与えられ、遅延回路５１０Nから出力信号ｏｕｔとして出力される。出力信号ｏｕｔは、位相比較回路５２０の他方の入力端に入力される。
位相比較回路５２０は、一方の入力端に入力される信号Ｓｉｇの位相と、他方の入力端に入力される出力信号ｏｕｔの位相とを比較し、比較結果に基づき各遅延回路５１０1～５１０Nによる遅延を制御する。この位相比較回路５２０の制御により、信号Ｓｉｇに対する出力信号ｏｕｔの遅延量が、位相比較回路５２０において比較された周期と等しくなる。
この図２の例では、各遅延回路５１０1～５１０Nは、それぞれ例えばインバータ回路により構成される、そのため、高い時間分解能の遅延精度で遅延幅を稼ぐためには、大規模な回路が必要となり、使用される遅延回路の数が多くなる。したがって、製造プロセスによるばらつき、温度変化、電源電圧変動などの環境変化の影響を受け易く、精度を保つことが困難である。
［３．本開示の第１の実施形態］
次に、本開示の第１の実施形態について説明する。
（３－０－１．第１の実施形態に係る構成）
先ず、第１の実施形態に係る光源駆動装置の構成について説明する。図３は、第１の実施形態に係る光源駆動装置の一例の構成を示すブロック図である。この図３に示される構成は、図１を用いて説明した構成に対応する。
図３において、光源駆動装置１は、コース遅延回路１０と、ファイン遅延回路２０と、を含む。ファイン遅延回路２０は、位相変更回路２００と、Ｄ－ＦＦ（フリップフロップ）回路によるＦＦ回路２０１と、を含む。なお、図３では、光源駆動装置１の出力信号ｏｕｔが供給されるＬＤドライバ４０と、ＬＤドライバ４０により駆動されて発光するＬＤ４１と、が省略されている。
光源駆動装置１は、コース遅延回路１０に対して、入力信号として、例えば所定の周期のＰＷＭ信号である信号Ｓｉｇが入力される。
光源駆動装置１は、光源駆動装置１に入力される信号Ｓｉｇの位相と、ファイン遅延回路２０から出力される出力信号ｏｕｔの位相と、を比較する位相比較回路３０をさらに含む。位相比較回路３０は、信号Ｓｉｇおよび出力信号ｏｕｔの位相の比較結果に基づき、コース遅延回路１０による遅延を制御するためのコース制御信号と、ファイン遅延回路２０による遅延を制御するためのファイン制御信号と、を生成する。コース制御信号は、コース遅延回路１０に供給される。また、ファイン制御信号は、ファイン遅延回路２０に含まれる位相変更回路２００に供給される。
コース遅延回路１０は、位相比較回路３０から供給されたコース制御信号による制御に従い、入力された信号Ｓｉｇに対して、クロック信号ＣＬＫの周期に応じた遅延量の遅延を与え、信号ＳｉｇＣｄとして出力する。このとき、コース遅延回路１０は、コース制御信号の制御に応じて信号ＳｉｇＣｄの位相を９０°単位で位相をずらして出力可能な構成を適用することができる。
ファイン遅延回路２０において、位相変更回路２００に対して、上述したファイン制御信号が入力されると共に、クロック信号ＣＬＫが入力される。位相変更回路２００は、入力されたクロック信号ＣＬＫを、ファイン制御信号による制御に従い、クロック信号ＣＬＫの周期より小さい時間分解能の遅延量で遅延させて出力する。より具体的には、位相変更回路２００は、信号ＳｉｇＣｄを、少なくとも位相角が０°～９０°の範囲における任意の位相角に応じた遅延量で遅延させて出力する。
位相変更回路２００により遅延されたクロック信号ＣＬＫは、ＦＦ回路２０１のクロック入力端に入力される。ＦＦ回路２０１のデータ入力端には、コース遅延回路１０から出力された信号ＳｉｇＣｄが入力される。ＦＦ回路２０１は、データ入力単に入力された信号ＳｉｇＣｄを、位相変更回路２００により遅延されたクロック信号ＣＬＫに同期させて出力する。すなわち、ファイン遅延回路２０は、コース遅延回路１０から供給された信号ＳｉｇＣｄを、位相変更回路２００による遅延量に応じて遅延させて、出力信号ｏｕｔとして出力する。ここで、ＦＦ回路２０１は、コース遅延回路１０から出力された信号ＳｉｇＣｄを、ファイン遅延回路２０により遅延された信号に同期させる同期回路として機能する。
ファイン遅延回路２０において、ＦＦ回路２０１の出力が、ファイン遅延回路２０による出力信号ｏｕｔとして、光源駆動装置１から出力される。
このように、第１の実施形態に係る光源駆動装置１は、入力された信号Ｓｉｇに対して、コース遅延回路１０によりクロック信号ＣＬＫの周期を単位とした遅延を与え、さらに、ファイン遅延回路２０により、コース遅延回路１０の出力に対して、クロック信号ＣＬＫの周期より小さい時間分解能で遅延を与える。光源駆動装置１は、このファイン遅延回路２０から出力された出力信号ｏｕｔに応じて、ＬＤ４１を駆動する。
そのため、本開示に係る光源駆動装置１を適用することで、ＬＤ４１発光タイミングを、比較的小規模な回路構成を用いてより高精度に制御することが可能となる。
図４Ａは、第１の実施形態に適用可能なコース遅延回路１０の一例の構成を示す図である。図４Ａにおいて、コース遅延回路１０は、直列接続された複数のＦＦ回路１００と、複数の入力端を有するセレクタ１０１と、を含む。各ＦＦ回路１００は、クロック入力端に対してクロック信号ＣＬＫが入力され、それぞれ入力された信号に対してクロック信号ＣＬＫの周期に応じた遅延を与える。すなわち、複数のＦＦ回路１００のうち、１段目（入力段）のＦＦ回路１００のデータ入力端に信号Ｓｉｇが入力される。
図４Ｂは、第１の実施形態に適用可能なコース遅延回路１０の動作を説明するための一例のシーケンスチャートである。図４Ｂにおいて、上から、信号Ｓｉｇ、クロック信号ＣＬＫ、１段目のＦＦ回路１００の出力、２段目のＦＦ回路１００の出力、３段目のＦＦ回路１００の出力、…をそれぞれ示している。信号Ｓｉｇは、クロック信号ＣＬＫとは関連性が無くてよく、立ち上がりタイミングや、ハイ（Ｈｉｇｈ）状態の維持期間（周期）は、クロック信号ＣＬＫのそれとは異なっていてもよい。
信号Ｓｉｇは、１段目のＦＦ回路１００にラッチされ、立ち上がりタイミングがクロック信号ＣＬＫの立ち上がりタイミングに同期されて出力される。１段目のＦＦ回路１００からクロック信号ＣＬＫに同期されて出力された信号Ｓｉｇは、２段目のＦＦ回路１００に入力され、クロック信号ＣＬＫの１周期分遅延される。２段目のＦＦ回路１００で遅延された信号Ｓｉｇは、３段目のＦＦ回路１００（図示しない）に入力され、クロック信号ＣＬＫの１周期分遅延される。すなわち、３段目のＦＦ回路１００の出力は、１段目のＦＦ回路１００の出力に対してクロック信号ＣＬＫの２周期分遅延された信号となる。この動作が、セレクタ１０１の直前のＦＦ回路１００まで繰り返される。コース遅延回路１０がｎ個（ｎ＞１）のＦＦ回路１００を含んでいる場合、セレクタ１０１の直前のＦＦ回路１００の出力は、段目のＦＦ回路１００の出力に対して、クロック信号ＣＬＫの（ｎ－１）周期分遅延された信号となる。
セレクタ１０１は、複数の入力端に各ＦＦ回路１００の出力がそれぞれ入力される。セレクタ１０１は、コース制御信号に従い、複数の入力端に入力された信号から１つを選択し、信号ＳｉｇＣｄとしてコース遅延回路１０から出力する。信号ＳｉｇＣｄは、信号Ｓｉｇがクロック信号ＣＬＫに同期され、さらに、コース制御信号に従い、クロック信号ＣＬＫの１周期分、２周期分、…、（ｎ－１）周期分の何れかの遅延量で遅延された信号となる。
図５は、第１の実施形態に適用可能なファイン遅延回路２０の一例の構成を示す図である。図５において、ファイン遅延回路２０ａは、位相変更回路２００ａと、ＦＦ回路２０１とを含む。ＦＦ回路２０１は、コース遅延回路１０から供給された信号ＳｉｇＣｄがデータ入力端に入力され、位相変更回路２００ａから出力された信号ＣＬＫｆｉｎｅがクロック入力端に入力される。
位相変更回路２００ａは、位相補間回路２２０を含む。位相補間回路２２０は、インバータ回路２２１ａおよび２２１ｂと、インバータ回路２２１ａおよび２２１ｂの出力が合成された信号が入力されるインバータ回路２２２と、を含む。
図５において、ファイン遅延回路２０は、Ｉ／Ｑ生成回路２１０ａをさらに含む。Ｉ／Ｑ生成回路２１０ａは、クロック信号ＣＬＫに基づき、Ｉ相(In Phase)のクロック信号であるクロック信号Ｉと、Ｉ相と位相が９０°異なるＱ相(Quadrature Phase)のクロック信号であるクロック信号Ｑと、を生成する。一例として、クロック信号ＣＬＫの周波数が５［ＧＨｚ（ギガヘルツ）］である場合、クロック信号ＩおよびＱの周波数は、それぞれ２．５［ＧＨｚ］となる。Ｉ／Ｑ生成回路２１０ａは、生成したクロック信号ＩおよびＱを、それぞれインバータ回路２２１ａおよび２２１ｂに供給する。
位相補間回路２２０は、インバータ回路２２１ａおよび２２１ｂそれぞれのゲインがファイン制御信号により相補的に制御されることで、インバータ回路２２１ａおよび２２１ｂの出力を合成した信号の位相を、０°～９０°の範囲の任意の位相とすることができる。すなわち、位相補間回路２２０は、０°～９０°の範囲において、ファイン制御信号に応じて位相を補間する。
例えば、インバータ回路２２１ａに対してゲインを１００％、インバータ回路２２１ｂに対してゲインを０％とすることで、インバータ回路２２１ａおよび２２１ｂの出力を合成した信号は、クロック信号Ｉと同相の信号となる。また、インバータ回路２２１ａに対してゲインを０％、インバータ回路２２１ｂに対してゲインを１００％とすることで、インバータ回路２２１ａおよび２２１ｂの出力を合成した信号は、クロック信号Ｑと同相の信号となる。さらに、例えばインバータ回路２２１ａおよび２２１ｂに対してそれぞれゲインを５０％とすることで、インバータ回路２２１ａおよび２２１ｂの出力を合成した信号は、クロック信号Ｉに対して４５°位相がずれた信号となる。
インバータ回路２２１ａおよび２２１ｂの出力が合成された信号は、インバータ回路２２２に入力され、インバータ回路２２２から信号ＣＬＫｆｉｎｅとして出力される。信号ＣＬＫｆｉｎｅは、上述したように、ファイン制御信号に応じて０°～９０°の範囲で位相を制御された信号であって、クロック信号ＣＬＫに対して当該位相に応じた遅延を与えられた信号である。このように、位相変更回路２００ａは、クロック信号ＣＬＫに対して、クロック信号ＣＬＫの周期より短い遅延を与えて出力することができる。
図６は、第１の実施形態に適用可能なファイン遅延回路２０の他の例の構成を示す図である。図６において、ファイン遅延回路２０ｂは、位相変更回路２００ｂと、ＦＦ回路２０１とを含む。ＦＦ回路２０１は、コース遅延回路１０から供給された信号ＳｉｇＣｄがデータ入力端に入力され、位相変更回路２００ｂから出力された信号ＣＬＫｆｉｎｅがクロック入力端に入力される。
位相変更回路２００ｂは、位相回転器２３０と、セレクタ２４０と、を含む。位相回転器２３０は、それぞれ９０°毎に異なる範囲で位相を補間する４つの位相補間回路２２０1、２２０2、２２０3および２２０4を含む。各位相補間回路２２０1～２２０4は、それぞれファイン制御信号に応じて相補的にゲインが制御される２つのインバータ回路２２１ａおよび２２１ｂと、インバータ回路２２１ａおよび２２１ｂの出力を合成した信号が入力されるインバータ回路２２２をそれぞれ含む。
図６において、ファイン遅延回路２０ｂは、Ｉ／Ｑ生成回路２１０ｂをさらに含む。Ｉ／Ｑ生成回路２１０ｂは、クロック信号ＣＬＫに基づき、Ｉ相のクロック信号であるクロック信号Ｉと、Ｑ相のクロック信号であるクロック信号Ｑと、を生成する。さらに、Ｉ／Ｑ生成回路２１０ｂは、クロック信号Ｉに対して位相が１８０°異なるクロック信号ＩＢと、クロック信号Ｑに対して位相が１８０°異なるクロック信号ＱＢと、を生成する。一例として、クロック信号ＣＬＫの周波数が５［ＧＨｚ］である場合、クロック信号Ｉ、Ｑ、ＩＢおよびＱＢの周波数は、それぞれ２．５［ＧＨｚ］となる。
例えば、位相補間回路２２０１のインバータ回路２２１ａおよび２２１ｂそれぞれに対して、クロック信号ＩおよびＱがそれぞれ供給される。位相補間回路２２０２のインバータ回路２２１ａおよび２２１ｂそれぞれに対して、クロック信号ＱおよびＩＢがそれぞれ供給される。位相補間回路２２０３のインバータ回路２２１ａおよび２２１ｂそれぞれに対して、クロック信号ＩＢおよびＱＢがそれぞれ供給される。位相補間回路２２０４のインバータ回路２２１ａおよび２２１ｂそれぞれに対して、クロック信号ＱＢおよびＩがそれぞれ供給される。
位相補間回路２２０1～２２０4のそれぞれは、インバータ回路２２１ａおよび２２１ｂそれぞれのゲインがファイン制御信号により相補的に制御されることで、インバータ回路２２１ａおよび２２１ｂの出力を合成した信号の位相を、それぞれ、０°～９０°、９０°～１８０°、１８０°～２７０°および、２７０°～３６０°の範囲の任意の位相とすることができる。このように、位相回転器２３０は、ファイン制御信号に応じて、出力される信号の位相を０°～３６０°で回転させることができる。
位相補間回路２２０1～２２０4それぞれの出力は、セレクタ２４０に入力される。セレクタ２４０は、ファイン制御信号の制御に従い、各位相補間回路２２０1～２２０4の出力から１つを選択し、信号ＣＬＫｆｉｎｅとして出力する。
信号ＣＬＫｆｉｎｅは、上述したように、ファイン制御信号に応じて０°～３６０°の範囲で位相を制御された信号であって、クロック信号ＣＬＫに対して当該位相に応じた遅延を与えられた信号である。このように、位相変更回路２００ｂは、クロック信号ＣＬＫに対して、クロック信号ＣＬＫの周期より短い遅延を与えて出力することができる。
図７は、第１の実施形態に係る光源駆動装置１の一例の構成をより具体的に示す図である。なお、図７の例では、ファイン遅延回路２０として、図６を用いて説明した位相変更回路２００ｂを含むファイン遅延回路２０ｂを適用している。なお、図７において、上述した各図において説明した部分と共通する部分については、ここでの詳細な説明を省略する。
図７において、コース遅延回路１０から出力された信号ＳｉｇＣｄが、ファイン遅延回路２０ｂに含まれるＦＦ回路２０１のデータ入力端に入力される。ＦＦ回路２０１は、データ入力端に入力された信号ＳｉｇＣｄを、ＦＦ回路２０１のクロック入力端に入力される、位相変更回路２００ｂの出力である信号ＣＬＫｆｉｎｅに同期させ、出力信号ｏｕｔとして出力する。
一方、Ｉ／Ｑ生成回路２１０ｂで生成された４つのクロック信号Ｉ、Ｑ、ＩＢおよびＱＢが、セレクタ１２０に供給される。セレクタ１２０は、コース制御信号に従い、４つのクロック信号Ｉ、Ｑ、ＩＢおよびＱＢの何れかを選択して出力する。セレクタ１２０から出力されたクロック信号は、コース遅延回路１０に対して、クロック信号ＣＬＫとして入力される。
セレクタ１２０は、コース制御信号に従い、４つのクロック信号Ｉ、Ｑ、ＩＢおよびＱＢから、ファイン遅延回路２０ｂから出力される信号ＣＬＫｆｉｎｅに対して位相が進んでいない信号を選択する。これは、コース遅延回路１０は、ファイン遅延回路２０ｂにおけるＦＦ回路２０１で同期可能なタイミングで信号ＳｉｇＣｄを出力することが好ましいためである。
一例として、セレクタ１２０においてクロック信号ＩＢが選択され、コース遅延回路１０において、信号Ｓｉｇの位相を１８０°ずらした信号ＳｉｇＣｄを出力し、ファイン遅延回路２０ｂの位相変更回路２００ｂにおいて、９０°の位相で信号ＣＬＫｆｉｎｅが出力されている場合について考える。この場合、ＦＦ回路２０１は、コース遅延回路１０から出力される信号ＳｉｇＣｄに対して位相が９０°進んでいる信号ＣＬＫｆｉｎｅにより当該信号ＳｉｇＣｄを同期させることになり、本来同期させたいタイミングで同期されない可能性があるためである。
（３－０－２．第１の実施形態に係る動作）
次に、第１の実施形態に係る光源駆動装置１の動作の例について説明する。図８は、第１の実施形態に係る光源駆動装置１の動作の例を示すシーケンスチャートである。なお、図８の例では、光源駆動装置１は、図７に示した、位相回転器２３０を用いた構成を適用している。また、図８において、上から順に、信号Ｓｉｇ、クロック信号ＣＬＫ、クロック信号Ｉ、クロック信号Ｑ、クロック信号ＩＢ、クロック信号ＱＢ、信号ＣＬＫｆｉｎｅ、信号ＳｉｇＣｄおよび出力信号ｏｕｔをそれぞれ示している。また、ここでは、Ｉ／Ｑ生成回路２１０ｂから出力されるクロック信号Ｉ、Ｑ、ＩＢおよびＱＢのうち、クロック信号Ｉと、クロック信号ＱＢとが用いられるものとして説明を行う。
クロック信号Ｉは、立ち上がりがクロック信号ＣＬＫの立ち上がりと同期する、クロック信号ＣＬＫと同相の信号である。一方、クロック信号ＱＢは、立ち上がりがクロック信号ＣＬＫの立ち下がりと同期する、クロック信号ＣＬＫと位相が９０°ずれた信号である。また、クロック信号ＩおよびＱＢは、それぞれ周期がクロック信号ＣＬＫの２倍となっている。
この例では、ファイン遅延回路２０ｂは、ファイン制御信号に応じて、位相回転回路２２１1を用い、クロック信号ＩおよびＱＢに基づきクロック信号ＣＬＫに対して位相が４５°進み、且つ、周期がクロック信号ＣＬＫの２倍の信号を生成している。ファイン遅延回路２０ｂにおいて、位相変更回路２００ｂは、この信号を信号ＣＬＫｆｉｎｅとして出力する。
一方、セレクタ１２０では、上述のファイン制御信号に応じたコース制御信号に従いクロック信号ＱＢが選択される。選択されたクロック信号ＱＢは、コース遅延回路１０にクロック信号ＣＬＫとして入力される。コース遅延回路１０は、入力された信号Ｓｉｇを、信号Ｓｉｇの立ち上がりタイミングの時間ｔ0に対して、クロック信号ＣＬＫ（クロック信号ＱＢ）の次の立ち下がりタイミングの時間ｔ1まで遅延させて（遅延時間ＤｌｙＣｓ）、信号ＳｉｇＣｄとして出力する。
信号ＳｉｇＣｄは、ファイン遅延回路２０ｂのＦＦ回路２０１のデータ入力端に入力される。ＦＦ回路２０１は、入力された信号ＳｉｇＣｄを、クロック入力端に入力された信号ＣＬＫｆｉｎｅの立ち下がりタイミングの時間ｔ2で出力する。すなわち、信号ＳｉｇＣｄは、ＦＦ回路２０１により、時間ｔ1から時間ｔ1と時間ｔ2との差分の遅延時間Ｄｌｙｆｎだけ遅延された時間ｔ2で立ち上がる信号として出力される。遅延時間Ｄｌｙｆｎは、クロック信号ＣＬＫに対して位相が４５°遅延された信号となる。
このように、第１の実施形態に係る光源駆動装置１は、入力された信号Ｓｉｇをクロック信号ＣＬＫに応じて取り込んだ後、クロック信号ＣＬＫの周期より短い周期の遅延を与えて、出力信号ｏｕｔとして出力することができる。
次に、第１の実施形態に適用可能な位相比較回路３０について、より具体的に説明する。図９Ａは、第１の実施形態に係る位相比較回路３０の概略的な構成例を示すブロック図である。
図９Ａにおいて、位相比較回路３０は、ＦＦ回路３００と、制御信号生成部３０１と、を含む。出力信号ｏｕｔがＦＦ回路３００のデータ入力端に入力される。ＦＦ回路３００の出力は、制御信号生成部３０１の一方の入力端に入力される。また、信号ＳｉｇがＦＦ回路のクロック入力端と、制御信号生成部３０１の他方の入力端に入力される。制御信号生成部３０１は、一方および他方の入力端に入力された各信号に基づくタイミングで、コース制御信号およびファイン制御信号を出力する。
図９Ｂは、第１の実施形態に適用可能な位相比較回路３０のより具体的な構成例を示すブロック図である。図９Ｂに示すように、制御信号生成部３０１は、ＦＦ回路３００の出力に応じてカウントを行うカウンタ３０１０を含み、カウンタ３０１０によるカウント値に基づくタイミングで、コース制御信号およびファイン制御信号を出力する。
図９Ｂにおいて、カウンタ３０１０は、例えば８ビットのカウントを行う８ビットカウンタであり、入力端ＣＬＫ－ＩＮに信号Ｓｉｇが入力され、入力端ＣＮＴにＦＦ回路３００の出力が入力される。カウンタ３０１０は、入力端ＣＬＫ－ＩＮに入力される信号Ｓｉｇに応じて、入力端ＣＮＴに入力される信号のカウントを行う。カウンタ３０１０は、８ビットのカウント値のうち上位４ビットをコース制御信号として出力し、下位４ビットをファイン制御信号として出力する。
図１０Ａおよび図１０Ｂは、それぞれ、第１の実施形態に係る位相比較回路３０の動作の例を説明するためのシーケンスチャートである。図１０Ａおよび図１０Ｂにおいて、上から出力信号ｏｕｔ、信号Ｓｉｇ、ＦＦ回路３００の出力（ＦＦ出力）、カウンタのカウント値、コース制御値、ファイン制御値をそれぞれ示している。
図１０Ａは、出力信号ｏｕｔの位相が信号Ｓｉｇの位相に対して遅れている場合の例を示している。ＦＦ回路３００は、信号Ｓｉｇの立ち上がりエッジのタイミングで出力信号ｏｕｔを取り込む。信号Ｓｉｇおよび出力信号ｏｕｔは、周期が等しいため、ＦＦ回路３００の出力は、図１０ＡにＦＦ出力として示されるように、ロー（Ｌ）状態となる。具体的には、ＦＦ回路３００は、信号Ｓｉｇの立ち上がりエッジのタイミングで出力信号ｏｕｔのロー状態を取得すると、次の立ち上がりエッジでロー状態を出力する。
制御信号生成部３０１において、カウンタ３０１０は、信号Ｓｉｇの立ち上がりエッジのタイミングで、ＦＦ回路３００のロー状態の出力に応じてカウント値を１ずつデクリメントする。この例では、カウンタ３０１０が８ビットカウンタであるので、図１０Ａに例示されるように、図において値「６８」で開始されたカウント値が、信号Ｓｉｇの立ち上がりエッジ毎に値「６７」、値「６６」、…、のように１ずつデクリメントされている。
図１０Ｂは、出力信号ｏｕｔの位相が信号Ｓｉｇの位相に対して進んでいる場合の例を示している。この場合、ＦＦ回路３００の出力は、図１０ＢにＦＦ出力として示されるように、ハイ（Ｈ）状態となる。具体的には、ＦＦ回路３００は、信号Ｓｉｇの立ち上がりエッジのタイミングで出力信号ｏｕｔのハイ状態を取得すると、次の立ち上がりエッジでハイ状態を出力する。
カウンタ３０１０は、信号Ｓｉｇの立ち上がりエッジのタイミングで、ＦＦ回路３００のハイ状態の出力に応じてカウント値を１ずつインクリメントする。カウンタ３０１０が８ビットカウンタであるこの例では、図１０Ｂに例示されるように、図において値「６３」で開始されたカウント値が、信号Ｓｉｇの立ち上がりエッジ毎に値「６４」、値「６５」、…、のように１ずつインクリメントされている。
制御信号生成部３０１において、カウンタ３０１０は、ファイン制御信号に対するファイン制御値として、ｎビットのカウンタによるカウント値の下位ｍビット（ｍ＜ｎ）の値を用い、コース制御信号に対するコース制御値として、当該カウンタの上位（ｎ－ｍ）ビットの値を用いる。より具体的には、カウンタ３０１０が８ビットカウンタであるこの例では、カウンタ３０１０は、コース制御値として８ビットのカウント値の上位４ビットを出力する。また、カウンタ３０１０は、ファイン制御値として、８ビットのカウンタ値の下位４ビットを出力する。
出力信号ｏｕｔの位相が信号Ｓｉｇの位相に対して遅れている図１０Ａの例では、カウンタ３０１０は、信号Ｓｉｇの立ち上がりに応じて、コース制御値を値「４」、値「４」、値「４」、値「４」、値「４」、値「３」、…、のように出力し、ファイン制御値を値「４」、値「３」、値「２」、値「１」、値「０」、値「１５」、…、のように出力する。一方、出力信号ｏｕｔの位相が信号Ｓｉｇの位相に対して進んでいる図１０Ｂの例では、カウンタ３０１０は、信号Ｓｉｇの立ち上がりに応じて、コース制御値を値「３」、値「４」、値「４」、値「４」、値「４」、値「４」、…、のように出力し、ファイン制御値を値「１５」、値「０」、値「１」、値「２」、値「３」、値「４」、…、のように出力する。
位相比較回路３０は、コース制御値を示すコース制御信号を、コース遅延回路１０に供給する。コース遅延回路１０においてセレクタ１０１は、コース制御信号に示されるコース制御値に従い、例えば、複数のＦＦ回路１００のうちコース制御値が示すＦＦ回路１００の出力を選択する。
より具体的には、コース遅延回路１０は、例えば、コース制御値が値「３」であれば、セレクタ１０１により３段目のＦＦ回路１００の出力を選択して、クロック信号ＣＬＫに同期した信号Ｓｉｇをクロック信号ＣＬＫの３周期分遅延させた信号ＳｉｇＣｄとして出力する。同様に、コース遅延回路１０は、例えば、コース制御値が値「４」であれば、セレクタ１０１により４段目のＦＦ回路１００の出力を選択して、クロック信号ＣＬＫに同期した信号Ｓｉｇをクロック信号ＣＬＫの４周期分遅延させた信号ＳｉｇＣｄとして出力する。信号ＳｉｇＣｄとして出力する。
また、位相比較回路３０は、ファイン制御値を示すファイン制御信号を、ファイン遅延回路２０に供給する。ファイン遅延回路２０は、ファイン制御信号に示されるファイン制御値に従い、位相変更回路２００により、クロック信号ＣＬＫの１周期内において遅延を与える。ファイン制御値が４ビットの値であるこの例では、ファイン遅延回路２０は、位相変更回路２００により、クロック信号ＣＬＫの１周期を１６分割（＝２4）した単位で、信号ＳｉｇＣｄに対して遅延を与える。
より具体的には、ファイン遅延回路２０は、ファイン制御値が値「１」であれば、信号ＳｉｇＣｄに対して、クロック信号ＣＬＫの（１／１６）周期分の遅延を与える。同様に、ファイン遅延回路２０は、ファイン制御値が値「３」であれば、信号ＳｉｇＣｄに対して、クロック信号ＣＬＫの（３／１６）周期分の遅延を与える。
位相比較回路３０は、ファイン遅延回路２０から出力された出力信号ｏｕｔの位相と、光源駆動装置１に入力される信号Ｓｉｇの位相とを比較し、図１０Ａおよび図１０Ｂを用いて説明したようにして、コース制御値およびファイン制御値を生成する。
ファイン制御値は、信号Ｓｉｇの立ち上がり毎に更新され、これにより、出力信号ｏｕｔの位相がクロック信号ＣＬＫの（１／１６）周期を単位として遅延される。例えば、出力信号ｏｕｔの位相が信号Ｓｉｇの位相に対して遅れており、ファイン制御値がデクリメントされ、例えば値「５」、値「４」、値「３」、値「２」と変化しているものとする。この場合、出力信号ｏｕｔの遅延量が、クロック信号ＣＬＫの（５／１６）周期分、（４／１６）周期分、（３／１６）周期分、…、と、クロック信号ＣＬＫの１周期内において減少していく。
例えば、ファイン制御値が値「５」、値「４」、値「３」、値「２」と変化したときに、値「３」と値「２」との間で出力信号ｏｕｔの位相が信号Ｓｉｇの位相と一致すると、値「２」のタイミングで、ＦＦ回路３００の出力がロー（Ｌ）状態からハイ（Ｈ）状態に遷移する。したがって、位相比較回路３０は、ＦＦ回路３００の出力がロー（Ｌ）状態からハイ（Ｈ）状態に遷移した時点から、ファイン制御値のインクリメントを開始する。
位相比較回路３０は、このようにファイン制御値のデクリメントおよびインクリメントを繰り返すことで、信号Ｓｉｇと出力信号ｏｕｔとで位相合わせを行う。ここで、出力信号ｏｕｔの位相が信号Ｓｉｇの位相と一致すると、カウンタ３０１０によるカウント動作が停止する。この状態では、位相比較回路３０は、出力信号ｏｕｔの立ち上がりエッジをサンプリングし、サンプリング結果に基づきファイン制御値のインクリメントおよびデクリメントを行い、出力信号ｏｕｔを安定させる。
図１１は、第１の実施形態に係る位相比較回路３０の動作の他の例を説明するためのシーケンスチャートである。図１１において、上から出力信号ｏｕｔ、信号Ｓｉｇ、ＦＦ出力、カウンタのカウント値、フィルタ処理値、コース制御値、ファイン制御値をそれぞれ示している。
この位相比較回路３０の動作の他の例では、ｎビットのカウンタ値に対して例えば上位ｋビット（ｋ＜ｎ）のみを用いる、すなわち下位（ｎ－ｋ）ビットを捨てるフィルタ処理を施し、フィルタ処理後のフィルタ処理値に基づきコース制御信号およびファイン制御信号の出力タイミングを決める。
図１１の例では、制御信号生成部３０１は、カウンタ３０１０における８ビットのカウンタ値の下位２ビットを捨てるフィルタ処理を施している。制御信号生成部３０１は、フィルタ処理後の６ビットのフィルタ処理値の下位４ビットの値をファイン制御値、当該フィルタ処理値の上位２ビットの値をコース制御値として、それぞれ用いる。すなわち、ファイン制御値は、信号Ｓｉｇの４周期毎に値が「１」ずつデクリメントされる値となる。一方、コース制御値は、信号Ｓｉｇの１６周期毎に値が「１」ずつデクリメントされる値となる。
このように、この位相比較回路３０の動作の他の例では、図１０Ａおよび図１０Ｂを用いて説明した動作例と比較してコース制御信号およびファイン制御信号の更新間隔が長くなる。したがって、この位相比較回路３０の動作の他の例では、図１０を用いて説明した動作例と比較して、位相比較回路３０における信号Ｓｉｇと出力信号ｏｕｔとの位相比較結果に対する制御の感度を下げることができる。
（３－１．第１の実施形態の第１の変形例）
次に、本開示の第１の実施形態の第１の変形例について説明する。図１２は、第１の実施形態の第１の変形例に係る光源駆動装置の一例の構成を示すブロック図である。なお、図１２では、光源駆動装置１ａの出力信号ｏｕｔが供給されるＬＤドライバ４０と、ＬＤドライバ４０により駆動されて発光するＬＤ４１と、が省略されている。
図１２において、光源駆動装置１ａは、上述した第１の実施形態における光源駆動装置１と同様に、コース遅延回路１０と、ファイン遅延回路２０と、位相比較回路３０と、を含む。ここで、第１の実施形態の第１の変形例に係る光源駆動装置１ａは、信号Ｓｉｇがファイン遅延回路２０に入力され、ファイン遅延回路２０の出力がコース遅延回路１０に入力される。コース遅延回路１０は、入力された信号をコース制御信号に応じて遅延させて、出力信号ｏｕｔとして出力する。
第１の実施形態と同様にして、ファイン遅延回路２０は、ファイン制御信号による制御に応じて、入力された信号Ｓｉｇを、クロック信号ＣＬＫの周期より小さい時間分解能の遅延量で遅延させて、信号ＳｉｇＦｎとして出力する。例えば、ファイン遅延回路２０は、信号ＳｉｇＣｄを、少なくとも位相角が０°～９０°の範囲における任意の位相角に応じた遅延量で遅延させて出力する。
ファイン遅延回路２０から出力された信号ＳｉｇＦｎは、コース遅延回路１０に入力される。コース遅延回路１０は、コース制御信号による制御に応じて、入力された信号ＳｉｇＦｎを遅延させ、出力信号ｏｕｔとして出力する。このとき、コース遅延回路１０は、入力された信号ＳｉｇＦｎに対して、当該信号ＳｉｇＦｎの周期（すなわち信号Ｓｉｇの周期）に基づき遅延を与えて、出力信号ｏｕｔとして出力する。
（３－１－１．第１の実施形態の第１の変形例の第１の例）
図１３は、第１の実施形態の第１の変形例に適用可能なコース遅延回路１０の第１の例を示す図である。図１３において、コース遅延回路１０ａは、直列接続された複数のインバータ回路１１０と、各インバータ回路１１０が接続される接続点に一端が接続される複数の可変容量１１１と、を含む。
各インバータ回路１１０は、入力された信号ＳｉｇＦｎを、当該信号ＳｉｇＦｎの周期に応じて遅延させる。インバータ回路１１０から出力された信号は、可変容量１１１により波形が鈍る。この波形が鈍った信号が、次段のインバータ回路１１０に入力される。当該次段のインバータ回路１１０は、入力された信号の波形の鈍りのため、信号の反転タイミングが遅くなり、信号が遅延されて出力されることになる。このとき、各可変容量１１１の容量を例えばコース制御信号に応じて変更することで、信号ＳｉｇＣｄの信号ＳｉｇＦｎに対する遅延量（位相のずれ量）を変更することができる。
このように、光源駆動装置１ａは、入力された信号Ｓｉｇを、クロック信号ＣＬＫの周期より小さい時間分解能の遅延量で遅延させ、さらに、当該信号Ｓｉｇの周期に応じた遅延量で遅延させることができる。
（３－１－２．第１の実施形態の第１の変形例の第２の例）
図１４は、第１の実施形態の第１の変形例に適用可能なコース遅延回路１０の第２の例を示す図である。図１４において、コース遅延回路１０ｂは、直列接続された複数のインバータ回路１１０と、各インバータ回路１１０が接続される接続点に一端が接続される複数の容量１１３と、を含む。
また、各インバータ回路１１０は、電源側および接地側に、それぞれ電流制限回路１１２ａおよび１１２ｂが設けられる。電流制限回路１１２ａおよび１１２ｂは、例えばインバータ回路１１０が動作するための電源の電流値を、インバータ回路１１０において最適な動作が可能な電流値に対して小さい値に制限する。なお、図１４の例では、インバータ回路１１０の電源側および接地側のそれぞれに電流制限回路１１２ａおよび１１２ｂを設けているが、これはこの例に限定されず、インバータ回路１１０に対して電流制限回路１１２ａおよび１１２ｂのうち一方だけを設けてもよい。
図１５は、図１４に示した第１の実施形態の第１の変形例に適用可能なコース遅延回路１０の第２の例による動作を説明するための模式図である。矩形波による信号Ｓｉｇは、それぞれ電流制限された各インバータ回路１１０と、複数の容量１１３とにより、信号Ｓｉｇの元の波形が鈍った信号Ｉｎｖとされる。この信号Ｉｎｖが最後段のインバータ回路１１０により整形され、信号Ｓｉｇに対して位相がずれた矩形波による信号ＳｉｇＣｄとして出力される。このとき、各インバータ回路１１０に供給される電流を、コース制御信号に応じて電流制限回路１１２ａおよび１１２ｂにより制御することで、信号ＳｉｇＣｄの信号ＳｉｇＦｎに対する遅延量（位相のずれ量）を変更することができる。
（３－１－３．第１の実施形態の第１の変形例の第３の例）
図１６は、第１の実施形態の第１の変形例に適用可能なコース遅延回路１０の第３の例を示す図である。図１６において、コース遅延回路１０ｃは、直列接続される複数のインバータ回路１１０の間それぞれに、可変抵抗１１４および可変容量１１５によるフィルタ回路（ＲＣ回路）を挿入した例である。この図１６の構成において、インバータ回路１１０から出力された信号は、当該フィルタ回路において、可変抵抗１１４および可変容量１１５による時定数に応じて遅延されて、次段のインバータ回路１１０に入力される。各可変抵抗１１４および可変容量１１５それぞれの値をコース制御信号に応じて制御することで、信号ＳｉｇＣｄの信号ＳｉｇＦｎに対する遅延量（位相のずれ量）を変更することができる。
（３－２．本開示の第１の実施形態の第２の変形例）
次に、本開示の第１の実施形態の第２の変形例について説明する。第１の実施形態の第２の変形例は、入力された信号Ｓｉｇがコース遅延回路１０およびファイン遅延回路２０で遅延された出力信号ｏｕｔをＬＤドライバ４０に供給してＬＤ４１を駆動する構成と、当該構成のレプリカによる構成と、を含む光源駆動装置の例である。
図１７Ａは、第１の実施形態の第２の変形例に係る光源駆動装置の一例の構成を示すブロック図である。図１７Ａにおいて、光源駆動装置１ｂは、コース遅延回路１０、ファイン遅延回路２０および位相比較回路３０を含むと共に、コース遅延回路１０ｍａｉｎ（第３の遅延回路）およびファイン遅延回路２０ｍａｉｎ（第４の遅延回路）を含む。コース遅延回路１０ｍａｉｎは、コース遅延回路１０と同等の構成を有する。同様に、ファイン遅延回路２０ｍａｉｎは、ファイン遅延回路２０と同等の構成を有する。
図１７において、信号Ｓｉｇがコース遅延回路１０および１０ｍａｉｎそれぞれに入力される。同様に、クロック信号ＣＬＫがコース遅延回路１０およびファイン遅延回路２０、ならびに、コース遅延回路１０ｍａｉｎおよびファイン遅延回路２０ｍａｉｎに、それぞれ入力される。
ファイン遅延回路２０ｍａｉｎから出力された出力信号ｏｕｔが、ＬＤドライバ４０に供給される。ＬＤドライバ４０は、供給された出力信号ｏｕｔに基づきＬＤ４１を駆動するための駆動信号を生成する。ＬＤ４１は、この駆動信号に従い駆動され、発光する。
一方、ファイン遅延回路２０から出力された出力信号ｏｕｔは、レプリカＬＤドライバ４０ｒｅｐ（複製駆動回路）に供給される。レプリカＬＤドライバ４０ｒｅｐは、例えばＬＤドライバ４０の機能を複製した構成を有する。例えば、レプリカＬＤドライバ４０ｒｅｐは、前段の回路（例えばファイン遅延回路２０）から見た負荷が、ＬＤドライバ４０を前段の回路（例えばファイン遅延回路２０ｍａｉｎ）から見た負荷とほぼ等しくなるように構成される。
また、図１７Ａにおいて、レプリカＬＤドライバ４０ｒｅｐから出力された出力信号が位相比較回路３０に入力される。すなわち、位相比較回路３０に対して、ファイン遅延回路２０から出力された出力信号ｏｕｔに基づきレプリカＬＤドライバ４０ｒｅｐから出力された出力信号が入力される。位相比較回路３０は、信号Ｓｉｇと、レプリカＬＤドライバ４０ｒｅｐからの出力信号とに基づきコース制御信号およびファイン制御信号を生成する。生成されたコース制御信号は、コース遅延回路１０および１０ｍａｉｎそれぞれに供給される。同様に、生成されたファイン制御信号は、ファイン遅延回路２０および２０ｍａｉｎそれぞれに供給される。
このような構成において、光源駆動装置１ｂは、入力される信号Ｓｉｇと、レプリカＬＤドライバ４０ｒｅｐの出力信号と、に基づき位相比較回路３０においてコース制御信号およびファイン制御信号を生成し、生成したこれらコース制御信号およびファイン制御信号によりコース遅延回路１０とファイン遅延回路２０とによる遅延を固定化する。そして、これらコース制御信号およびファイン制御信号により、コース遅延回路１０ｍａｉｎおよびファイン遅延回路２０ｍａｉｎによる遅延量を制御する。レプリカＬＤドライバ４０ｒｅｐの出力信号に基づき位相同期させるため、ＬＤドライバ４０のより近い位置での位相の調整が可能となる。
ここで、例えば複数のＬＤ４１がアレイ状に配列されたＬＤアレイを用いる場合について考える。ＬＤドライバ４０は、ＬＤアレイに含まれる複数のＬＤ４１それぞれに対して設けられる。この場合において、各ＬＤドライバ４０における遅延は、温度や電源電圧などの変動の影響で、大きくばらつく。各ＬＤドライバ４０に供給する出力信号ｏｕｔの遅延を、コース遅延回路１０ｍａｉｎおよびファイン遅延回路２０ｍａｉｎを用いてコース遅延回路１０およびファイン遅延回路２０による遅延で調整する。これにより、各ＬＤドライバ４０における遅延が、コース遅延回路１０およびファイン遅延回路２０による遅延に固定化される。これにより、複数のＬＤ４１の安定的な駆動が可能となる。
なお、この場合の複数のＬＤ４１に対応する構成として、それぞれＬＤドライバ４０およびＬＤ４１を含む複数の組を並列接続し、ファイン遅延回路２０ｍａｉｎから出力される出力信号ｏｕｔを、この複数の組に共通に供給する構成が考えられる。これに限らず、この複数の組のそれぞれに対して、コース遅延回路１０ｍａｉｎおよびファイン遅延回路２０ｍａｉｎによる構成をそれぞれ設ける構成も考えられる。さらに、ファイン遅延回路２０ｍａｉｎを複数の組それぞれに設け、１つのコース遅延回路１０ｍａｉｎを、これら複数のファイン遅延回路２０ｍａｉｎに共通に設ける構成も考えられる。
（第１の実施形態の第２の変形例の別の例）
図１７Ｂは、第１の実施形態の第２の変形例に係る光源駆動装置の別の例の構成を示すブロック図である。上述した図１７Ａに示した光源駆動装置１ｂでは、位相比較回路３０に対して、レプリカＬＤドライバ４０ｒｅｐから出力された出力信号を入力していた。これに対して、図１７Ｂに示す光源駆動装置１ｂ’は、ファイン遅延回路２０から出力される出力信号ｏｕｔを、位相比較回路３０に入力している。位相比較回路３０は、信号Ｓｉｇと、出力信号ｏｕｔとに基づきコース制御信号およびファイン制御信号を生成する。この図１７Ｂに示す構成によれば、ファイン遅延回路２０ｍａｉｎの負荷とファイン遅延回路２０の負荷とが略等しくなるようにできる。
（３－３．本開示の第１の実施形態の第３の変形例）
次に、本開示の第１の実施形態の第３の変形例について説明する。第１の実施形態の第３の変形例は、上述した第１の実施形態の第２の変形例による構成に対して、コース遅延回路１０ｍａｉｎと、ファイン遅延回路２０ｍａｉｎと、のうち少なくとも一方に、遅延量に対するオフセットを加算可能としたものである。
図１８は、第１の実施形態の第３の変形例に係る光源駆動装置の一例の構成を示すブロック図である。図１８に示す光源駆動装置１ｃは、位相比較回路３０からコース遅延回路１０にコース制御信号を供給する経路に対して加算器３１ａが設けられる。加算器３１ａは、コース制御信号にオフセット信号を加算して、コース遅延回路１０ｍａｉｎに供給する。同様に、位相比較回路３０からファイン遅延回路２０にファイン制御信号を供給する経路に対して加算器３１ｂが設けられる。加算器３１ｂは、ファイン制御信号にオフセット信号を加算して、ファイン遅延回路２０ｍａｉｎに供給する。
ここで、オフセット信号は、コース制御信号およびファイン制御信号により制御される遅延量に対するオフセット値を示す固定値である。オフセット信号は、位相比較回路３０に含まれる制御信号生成部３０１において生成される。コース遅延回路１０ｍａｉｎおよびファイン遅延回路２０ｍａｉｎは、加算器３１ａおよび３１ｂで遅延量に対してオフセット値が加算されたコース制御信号およびファイン制御信号に従い、入力された信号に対して遅延を与える。
このように、第１の実施形態の第３の変形例では、コース制御信号およびファイン制御信号に示される遅延量に対してオフセット信号によりオフセット値を加算する。これにより、ＬＤドライバ４０に供給される出力信号ｏｕｔの位相に対するずらし量と、レプリカＬＤドライバ４０ｒｅｐに供給される出力信号ｏｕｔの位相に対するずらし量と、を異ならせることが可能である。
（３－４．本開示の第１の実施形態の第４の変形例）
次に、第１の実施形態の第４の変形例について説明する。図１９は、第１の実施形態の第４の変形例に係る光源駆動装置の一例の構成を示すブロック図である。
図１９において、光源駆動装置１ｄは、図１７に示した光源駆動装置１ｂの構成に対して、制御回路６０とＰＬＬ(Phase Locked Loop)とを追加した例である。トリガ信号ＴＲＧが任意のタイミングで制御回路６０に入力される。制御回路６０は、トリガ信号ＴＲＧが入力されたタイミングに応じて、所定の周期のＰＷＭ信号としての信号Ｓｉｇを生成する。制御回路６０は、生成した信号Ｓｉｇを、コース遅延回路１０および１０ｍａｉｎのそれぞれに供給する。
内部クロック信号ＩＮＣＫがＰＬＬ６１に入力される。内部クロック信号ＩＮＣＫは、一例として、この光源駆動装置１ｄが組み込まれる装置（測距装置など）において用いられるクロック信号である。ＰＬＬ６１は、この内部クロック信号ＩＮＣＫに基づき、信号Ｓｉｇと周期が同一のクロック信号ＣＬＫを生成する。ＰＬＬ６１は、生成したクロック信号ＣＬＫを、コース遅延回路１０および１０ｍａｉｎ、ならびに、ファイン遅延回路２０および２０ｍａｉｎにそれぞれ供給する。
光源駆動装置１ｄ自体の動作は、制御回路６０およびＰＬＬ６１に係る動作以外は図１７Ａを用いて説明した動作と共通なので、ここでの説明を省略する。
このように、任意のタイミングで入力されるトリガ信号ＴＲＧによりＬＤ４１の発光タイミングが指示される場合であっても、ＬＤ４１の発光タイミングをクロック信号ＣＬＫよりも細かい単位で制御できる。
例えば、上述したようにＬＤアレイに含まれる複数のＬＤ４１それぞれにＬＤドライバが設けられるような構成において、各ＬＤドライバ４０に供給する出力信号ｏｕｔの遅延を、コース遅延回路１０およびファイン遅延回路２０による遅延で調整することができる。これにより、トリガ信号ＴＲＧに対する各ＬＤドライバ４０における遅延が、コース遅延回路１０およびファイン遅延回路２０による遅延に固定化され、複数のＬＤ４１の安定的な駆動が可能となる。
［４．本開示の第２の実施形態］
次に、本開示の第２の実施形態について説明する。第２の実施形態は、上述した第１の実施形態およびその各変形例に係るＬＤドライバ４０およびＬＤ４１の実装に関するものである。
以下では、複数のＬＤ４１がアレイ状に配列されたＬＤアレイを用い、ＬＤドライバ４０は、ＬＤアレイに含まれる複数のＬＤ４１それぞれに対して設けられるものとして説明を行う。
図２０Ａ～図２０Ｃは、第２の実施形態に係るＬＤドライバ４０およびＬＤアレイ１２００ｂの実装例を概略的に示す図である。図２０Ａ～図２０Ｃの例では、ＬＤアレイ１２００ｂと、光源駆動装置１に含まれる他の構成とを、別の基板上に形成する。
図２０Ａは、第２の実施形態に適用可能な、ＬＤドライバ４０に含まれる各要素が配置されるＬＤＤ（レーザダイオードドライバ）チップ１０００上にＬＤアレイ１２００ｂが配置される様子を模式的に示す図である。図２０Ａは、ＬＤＤチップ１０００およびＬＤアレイ１２００ｂを、ＬＤアレイ１２００ｂに含まれる各ＬＤ４１（図示しない）の発光部が配置される面（上面とする）から見た様子を示している。なお、この図２０Ａおよび後述する図２０Ｂにおいて、ＬＤアレイ１２００ｂは、ＬＤＤチップ１０００と接続される側（裏面）を、ＬＤ４１の発光部が配置される上面側から透視した状態で示されている。
ＬＤＤチップ１０００は、１つの半導体チップであって、周辺部に配置される複数のパッド１００１に対するワイヤボンディングにより、外部の回路と接続される。例えば、ＬＤＤチップ１０００に対して、パッド１００１を介して外部から電圧ＶDDの電源が供給される。
図２０Ｂは、第２の実施形態に適用可能なＬＤアレイ１２００ｂの構成を模式的に示す図である。図２０Ｂに示すように、ＬＤアレイ１２００ｂの裏面に対し、ＬＤアレイ１２００ｂに含まれる複数のＬＤ４１それぞれのカソード端子１２０１と、当該複数のＬＤ４１に共通するアノード端子１２０２とが整列して配置される。
図２０Ｂの例では、図の横方向を行、縦方向を列とするとき、カソード端子１２０１は、Ｃ行×Ｌ列の格子状の配列により、ＬＤアレイ１２００ｂの中央部に配置されている。すなわち、この例では、ＬＤアレイ１２００ｂに対して、（Ｃ×Ｌ）個のＬＤ４１が配置されることになる。また、アノード端子１２０２は、ＬＤアレイ１２００ｂの左端側にＣ行×Ａ1列、右端側にＣ行×Ａ2列の各格子状の配列により配置されている。
ここで、各ＬＤ４１のアノードが共通して接続される結合部を複数のアノード端子１２０２により複数形成することで、当該各アノードをＬＤＤチップ１０００に接続する際の接続抵抗を低く抑えることが可能となる。
図２０Ｃは、第２の実施形態に適用可能な、ＬＤＤチップ１０００およびＬＤアレイ１２００ｂからなる構造を、図２０Ａの下端側から見た側面図である。このように、ＬＤＤチップ１０００およびＬＤアレイ１２００ｂは、ＬＤＤチップ１０００に対してＬＤアレイ１２００ｂが積層された構造とされる。各カソード端子１２０１および各アノード端子１２０２は、例えばマイクロバンプによりＬＤＤチップ１０００に接続される。
図２１は、第２の実施形態に係る各ＬＤドライバ４０の、ＬＤＤチップ１０００に対する配置位置の例を示す模式図である。第２の実施形態では、ＬＤアレイ１２００ｂに含まれる各ＬＤ４１にそれぞれ対応するＬＤドライバ４０それぞれを、ＬＤＤチップ１０００における、ＬＤアレイ１２００ｂに対応する領域１２１０に配置する。
これに限らず、領域１２１０に対して、各ＬＤドライバ４０の一部の構成を配置してもよい。また、領域１２１０に対して、各ＬＤドライバ４０に加えて、光源駆動装置１の構成の一部または全部を配置してもよいし、さらに別の構成を配置してもよい。
［５．本開示の第３の実施形態］
次に、本開示の第３の実施形態について説明する。第３の実施形態は、上述した本開示に係る光源駆動装置１、１ａ～１ｄの何れかを、間接ＴｏＦ(Time of Flight)方式による測距を行う測距装置に適用した例である。
（５－１．間接ＴｏＦの概略的な説明）
先ず、間接ＴｏＦによる測距について、概略的に説明する。
図２２は、第３の実施形態に適用可能な測距装置の一例の構成を示すブロック図である。図２２において、アプリケーション部３００１は、例えばＣＰＵ(Central Processing Unit)上でプログラムが動作することで実現され、測距装置３０００に対して測距の実行を要求し、測距の結果である距離情報などを測距装置３０００から受け取る。
測距装置３０００は、光源部３１１と、受光部３１２と、測距部３１０と、を含む。光源部３１１は、例えば赤外領域の波長の光を発光する発光素子と、当該発光素子を駆動して発光させる駆動回路と、を含む。光源部３１１が含む発光素子として、複数の発光素子がアレイ状に形成された面光源であるＶＣＳＥＬ(Vertical Cavity Surface Emitting LASER)を適用することができる。これに限らず、光源部３１１が含む発光素子として、アレイ状に配列されたＬＥＤ(Light Emitting Diode)を適用してもよい。
以下、特に記載の無い限り、「光源部３１１の発光素子が発光する」ことを、「光源部３１１が発光する」などのように記述する。
受光部３１２は、例えば赤外領域の波長の光を検出可能な複数の受光素子と、当該複数の受光素子それぞれに検出された光に応じた画素信号を出力する信号処理回路と、を含む。複数の受光素子は、受光部３１２においてアレイ状に配列されて受光面を形成される。受光部３１２が含む受光素子として、フォトダイオードを適用することができる。以下、特に記載の無い限り、「受光部３１２が含む受光素子が受光する」ことを、「受光部３１２が受光する」などのように記述する。
測距部３１０は、例えばアプリケーション部３００１からの測距指示に応じて、測距装置３０００における測距処理を実行する。例えば、測距部３１０は、光源部３１１を駆動するための光源制御信号を生成し、光源部３１１に供給する。また、測距部３１０は、光源部３１１に供給する光源制御信号と同期して受光部３１２による受光を制御する。例えば、測距部３１０は、受光部３１２における露光期間を制御する露光制御信号を光源制御信号と同期させて生成し、受光部３１２供給する。受光部３１２は、この露光制御信号に示される露光期間内において、有効な画素信号を出力する。
測距部３１０は、受光に応じて受光部３１２から出力された画素信号に基づき距離情報を算出する。また、測距部３１０は、この画素信号に基づき所定の画像情報を生成することも可能である。測距部３１０は、画素信号に基づき算出および生成した距離情報および画像情報をアプリケーション部３００１に渡す。
このような構成において、測距部３１０は、例えばアプリケーション部３００１からの測距を実行する旨の指示に従い、光源部３１１を駆動するための光源制御信号を生成し、光源部３１１に供給する。ここでは、測距部３１０は、ＰＷＭにより所定のデューティの矩形波に変調された光源制御信号を生成し、光源部３１１に供給する。それと共に、測距部３１０は、受光部３１２による受光を、光源制御信号に同期した露光制御信号に基づき制御する。
測距装置３０００において、光源部３１１は、測距部３１０が生成した光源制御信号に応じて所定のデューティに従い明滅して発光する。光源部３１１において発光した光は、射出光３２０として光源部３１１から射出される。この射出光３２０は、例えば被測定物３２１に反射され、反射光３２３として受光部３１２に受光される。受光部３１２は、反射光３２３の受光に応じた画素信号を測距部３１０に供給する。なお、実際には、受光部３１２には、反射光３２３以外に、周囲の環境光も受光され、画素信号は、反射光３２３の成分と共に、この環境光の成分を含む。
測距部３１０は、受光部３１２による受光を、異なる位相で複数回、実行する。測距部３１０は、異なる位相での受光による画素信号の差分に基づき、被測定物までの距離Ｄを算出する。また、測距部３１０は、当該画素信号の差分に基づき反射光３２３の成分を抽出した第１の画像情報と、反射光３２３の成分と環境光の成分とを含む第２の画像情報と、を算出する。以下、第１の画像情報を直接反射光情報と呼び、第２の画像情報をＲＡＷ画像情報と呼ぶ。
（各実施形態に適用可能な間接ＴｏＦ方式による測距について）
次に、各実施形態に適用可能な間接ＴｏＦ方式による測距について説明する。図２３は、間接ＴｏＦ方式の原理を説明するための図である。図２３において、光源部３１１が射出する射出光３２０として、正弦波により変調された光を用いている。反射光３２３は、理想的には、射出光３２０に対して、距離Ｄに応じた位相差ｐｈａｓｅを持った正弦波となる。
測距部３１０は、反射光３２３を受光した画素信号に対して、異なる位相で複数回のサンプリングを行い、サンプリング毎に、光量を示す光量値を取得する。図２３の例では、射出光３２０に対して位相が９０°ずつ異なる、位相０°、位相９０°、位相１８０°および位相２７０°の各位相において、光量値Ｃ0、Ｃ90、Ｃ180およびＣ270をそれぞれ取得している。間接ＴｏＦ方式においては、各位相０°、９０°、１８０°および２７０°のうち、位相が１８０°異なる組の光量値の差分に基づき、距離情報を算出する。
図２４を用いて、間接ＴｏＦ方式における距離情報の算出方法について、より具体的に説明する。図２４は、光源部３１１からの射出光３２０がＰＷＭにより変調された矩形波である場合の例を示す図である。図２４において、上段から、光源部３１１による射出光３２０、受光部３１２に到達した反射光３２３を示す。図２４の上段に示されるように、光源部３１１は、所定のデューティで周期的に明滅して射出光３２０を射出する。
図２４において、さらに、受光部３１２の位相０°、位相９０°、位相１８０°および位相２７０°それぞれにおける露光制御信号Φ0、Φ90、Φ180およびΦ270を示している。例えば、この露光制御信号がハイ（Ｈｉｇｈ）状態の期間が、受光部３１２が有効な画素信号を出力する露光期間とされる。
図２４の例では、時点ｔ100において光源部３１１から射出光３２０が射出され、時点ｔ100から被測定物までの距離Ｄに応じた遅延の後の時点ｔ101に、当該射出光３２０が被測定物により反射された反射光３２３が受光部３１２に到達している。
一方、受光部３１２は、測距部３１０からの露光制御信号に従い、光源部３１１における射出光３２０の射出タイミングの時点ｔ100に同期して、位相０°の露光期間が開始される。同様に、受光部３１２は、測距部３１０からの露光制御信号に従い、位相９０°、位相１８０°および位相２７０°の露光期間が開始される。ここで、各位相における露光期間は、射出光３２０のデューティに従ったものとなる。なお、図２４の例では、説明のため、各位相の露光期間が時間的に並列しているように示されているが、実際には、受光部３１２は、各位相の露光期間がシーケンシャルに指定され、各位相の光量値Ｃ0 、Ｃ90、Ｃ180およびＣ270がそれぞれ取得される。
図２４の例では、反射光３２３の到達タイミングが、時点ｔ101、ｔ102、ｔ103、…となっており、位相０°における光量値Ｃ0が、時点ｔ100から位相０°における当該時点ｔ100が含まれる露光期間の終了時点までの受光光量の積分値として取得される。一方、位相０°に対して１８０°位相が異なる位相１８０°においては、光量値Ｃ180が、当該位相１８０°における露光期間の開始時点から、当該露光期間に含まれる反射光３２３の立ち下がりの時点ｔ102までの受光光量の積分値として取得される。
位相９０°と、当該位相９０°に対して１８０°位相が異なる位相２７０°についても、上述の位相０°および１８０°の場合と同様にして、それぞれの露光期間内において反射光３２３が到達した期間の受光光量の積分値が、光量値Ｃ90およびＣ270として取得される。
これら光量値Ｃ0、Ｃ90、Ｃ180およびＣ270のうち、次式（１）および式（２）に示されるように、位相が１８０°異なる光量値の組み合わせに基づき、差分Ｉと差分Ｑとを求める。
Ｉ＝Ｃ0－Ｃ180 …（１）
Ｑ＝Ｃ90－Ｃ270 …（２）
これら差分ＩおよびＱに基づき、位相差ｐｈａｓｅは、次式（３）により算出される。なお、式（３）において、位相差ｐｈａｓｅは、（０≦ｐｈａｓｅ＜２π）の範囲で定義される。
ｐｈａｓｅ＝ｔａｎ-1(Ｑ／Ｉ) …（３）
位相差ｐｈａｓｅと、所定の係数ｒａｎｇｅとを用いて、距離情報Ｄｅｐｔｈは、次式（４）により算出される。
Ｄｅｐｔｈ＝(ｐｈａｓｅ×ｒａｎｇｅ)／２π …（４）
また、差分ＩおよびＱに基づき、受光部３１２に受光された光の成分から反射光３２３の成分（直接反射光情報）を抽出できる。直接反射光情報ＤｉＲｅｆｌは、差分ＩおよびＱそれぞれの絶対値を用いて、次式（５）により算出される。
ＤｉＲｅｆｌ＝｜Ｉ｜＋｜Ｑ｜ …（５）
なお、直接反射光情報ＤｉＲｅｆｌは、Ｃｏｎｆｉｄｅｎｃｅ情報とも呼ばれ、次式（６）のように表すこともできる。
Ｃｏｎｆｉｄｅｎｃｅ＝√Ｉ2＋√Ｑ2 （６）
ＲＡＷ画像情報ＲＡＷは、次式（７）に示すように、各光量値Ｃ0、Ｃ90、Ｃ180およびＣ270の平均値として算出することができる。
ＲＡＷ＝(Ｃ0＋Ｃ90＋Ｃ180＋Ｃ270)／４ …（７）
（５－２．間接ＴｏＦを実施するための構成例）
次に、第３の実施形態に適用可能な測距装置の構成例について説明する。図２５は、第３の実施形態に適用可能な測距部３１０の構成例をより詳細に示すブロック図である。図２５において、測距部３１０は、画素アレイ部３３１と、測距処理部３３７と、画素制御部３３２と、測距制御部３３３と、クロック生成部３３４と、発光タイミング制御部３３５と、インタフェース（Ｉ／Ｆ）３３６と、を含む。これら画素アレイ部３３１、測距処理部３３７、画素制御部３３２、測距制御部３３３、クロック生成部３３４、発光タイミング制御部３３５およびインタフェース３３６は、例えば１つの半導体チップ上に配置される。
図２５において、測距制御部３３３は、例えば予め組み込まれるプログラムに従い、この測距部３１０の全体の動作を制御する。また、測距制御部３３３は、外部（例えば測距装置３０００の全体の制御を行う全体制御部）から供給される外部制御信号に応じた制御を実行することもできる。
クロック生成部３３４は、外部から供給される基準クロック信号（例えば内部クロック信号ＩＮＣＫ）に基づき、測距部３１０内で用いられる１以上のクロック信号を生成する。例えば、クロック生成部３３４は、上述したＰＬＬ６１を含み、基準クロック信号に基づきクロック信号ＣＬＫを生成することができる。クロック信号ＣＬＫは、測距制御部３３３を介して発光タイミング制御部３３５に供給される。
発光タイミング制御部３３５は、第１の実施形態の第４の変形例で説明した光源駆動装置１ｄが適用されるもので、外部から供給される発光トリガ信号（光源駆動装置１ｄの例ではトリガ信号ＴＲＧ）に従い、発光タイミングと発光の持続時間とを示す発光制御信号（例えば出力信号ｏｕｔ）を生成する。発光制御信号は、光源部３１１に供給されると共に、測距処理部３３７に供給される。
なお、発光タイミング制御部３３５に、第１の実施形態およびその第１～第３の変形例による光源駆動装置１、１ａ～１ｃの何れかを適用させることもできる。この場合、発光タイミング制御部３３５は、上述した制御回路６０と同等の機能を含み、発光トリガ信号が供給されたタイミングに応じて、クロック生成部３３４で生成されたクロック信号ＣＬＫと同一の周期の信号Ｓｉｇを生成する。
画素アレイ部３３１は、行列状の配列で配置される、それぞれ受光素子を含む複数の画素回路３３０を含む。各画素回路３３０の動作は、測距制御部３３３の指示に従った画素制御部３３２により制御される。例えば、画素制御部３３２は、各画素回路３３０からの画素信号の読み出しを、行方向にｐ個、列方向にｑ個の、（ｐ×ｑ）個の画素回路３３０を含むブロック毎に制御することができる。また、画素制御部３３２は、当該ブロックを単位として、各画素回路３３０を行方向にスキャンし、さらに列方向にスキャンして、各画素回路３３０から画素信号を読み出すことができる。これに限らず、画素制御部３３２は、各画素回路３３０をそれぞれ単独で制御することもできる。
さらに、画素制御部３３２は、画素アレイ部３３１の所定領域を対象領域として、対象領域に含まれる画素回路３３０を、画素信号を読み出す対象の画素回路３３０とすることができる。さらにまた、画素制御部３３２は、複数行（複数ライン）を纏めてスキャンし、それを列方向にさらにスキャンして、各画素回路３３０から画素信号を読み出すこともできる。
各画素回路３３０から読み出された画素信号は、測距処理部３３７に供給される。測距処理部３３７は、変換部３４０と、生成部３４１と、信号処理部３４２と、を含む。
各画素回路３３０から読み出され、画素アレイ部３３１から出力された画素信号は、変換部３４０に供給される。ここで、画素信号は、対象領域に含まれる各画素回路３３０から非同期で読み出され、変換部３４０に供給される。すなわち、画素信号は、対象領域に含まれる各画素回路３３０において光が受光されたタイミングに応じて受光素子から読み出され、出力される。
変換部３４０は、画素アレイ部３３１から供給された画素信号を、デジタル情報に変換する。すなわち、画素アレイ部３３１から供給される画素信号は、当該画素信号が対応する画素回路３３０に含まれる受光素子に光が受光されたタイミングに対応して出力される。変換部３４０は、供給された画素信号を、当該タイミングを示す時間情報に変換する。
生成部３４１は、変換部３４０により画素信号が変換された時間情報に基づきヒストグラムを生成する。ここで、生成部３４１は、カウンタを有し、時間情報を、所定に設定された単位時間ＴPに応じた階級（ビン(bins)）に基づき分類し、ビン毎にカウンタにより計数し、ヒストグラムを生成する。
信号処理部３４２は、生成部３４１により生成されたヒストグラムのデータに基づき所定の演算処理を行い、例えば距離情報を算出する。信号処理部３４２は、例えば、生成部３４１により生成されたヒストグラムのデータに基づき、単位時間ＴPに受光した光量Ｎを求める。信号処理部３４２は、この光量Ｎに基づき距離Ｄを求めることができる。
信号処理部３４２で求められた距離Ｄを示す測距データは、インタフェース３３６に供給される。インタフェース３３６は、信号処理部３４２から供給された測距データを、出力データとして外部に出力する。インタフェース３３６としては、例えばＭＩＰＩ（登録商標）(Mobile Industry Processor Interface)を適用することができる。
なお、上述では、信号処理部３４２で求められた距離Ｄを示す測距データを、インタフェース３３６を介して外部に出力しているが、これはこの例に限定されない。すなわち、生成部３４１により生成されたヒストグラムのデータであるヒストグラムデータを、インタフェース３３６から外部に出力する構成としてもよい。インタフェース３３６から出力されたヒストグラムデータは、例えば外部の情報処理装置に供給され、適宜、処理される。
上述した構成において、発光タイミング制御部３３５に対して第１の実施形態およびその各変形例で説明した光源駆動装置１、１ａ～１ｄの何れかを適用することで、発光トリガの入力に応じた光源部３１１における発光タイミングを、より高い精度で制御できる。発光タイミングを高い精度で制御することで、測距を高精度化することが可能となる。また、光源部３１１による発光タイミングは、電圧変動や温度環境の影響を受けるが、ファイン遅延回路２０おける遅延を制御することで、この影響分の調整も可能である。
なお、上述では、本開示に係る光源駆動装置１、１ａ～１ｄが間接ＴｏＦ方式による測距を行う測距装置に適用したものとして説明したが、これはこの例に限定されない。例えば、本開示に係る光源駆動装置１、１ａ～１ｄは、光源から光が射出されてから、当該光が被測定物により反射され受光されるまでの時間に基づき測距を行う、直接ＴｏＦ方式による測距を行う測距装置にも適用可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成も取ることができる。
（１）
入力された信号に対してクロック信号に基づき第１の時間分解能で遅延を与える第１の遅延回路と、
前記第１の遅延回路と直列に接続され、入力された信号に対して前記クロック信号に基づき前記第１の時間分解能と異なる精度の第２の時間分解能で遅延を与え、光源を駆動するための信号として出力する第２の遅延回路と、
を備える光源駆動装置。
（２）
前記第２の遅延回路の出力に基づく第１の位相と、前記第１の遅延回路に入力される信号に基づく第２の位相とを比較し、比較結果に基づき、前記第１の遅延回路による遅延を制御する第１の制御信号と、前記第２の遅延回路による遅延を制御する第２の制御信号と、を生成する位相比較回路、
をさらに備える、
前記（１）に記載の光源駆動装置。
（３）
前記第２の時間分解能は、前記第１の時間分解能より精度が高い、
前記（１）または（２）に記載の光源駆動装置。
（４）
前記第１の遅延回路の出力を前記第２の遅延回路により遅延された信号に同期させる同期回路、
をさらに備える、
前記（３）に記載の光源駆動装置。
（５）
前記位相比較回路は、
前記第１の位相と前記第２の位相との差分に応じてカウントを行い、前記カウントを行ったカウント値に基づき前記第１の制御信号および前記第２の制御信号を出力する、
前記（２）乃至（４）の何れかに記載の光源駆動装置。
（６）
前記位相比較回路は、
ｎビットのカウンタを用いて前記カウントを行い、
前記カウント値の下位ｍビット（ｍ＜ｎ）の値の変化に応じて前記第２の制御信号を出力し、
前記カウント値の上位（ｎ－ｍ）ビットの値の変化に応じて前記第１の制御信号を出力する、
前記（５）に記載の光源駆動装置。
（７）
前記位相比較回路は、
ｎビットのカウンタを用いて前記カウントを行い、
前記カウント値の上位ｋビット（ｋ＜ｎ）の値のうち下位ｍビットの値の変化に応じて前記第２の制御信号を出力し、
前記カウント値の上位（ｎ－ｋ）ビットの値の変化に応じて前記第１の制御信号を出力する、
前記（５）に記載の光源駆動装置。
（８）
前記第２の遅延回路の出力に応じて前記光源を駆動する駆動回路、
をさらに備える、
前記（２）乃至（７）の何れかに記載の光源駆動装置。
（９）
入力された信号に対して前記クロック信号と前記第１の制御信号とに基づき前記第１の時間分解能で遅延を与える第３の遅延回路と、
前記第３の遅延回路と直列に接続され、入力された信号に対して前記クロック信号と前記第２の制御信号に基づき前記第２の時間分解能で遅延を与える第４の遅延回路と、
前記第４の遅延回路の出力に応じて前記光源を駆動する駆動回路と、
前記駆動回路の機能を複製した複製駆動回路と、
をさらに備え、
前記複製駆動回路は、
前記第２の遅延回路の出力が供給され、
前記位相比較回路は、
前記第２の遅延回路の出力に基づく前記複製駆動回路の出力の位相を前記第１の位相として、前記第２の位相と比較する、
前記（２）乃至（７）の何れかに記載の光源駆動装置。
（１０）
入力された信号に対して前記クロック信号と前記第１の制御信号とに基づき前記第１の時間分解能で遅延を与える第３の遅延回路と、
前記第３の遅延回路と直列に接続され、入力された信号に対して前記クロック信号と前記第２の制御信号に基づき前記第２の時間分解能で遅延を与える第４の遅延回路と、
前記第４の遅延回路の出力に応じて前記光源を駆動する駆動回路と、
前記駆動回路の機能を複製した複製駆動回路と、
をさらに備え、
前記複製駆動回路は、
前記第２の遅延回路の出力が供給される、
前記（２）乃至（７）の何れかに記載の光源駆動装置。
（１１）
前記第１の制御信号による遅延量と、前記第２の制御信号による遅延量とにオフセットを加算する加算器、
をさらに備える、
前記（９）または（１０）に記載の光源駆動装置。
（１２）
前記クロック信号に基づき、位相が９０°毎に異なる複数のクロック信号を生成する信号生成回路をさらに備え、
前記第２の遅延回路は、
入力された信号に対して、前記第２の制御信号に従い、前記信号生成回路で生成されたクロック信号を用いて少なくとも０°乃至９０°の範囲の位相角で遅延を与える、
前記（２）乃至（１１）の何れかに記載の光源駆動装置。
（１３）
前記信号生成回路により生成された前記複数のクロック信号のうち何れを前記クロック信号として前記第１の遅延回路に供給するかを、前記第１の制御信号に応じて選択する第１のセレクタ、
をさらに備える、
前記（１２）に記載の光源駆動装置。
（１４）
前記第１の遅延回路は、
それぞれ入力された信号を前記クロック信号に応じて遅延させる、直列接続される複数の遅延素子と、
前記複数の遅延素子および前記複数の遅延素子のうち先頭の遅延素子の何れの出力を前記第２の遅延回路に供給するかを前記第１の制御信号に応じて選択する第２のセレクタと、
を含む、
前記（２）乃至（１３）の何れかに記載の光源駆動装置。
（１５）
前記第１の遅延回路は、
インバータ回路と、前記第１の制御信号に応じて容量が可変とされる可変容量と、を組み合わせて、入力された信号に対して遅延を与える、
前記（２）乃至（１３）の何れかに記載の光源駆動装置。
（１６）
前記第１の遅延回路は、
前記第１の制御信号に応じて電流制限されるインバータ回路を用いて、入力された信号に対して遅延を与える、
前記（２）乃至（１３）の何れかに記載の光源駆動装置。
（１７）
前記第１の遅延回路は、
インバータ回路と、それぞれ前記第１の制御信号に応じて時定数が可変とされる、抵抗と容量とが直列接続されるＲＣ回路と、を組み合わせて、入力された信号に対して遅延を与える、
前記（２）乃至（１３）の何れかに記載の光源駆動装置。
（１８）
駆動信号に応じて光を発光する光源部と、
光を受光する受光部と、
前記光源部により光が発光された発光タイミングと、前記受光部により光が受光された受光タイミングと、に基づき測距を行う測距部と、
入力された信号に対してクロック信号に基づき第１の時間分解能で遅延を与える第１の遅延回路と、
前記第１の遅延回路と直列に接続され、入力された信号に対して前記クロック信号に基づき前記第１の時間分解能と異なる精度の第２の時間分解能で遅延を与える第２の遅延回路と、
前記第２の遅延回路の出力に応じて、前記光源部を駆動するための前記駆動信号を生成する駆動回路と、
を備える測距装置。
（１９）
前記測距部は、間接ＴｏＦ(Time of Flight)方式により前記測距を行う、
前記（１８）に記載の測距装置。
１，１ａ，１ｂ，１ｃ，１ｄ，５００ 光源駆動装置
１０，１０ａ，１０ｂ，１０ｃ，１０ｍａｉｎ コース遅延回路
２０，２０ａ，２０ｂ，２０ｍａｉｎ ファイン遅延回路
３０ 位相比較回路
３１ａ，３１ｂ 加算器
４０ ＬＤドライバ
４０ｒｅｐ レプリカＬＤドライバ
４１ ＬＤ
６０ 制御回路
６１ ＰＬＬ
１００，２０１，３００ ＦＦ回路
１０１，１２０，２４０ セレクタ
１１１，１１５ 可変容量
１１２ａ，１１２ｂ 電流制限回路
１１３ 容量
１１４ 可変抵抗
２００，２００ａ，２００ｂ 位相変更回路
２１０ａ，２１０ｂ Ｉ／Ｑ生成回路
２２０，２２０1，２２０2，２２０3，２２０4 位相補間回路
２２１ａ，２２１ｂ，２２２ インバータ回路
２３０ 位相回転器
３０１ 制御信号生成部
３１０ 測距部
３１１ 光源部
３１２ 受光部
３３１ 画素アレイ部
３３３ 測距制御部
３３４ クロック生成部
３３５ 発光タイミング制御部
３３７ 測距処理部
１０００ ＬＤＤチップ
１２００ｂ ＬＤアレイ
１２０１ カソード端子
１２０２ アノード端子
３０００ 測距装置
３０１０ カウンタ

Claims (19)

  1. 入力された信号に対してクロック信号に基づき第１の時間分解能で遅延を与える第１の遅延回路と、
    前記第１の遅延回路と直列に接続され、入力された信号に対して前記クロック信号に基づき前記第１の時間分解能と異なる精度の第２の時間分解能で遅延を与え、光源を駆動するための信号として出力する第２の遅延回路と、
    を備える光源駆動装置。
  2. 前記第２の遅延回路の出力に基づく第１の位相と、前記第１の遅延回路に入力される信号に基づく第２の位相とを比較し、比較結果に基づき、前記第１の遅延回路による遅延を制御する第１の制御信号と、前記第２の遅延回路による遅延を制御する第２の制御信号と、を生成する位相比較回路、
    をさらに備える、
    請求項１に記載の光源駆動装置。
  3. 前記第２の時間分解能は、前記第１の時間分解能より精度が高い、
    請求項１に記載の光源駆動装置。
  4. 前記第１の遅延回路の出力を前記第２の遅延回路により遅延された信号に同期させる同期回路、
    をさらに備える、
    請求項３に記載の光源駆動装置。
  5. 前記位相比較回路は、
    前記第１の位相と前記第２の位相との差分に応じてカウントを行い、前記カウントを行ったカウント値に基づき前記第１の制御信号および前記第２の制御信号を出力する、
    請求項２に記載の光源駆動装置。
  6. 前記位相比較回路は、
    ｎビットのカウンタを用いて前記カウントを行い、
    前記カウント値の下位ｍビット（ｍ＜ｎ）の値の変化に応じて前記第２の制御信号を出力し、
    前記カウント値の上位（ｎ－ｍ）ビットの値の変化に応じて前記第１の制御信号を出力する、
    請求項５に記載の光源駆動装置。
  7. 前記位相比較回路は、
    ｎビットのカウンタを用いて前記カウントを行い、
    前記カウント値の上位ｋビット（ｋ＜ｎ）の値のうち下位ｍビットの値の変化に応じて前記第２の制御信号を出力し、
    前記カウント値の上位（ｎ－ｋ）ビットの値の変化に応じて前記第１の制御信号を出力する、
    請求項５に記載の光源駆動装置。
  8. 前記第２の遅延回路の出力に応じて前記光源を駆動する駆動回路、
    をさらに備える、
    請求項２に記載の光源駆動装置。
  9. 入力された信号に対して前記クロック信号と前記第１の制御信号とに基づき前記第１の時間分解能で遅延を与える第３の遅延回路と、
    前記第３の遅延回路と直列に接続され、入力された信号に対して前記クロック信号と前記第２の制御信号に基づき前記第２の時間分解能で遅延を与える第４の遅延回路と、
    前記第４の遅延回路の出力に応じて前記光源を駆動する駆動回路と、
    前記駆動回路の機能を複製した複製駆動回路と、
    をさらに備え、
    前記複製駆動回路は、
    前記第２の遅延回路の出力が供給され、
    前記位相比較回路は、
    前記第２の遅延回路の出力に基づく前記複製駆動回路の出力の位相を前記第１の位相として、前記第２の位相と比較する、
    請求項２に記載の光源駆動装置。
  10. 入力された信号に対して前記クロック信号と前記第１の制御信号とに基づき前記第１の時間分解能で遅延を与える第３の遅延回路と、
    前記第３の遅延回路と直列に接続され、入力された信号に対して前記クロック信号と前記第２の制御信号に基づき前記第２の時間分解能で遅延を与える第４の遅延回路と、
    前記第４の遅延回路の出力に応じて前記光源を駆動する駆動回路と、
    前記駆動回路の機能を複製した複製駆動回路と、
    をさらに備え、
    前記複製駆動回路は、
    前記第２の遅延回路の出力が供給される、
    請求項２に記載の光源駆動装置。
  11. 前記第１の制御信号による遅延量と、前記第２の制御信号による遅延量とにオフセットを加算する加算器、
    をさらに備える、
    請求項９に記載の光源駆動装置。
  12. 前記クロック信号に基づき、位相が９０°毎に異なる複数のクロック信号を生成する信号生成回路をさらに備え、
    前記第２の遅延回路は、
    入力された信号に対して、前記第２の制御信号に従い、前記信号生成回路で生成されたクロック信号を用いて少なくとも０°乃至９０°の範囲の位相角で遅延を与える、
    請求項２に記載の光源駆動装置。
  13. 前記信号生成回路により生成された前記複数のクロック信号のうち何れを前記クロック信号として前記第１の遅延回路に供給するかを、前記第１の制御信号に応じて選択する第１のセレクタ、
    をさらに備える、
    請求項１２に記載の光源駆動装置。
  14. 前記第１の遅延回路は、
    それぞれ入力された信号を前記クロック信号に応じて遅延させる、直列接続される複数の遅延素子と、
    前記複数の遅延素子および前記複数の遅延素子のうち先頭の遅延素子の何れの出力を前記第２の遅延回路に供給するかを前記第１の制御信号に応じて選択する第２のセレクタと、
    を含む、
    請求項２に記載の光源駆動装置。
  15. 前記第１の遅延回路は、
    インバータ回路と、前記第１の制御信号に応じて容量が可変とされる可変容量と、を組み合わせて、入力された信号に対して遅延を与える、
    請求項２に記載の光源駆動装置。
  16. 前記第１の遅延回路は、
    前記第１の制御信号に応じて電流制限されるインバータ回路を用いて、入力された信号に対して遅延を与える、
    請求項２に記載の光源駆動装置。
  17. 前記第１の遅延回路は、
    インバータ回路と、それぞれ前記第１の制御信号に応じて時定数が可変とされる、抵抗と容量とが直列接続されるＲＣ回路と、を組み合わせて、入力された信号に対して遅延を与える、
    請求項２に記載の光源駆動装置。
  18. 駆動信号に応じて光を発光する光源部と、
    光を受光する受光部と、
    前記光源部により光が発光された発光タイミングと、前記受光部により光が受光された受光タイミングと、に基づき測距を行う測距部と、
    入力された信号に対してクロック信号に基づき第１の時間分解能で遅延を与える第１の遅延回路と、
    前記第１の遅延回路と直列に接続され、入力された信号に対して前記クロック信号に基づき前記第１の時間分解能と異なる精度の第２の時間分解能で遅延を与える第２の遅延回路と、
    前記第２の遅延回路の出力に応じて、前記光源部を駆動するための前記駆動信号を生成する駆動回路と、
    を備える測距装置。
  19. 前記測距部は、間接ＴｏＦ(Time of Flight)方式により前記測距を行う、
    請求項１８に記載の測距装置。
JP2021040384A 2021-03-12 2021-03-12 光源駆動回路および測距装置 Pending JP2022139835A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021040384A JP2022139835A (ja) 2021-03-12 2021-03-12 光源駆動回路および測距装置
PCT/JP2022/008990 WO2022191014A1 (ja) 2021-03-12 2022-03-02 光源駆動回路および測距装置
US18/548,825 US20240146290A1 (en) 2021-03-12 2022-03-02 Light source drive circuit and distance measuring device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021040384A JP2022139835A (ja) 2021-03-12 2021-03-12 光源駆動回路および測距装置

Publications (1)

Publication Number Publication Date
JP2022139835A true JP2022139835A (ja) 2022-09-26

Family

ID=83227196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021040384A Pending JP2022139835A (ja) 2021-03-12 2021-03-12 光源駆動回路および測距装置

Country Status (3)

Country Link
US (1) US20240146290A1 (ja)
JP (1) JP2022139835A (ja)
WO (1) WO2022191014A1 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4530107A (en) * 1982-09-16 1985-07-16 Ampex Corporation Shift register delay circuit
JP3993860B2 (ja) * 2004-04-19 2007-10-17 富士通株式会社 Ｄｌｌ回路
JP4951534B2 (ja) * 2006-01-25 2012-06-13 株式会社アドバンテスト 試験装置および試験方法
KR100776906B1 (ko) * 2006-02-16 2007-11-19 주식회사 하이닉스반도체 파워다운 모드 동안 주기적으로 락킹 동작을 실행하는기능을 가지는 ｄｌｌ 및 그 락킹 동작 방법
JP2013074351A (ja) * 2011-09-27 2013-04-22 Elpida Memory Inc 半導体装置
JP2018113501A (ja) * 2017-01-06 2018-07-19 キヤノン株式会社 電圧制御発振回路及び電圧制御発振回路の制御方法
WO2020129947A1 (ja) * 2018-12-18 2020-06-25 パナソニックセミコンダクターソリューションズ株式会社 Ｄｌｌ回路、時間差増幅回路及び測距撮像装置

Also Published As

Publication number Publication date
US20240146290A1 (en) 2024-05-02
WO2022191014A1 (ja) 2022-09-15

Similar Documents

Publication Publication Date Title
JP5507053B2 (ja) 距離測定装置
TWI243548B (en) Clock generator
US7907023B2 (en) Phase lock loop with a multiphase oscillator
JP6834299B2 (ja) 回路装置、物理量測定装置、電子機器及び移動体
US7990294B2 (en) Parallel-serial conversion circuit and data receiving system
US8536911B1 (en) PLL circuit, method of controlling PLL circuit, and digital circuit
US7394238B2 (en) High frequency delay circuit and test apparatus
CN111149297A (zh) 用于生成时钟信号刷新显示屏幕内容的时钟合成电路及相关技术
WO2020100673A1 (ja) 信号処理装置及び信号処理方法
CN118038799A (zh) 信号产生装置、驱动芯片、显示系统及驱动方法
US20040212410A1 (en) Reduced-size integrated phase-locked loop
WO2022191014A1 (ja) 光源駆動回路および測距装置
US8395429B2 (en) Signal generating device and frequency synthesizer
JPWO2010073458A1 (ja) タイミング発生器および試験装置ならびにテストレートの制御方法
JP6331918B2 (ja) 位相同期回路
US7519087B2 (en) Frequency multiply circuit using SMD, with arbitrary multiplication factor
CN111416601B (zh) 一种pwm控制信号的产生方法、电路及芯片
CN109799868B (zh) 一种数字频率生成器的相位差值器误差补偿方法
WO2022190997A1 (ja) 遅延調整回路および測距装置
JP2013077869A (ja) 時間−デジタル変換器及びｐｌｌ回路
JP2024022243A (ja) 時間デジタル変換装置、測距装置、および移動体
JP6747709B2 (ja) Ａ／ｄ変換装置及びジッタ補正方法
Xiu All digital FPGA-implementable time-average-frequency direct period synthesis for IoT applications
JP6912912B2 (ja) 出力信号状態変更装置
JP7040141B2 (ja) 逓倍クロック生成回路