JP2024022243A - 時間デジタル変換装置、測距装置、および移動体 - Google Patents

Abstract

【課題】高精度の時間デジタル変換を実現する。【解決手段】一開示の時間デジタル変換装置は、第１のタイミングから第２のタイミングまでの時間に応じた時間デジタルデータを出力する時間デジタル変換装置であって、第１のタイミングに応じてクロック信号のカウントを開始する上位カウンタ２６を含み、時間デジタルデータのうちの上位ビットを生成する第１の回路２０Ａと、第２のタイミングに応じて動作を開始する遅延素子２３を含み、時間デジタルデータのうちの下位ビットを生成する第２の回路２０Ｂと、クロック信号に基づき遅延素子２３の出力信号の位相を制御する制御回路５０とを備える。【選択図】 図２

Description

本発明は、時間デジタル変換装置、測距装置、および移動体に関する。

近年、時間をデジタル信号に変換する時間デジタル変換装置（ＴＤＣ：Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が様々な分野に利用されている。特許文献１に記載された時間デジタル変換装置は、３次元（３Ｄ）の距離画像を撮像可能なセンサに適用され、ＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）画素によって検出された光子の飛行時間を計測している。また、特許文献１における時間デジタル変換装置は上位（Ｃｏａｒｓｅ）ＴＤＣと下位（Ｆｉｎｅ）ＴＤＣとを備えている。

国際公開２０１３／０３４７７０号

しかしながら、特許文献１に記載の時間デジタル変換装置において、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーに起因して、変換精度の低下が生じていた。

本明細書の一開示によれば、第１のタイミングから第２のタイミングまでの時間に応じた時間デジタルデータを出力する時間デジタル変換装置であって、前記第１のタイミングに応じてクロック信号のカウントを開始する上位カウンタを含み、前記時間デジタルデータのうちの上位ビットを生成する第１の回路と、前記第２のタイミングに応じて動作を開始する遅延素子を含み、前記時間デジタルデータのうちの下位ビットを生成する第２の回路と、前記クロック信号に基づき前記遅延素子の出力信号の位相を制御する制御回路とを備える時間デジタル変換装置が提供される。

本発明によれば、高精度の時間デジタル変換を実現することが可能となる。

第１実施形態における距離画像センサシステムの概略図である。 第１実施形態における距離画像センサのブロック図である。 第１実施形態における画素の回路図である。 第１実施形態における時間デジタル変換装置の回路図である。 第１実施形態における時間デジタル変換装置の回路図である。 第１実施形態における時間デジタル変換装置の回路図である。 第１実施形態における時間デジタル変換装置の回路図である。 第１実施形態における時間デジタル変換装置の回路図である。 第１実施形態における距離画像センサのタイミングチャートである。 第１実施形態における距離画像センサのタイミングチャートである。 第２実施形態における距離画像センサのタイミングチャートである。 第３実施における時間デジタル変換装置の回路図である。 第３実施における時間デジタル変換装置の回路図である。 第４実施における光飛行時間型の距離画像センサのブロック図である。 第５実施における光飛行時間型の距離画像センサのブロック図である。 第６実施形態における時間デジタル変換装置の概略図である。 第７実施形態における機器の構成例の図である。

本発明の実施形態について図面を用いて以下に説明する。以下に示す形態は、本発明の技術思想を具体化するためのものであって、本発明を限定するものではない。各図面が示す部材の大きさや位置関係は、説明を明確にするために誇張していることがある。以下の説明において、同一の構成については同一の番号を付して説明を省略することがある。

［第１実施形態］
図１は、本実施形態における距離画像センサシステムの概略図である。距離画像センサシステムは、光の飛行時間（ＴＯＦ：Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）に基づき対象物までの距離を測定する測距装置であって、発光部１１０、光学系１０５、距離画像センサ１００、画像処理回路１０１、メモリ１０２、モニタ１０３を備える。

発光部１１０は対象物に向けてレーザなどのパルス光を照射可能である。光学系１０５は、１枚または複数枚のレンズを含み、対象物で反射した像光（入射光）を距離画像センサ１００の受光面（受光部）に結像させる。距離画像センサ１００は、単一光子を受光するＳＰＡＤ（Ｓｉｎｇｌｅ Ｐｈｏｔｏｎ Ａｖａｌａｎｃｈｅ Ｄｉｏｄｅ）、発光から受光までの時間をデジタル信号に変換する時間デジタル変換装置を含む。画像処理回路１０１は、時間デジタル変換装置から出力された信号および既知である光の速度に基づき、対象物までの距離に応じた距離画像を生成する。生成された距離画像は、メモリ１０２、モニタ１０３に出力される。メモリ１０２は距離画像を記憶し、モニタ１０３は距離画像を表示可能である。

図２は、本実施形態における距離画像センサ１００のブロック図である。距離画像センサ１００は、複数行および複数列に渡って配された複数の画素１０と、複数の画素１０からの信号に基づき発光から受光までの時間をデジタル信号に変換する時間デジタル変換装置とを含む。デジタル変換装置はさらに、ＴＤＣ２０、分周器３０、信号発生回路４０、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５０、補正回路６０を含む。以下、図２乃至図８を参照しながら、距離画像センサ１００の各部の構成を詳述する。

図３は本実施形態における画素１０の回路図である。画素１０はＳＰＡＤ１１、クエンチ素子１２、波形整形部１３を含み、パルス光の受光部として機能する。ＳＰＡＤ１１は、光電変換により入射光に応じた電荷対を生成する。ＳＰＡＤ１１のアノードには、電圧ＶＬ（第１電圧）が供給され、ＳＰＡＤ１１のカソードには、アノードに供給される電圧ＶＬよりも高い電圧ＶＨ（第２電圧）が供給される。アノードとカソードには、逆バイアス電圧が印加され、ＳＰＡＤ１１はアバランシェ増倍可能な状態となる。逆バイアス電圧が供給された状態においてＳＰＡＤ１１に光子が入射すると、光子によって生じた電荷がアバランシェ増倍を起こし、アバランシェ電流が発生する。

クエンチ素子１２は、電圧ＶＨを供給する電源線とＳＰＡＤ１１のカソードとの間に設けられる。クエンチ素子１２は、アバランシェ増倍による信号増倍時に負荷回路（クエンチ回路）として機能し、ＳＰＡＤ１１に供給する電圧を抑制し、アバランシェ増倍を抑制する働きを持つ（クエンチ動作）。また、クエンチ素子１２は、クエンチ動作で電圧降下した分の電流を流すことにより、ＳＰＡＤ１１に供給する電圧を電圧ＶＨへと戻す働きを持つ（リチャージ動作）。

波形整形部１３は、光子の入射により生じた出力に基づく検出パルスを生成する信号生成部として機能する。すなわち、波形整形部１３は、光子検出時に得られるＳＰＡＤ１１のカソードの電位変化を整形して、矩形波のＳＴＯＰ信号（検出パルス）を出力する。波形整形部１３は、例えば、インバータ回路により構成され得る。図３には、１つのインバータ回路が示されているが、複数のインバータ回路を直列接続した回路が用いられてもよい。また、波形整形効果を有する他の回路が用いられてもよい。

図４は、本実施形態におけるＴＤＣ２０の回路図である。ＴＤＣ２０は画素１０の行毎に設けられ、各列の画素１０は未図示の操作回路によって順次、ＴＤＣ２０に接続され得る。ＴＤＣ２０は、シーケンサ２１、マルチプレクサ２２、多相ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）２３、下位エンコーダ２４、下位カウンタ２５、上位カウンタ２６を含む。なお、以下の説明において、上位カウンタ２６を上位ＴＤＣ２０Ａ（第１の回路）と称し、多相ＶＣＯ２３、下位エンコーダ２４、下位カウンタ２５を下位ＴＤＣ２０Ｂ（第２の回路）と称することがある。

シーケンサ２１には、ＳＴＡＲＴ信号、ＳＴＯＰ信号、クロック信号ＴＤＣＬＫが入力される。ＳＴＡＲＴ信号は、図１の発光部１１０の発光タイミング（第１のタイミング）に同期した信号である。ＴＤＣ２０はＳＴＡＲＴ信号に応じて時間計測を開始する。ＳＴＯＰ信号は、画素１０から出力される信号である。すなわち、ＳＴＯＰ信号は、発光部１１０から発せられ、対象物で反射したパルス光が画素１０によって受光されたタイミング（第２のタイミング）を表している。ＴＤＣ２０は、ＳＴＡＲＴ信号からＳＴＯＰ信号までの時間をデジタル信号に変換することができる。クロック信号ＴＤＣＬＫは、複数のＴＤＣ２０に共通した参照クロックである。また、クロック信号ＴＤＣＬＫは、ＴＤＣ２０のみならず、図１の距離画像センサシステムの全体において用いられる、所謂グローバルクロックである。シーケンサ２１は、入力されたＳＴＡＲＴ信号、ＳＴＯＰ信号、クロック信号ＴＤＣＬＫに基づいて、上位カウンタ２６のクロック信号ＣｏａｒｓｅＣＬＫ、多相ＶＣＯ２３を制御するシーケンサ信号ＥＮＳを生成する。

マルチプレクサ２２は、動作モードに応じて、シーケンサ信号ＥＮＳまたは信号発生回路４０からの信号ＰＥＲＩＯＤのいずれかを選択し、選択した信号をイネーブル信号ＥＮとして多相ＶＣＯ２３に出力する切り替え回路である。本実施形態における時間デジタル変換装置は、対象物の距離画像を測定する距離画像測定モードと、下位エンコーダ２４、下位カウンタ２５、上位カウンタ２６の周期を測定する周期測定モードとを有している。マルチプレクサ２２は、距離画像測定モード（第１の動作モード）においては、シーケンサ信号ＥＮＳをイネーブル信号ＥＮとして出力し、周期測定モード（第２の動作モード）においては補正処理のための信号ＰＥＲＩＯＤをイネーブル信号ＥＮとして出力する。

多相ＶＣＯ２３は、遅延素子であって、リングオシレータ回路などの多相出力型の電圧制御発振器であり得る。リングオシレータ回路がＭ（Ｍは複数の整数）個の反転回路から構成される場合、多相ＶＣＯ２３はＭビット（ｂｉｔ）の信号を出力可能である。多相ＶＣＯ２３の詳細については後述する。

下位エンコーダ２４は、多相ＶＣＯ２３のＭビットの信号をエンコードし、バイナリコードのデータＤｆｉｎｅ＿ｐｈａｓｅを出力する。下位カウンタ２５は、多相ＶＣＯ２３のＭビットの信号のうちの１相（１ビット）のクロック信号をカウントし、バイナリコードのデータＤｆｉｎｅ＿ｃｙｃｌｅを出力する。すなわち、データＤｆｉｎｅ＿ｃｙｃｌｅは多相ＶＣＯ２３の発振周期を表している。上位カウンタ２６は、ＳＴＡＲＴ信号の立ち上がりのタイミングにおいてクロック信号ＣｏａｒｓｅＣＬＫ（クロック信号ＴＤＣＬＫ）のカウントを開始し、ＳＴＯＰ信号の立ち上がりから所定期間の経過後にカウントを停止する。上位カウンタ２６は、カウント結果をバイナリコードのデータＤｃｏａｒｓｅとして出力する。なお、以下の説明において、上位カウンタ２６のデータＤｃｏａｒｓｅを上位ＴＤＣデータ（上位ビット）と称し、下位カウンタ２５のデータＤｆｉｎｅ＿ｃｙｃｌｅおよび下位エンコーダ２４のデータＤｆｉｎｅ＿ｐｈａｓｅを下位ＴＤＣデータ（下位ビット）と称することがある。

図５は、上述のシーケンサ２１の詳細を表す回路図である。シーケンサ２１は、フリップフロップ２１１、２１２、ゲート２１３、２１４、２１５を備え、ＴＤＣ２０の動作を制御する。なお、図示されていないが、ＳＴＡＲＴ信号およびＳＴＯＰ信号をラッチする回路がシーケンサ２１の前段に設けられている。フリップフロップ２１１、２１２はＤ型であって、カスケード接続されている。すなわち、フリップフロップ２１１の入力ノードＤにはＳＴＯＰ信号が入力され、フリップフロップ２１１の出力ノードはフリップフロップ２１２の入力ノードＤに接続されている。フリップフロップ２１１、２１２のクロックノードにはクロック信号ＴＤＣＬＫが入力されている。フリップフロップ２１２の出力ノードはゲート２１３、２１４のそれぞれの反転入力ノードに接続されている。ゲート２１３の非反転入力ノードにはクロック信号ＴＤＣＬＫが入力され、ゲート２１４の非反転入力ノードにはＳＴＯＰ信号が入力されている。ＳＴＯＰ信号の立ち上がりのタイミングから、クロック信号ＴＤＣＬＫの２回の立ち上がりのタイミングまで、シーケンサ信号ＥＮＳはハイレベルを維持する。シーケンサ信号ＥＮＳは、イネーブル信号ＥＮとしてマルチプレクサ２２から多相ＶＣＯ２３に出力される。また、ゲート２１５の一方の入力ノードにはＳＴＡＲＴ信号が入力され、他方の入力ノードはゲート２１３の出力ノードに接続されている。従って、ＳＴＡＲＴ信号の立ち上がりのタイミングから、ＳＴＯＰ信号の立ち上がりの後のクロック信号ＴＤＣＬＫの２回の立ち上がりのタイミングまで、クロック信号ＴＤＣＬＫがゲート２１５の出力ノードから出力される。ゲート２１５の出力ノードにおけるクロック信号ＴＤＣＬＫはクロック信号ＣｏａｒｓｅＣＬＫとして上位カウンタ２６に出力される。

図６は、多相ＶＣＯ２３の詳細を表す回路図である。上述したように、多相ＶＣＯ２３はＭ個の反転回路２３１～２３Ｍを含むリングオシレータ回路で構成される。反転回路２３１の非反転出力ノードは、反転回路２３２の反転入力ノードに接続され、反転回路２３１の反転出力ノードは反転回路２３２の非反転入力ノードに接続される。同様に、反転回路２３２～２３Ｍは縦続接続され、反転回路２３Ｍの出力ノードは反転回路２３１の入力ノードに接続される。また、反転回路２３１～２３Ｍにはイネーブル信号ＥＮが入力されている。イネーブル信号ＥＮがハイレベルになると、反転回路２３１～２３Ｍのそれぞれの出力ノードの出力信号は、所定の遅延時間を伴いながら順次、反転を繰り返す。これにより、多相ＶＣＯ２３はＭビットの多位相発振器として動作する。イネーブル信号ＥＮがローレベルになると、反転回路２３１～２３Ｍの反転動作は停止し、Ｍビットの出力信号は初期値（初期位相）にリセットされる。また、多相ＶＣＯ２３には制御電圧ＶＣＴＲＬが印加され、反転回路２３１～２３Ｍの発振周波数および位相は制御電圧ＶＣＴＲＬによって制御され得る。例えば、制御電圧ＶＣＴＲＬは、反転回路２３１～２３Ｍを構成する電流源トランジスタまたは負荷トランジスタのゲートノードに印加される。これにより、反転回路２３１～２３Ｍの遅延時間（位相）は制御電圧ＶＣＴＲＬに応じて変化し、リングオシレータ回路の発振周波数および位相の制御が可能となる。

分周器３０、信号発生回路４０は、周期測定モードのための信号ＰＥＲＩＯＤを生成する。図７は信号発生回路４０の回路図である。信号発生回路４０はフリップフロップ４１、４２、ゲート４３を含む。フリップフロップ４１、４２はＤ型であって、カスケード接続されている。フリップフロップ４１の入力ノードＤはハイレベル（電源電圧）に設定され、フリップフロップ４１のノードＮ１はフリップフロップ４２の入力ノードＤに接続されている。また、フリップフロップ４１、４２のクロックノードには、クロック信号ＴＤＣＬＫが入力されている。ゲート４３の非反転入力ノードはノードＮ１に接続され、ゲート４３の反転入力ノードはノードＮ２に接続されている。フリップフロップ４１、４２のリセットノードにおける信号ＲＥＳＥＴがローレベルになった後、クロック信号ＴＤＣＬＫの立ち上がりのタイミングにおいて、ノードＮ１はハイレベルとなる。１周期後のクロック信号ＴＤＣＬＫの立ち上がりのタイミングにおいて、ノードＮ２はハイレベルとなる。このため、ゲート４３の出力ノードからは１周期のクロック信号ＴＤＣＬＫにおいてハイレベルとなる信号ＰＥＲＩＯＤが出力される。また、信号発生回路４０の前段において、分周器３０がクロック信号ＴＤＣＬＫを分周することにより、クロック信号ＴＤＣＬＫの２周期毎、４周期毎にハイレベルとなる信号ＰＥＲＩＯＤを生成することも可能となる。

図８は本実施形態におけるＰＬＬ回路（制御回路）５０の回路図である。ＰＬＬ回路５０は位相同期回路であって、位相比較器５１、ループフィルタ５２、多相ＶＣＯ５３、分周器５４を含む。位相比較器５１、ループフィルタ５２、分周器５４は、制御電圧（制御信号）ＶＣＴＲＬを多相ＶＣＯ５３にフィードバックするフィードバック回路を構成している。

多相ＶＣＯ５３はリングオシレータ回路で構成され、多相ＶＣＯ２３と同じ特性を有していることが望ましい。例えば、多相ＶＣＯ５３は半導体基板上において多相ＶＣＯ２３と同じ回路構成およびサイズを有するレプリカ回路として構成され得る。分周器５４は、多相ＶＣＯ５３のＭビットのうちの１ビットのクロック信号の周波数を１／Ｎ（Ｎは２以上の整数）に分周し、フィードバッククロック信号ＦＢＣＬＫを出力する。すなわち、フィードバッククロック信号ＦＢＣＬＫは多相ＶＣＯ５３の発振周期の分周信号である。位相比較器５１は、位相比較回路およびチャージポンプ回路を備え、クロック信号ＴＤＣＬＫおよびフィードバッククロック信号ＦＢＣＬＫの位相差を積分したチャージポンプ電圧を出力する。ループフィルタ５２はチャージポンプ電圧を平滑化し、制御電圧ＶＣＴＲＬを出力する。制御電圧ＶＣＴＲＬは多相ＶＣＯ５３に入力され、多相ＶＣＯ５３の位相は制御電圧ＶＣＴＲＬによって制御される。これにより、クロック信号ＴＤＣＬＫと多相ＶＣＯ５３の出力信号を分周したフィードバッククロック信号ＦＢＣＬＫとが同位相となる。また、制御電圧ＶＣＴＲＬはそれぞれのＴＤＣ２０の多相ＶＣＯ２３に同様に供給される。ＴＤＣ２０の多相ＶＣＯ２３は、クロック信号ＴＤＣＬＫの周波数のＮ倍（Ｎは２以上の整数）の周波数で発振し、かつ、各々の多相ＶＣＯ２３の位相は同期化される。このように、複数のＴＤＣ２０の多相ＶＣＯ２３の周波数および位相は、共通のＰＬＬ回路５０によって制御されるため、製造プロセス、電圧、温度に対してロバストである。従って、多相ＶＣＯ２３、５３の素子サイズを小さくしたとしても、複数のＴＤＣ２０における特性変動を抑えることができ、消費電力を低減しながら、高精度の時間デジタル変換を実現することが可能となる。

続いて、本実施形態における距離画像センサの動作を説明する。図９は距離画像センサのタイミングチャートであって、距離画像測定モードにおける動作を表している。なお、実際の回路においては動作遅延が生じ得るが、図１０のタイミングチャートは、回路の動作遅延がないものとして表されている。距離画像測定モードにおいて、マルチプレクサ２２はシーケンサ２１からのシーケンサ信号ＥＮＳをイネーブル信号ＥＮとして多相ＶＣＯ２３に出力する。

時刻ｔ１０において、クロック信号ＴＤＣＬＫの立ち上がりのタイミングに同期して、ＳＴＡＲＴ信号がローレベルからハイレベルに遷移し、発光部１１０は対象物に向けてパルス光を発光する（第１のタイミング）。シーケンサ２１はクロック信号ＴＤＣＬＫをクロック信号ＣｏａｒｓｅＣＬＫとして上位カウンタ２６に出力し、上位カウンタ２６はカウント動作を開始する。クロック信号ＣｏａｒｓｅＣＬＫの立ち上がりのタイミングにおいて、データＤｃｏａｒｓｅは“０”から“１”に変化する。

時刻ｔ１１において、クロック信号ＣｏａｒｓｅＣＬＫの立ち上がりのタイミングにおいて、上位カウンタ２６のデータＤｃｏｒｓｅは“１”から“２”に変化する。

時刻ｔ１２において、画素１０は対象物において反射したパルス光を検出し、ＳＴＯＰ信号を出力する（第２のタイミング）。シーケンサ信号ＥＮＳはローレベルからハイレベルに遷移し、マルチプレクサ２２のイネーブル信号ＥＮも同様にローレベルからハイレベルに遷移する。イネーブル信号ＥＮがハイレベルとなることにより、多相ＶＣＯ２３は発振し始める。

時刻ｔ１３において、クロック信号ＣｏａｒｓｅＣＬＫが立ち上がり、上位カウンタ２６のデータＤｃｏａｒｓｅは“３”から“４”に変化する。また、図５において、シーケンサ２１のフリップフロップ２１１の出力ノードはローレベルからハイレベルとなる。フリップフロップ２１２の出力ノードはローレベルを維持し、シーケンサ信号ＥＮＳはハイレベルを維持している。このため、マルチプレクサ２２からのイネーブル信号ＥＮも同様にハイレベルを維持し、多相ＶＣＯ２３は発振し続ける。また、シーケンサ２１はクロック信号ＴＤＣＬＫをクロック信号ＣｏａｒｓｅＣＬＫとして出力し続ける。

時刻ｔ１４において、クロック信号ＴＤＣＬＫが立ち上がり、図５におけるシーケンサ２１のフリップフロップ２１２の出力ノードはハイレベルとなる。ゲート２１４の出力ノードにおけるシーケンサ信号ＥＮＳはハイレベルからローレベルに遷移する。すなわち、シーケンサ２１は、ＳＴＯＰ信号の立ち上がりのタイミングから、クロック信号の２回の立ち上がりのタイミングにおいて、シーケンサ信号ＥＮＳをローレベルとする。ローレベルのシーケンサ信号ＥＮＳはイネーブル信号ＥＮとしてマルチプレクサ２２から多相ＶＣＯ２３に供給され、多相ＶＣＯ２３は発振を停止する。また、シーケンサ２１はクロック信号ＣｏａｒｓｅＣＬＫの出力を停止し、上位カウンタ２６はカウント動作を停止する。

この後、ＴＤＣ２０は、上位ＴＤＣデータ（Ｄｃｏａｒｓｅ）、下位ＴＤＣデータ（Ｄｆｉｎｅ＿ｃｙｃｌｅ、Ｄｆｉｎｅ＿ｐｈａｓｅ）を出力する。距離画像センサ１００は、これらのデータを演算し、時間デジタルデータ（測定距離情報）として出力する。ＳＴＡＲＴ信号からＳＴＯＰ信号までの時間に対応する時間デジタルデータは、次式のビット列で表される。

ここで、ｂ２はデータＤｆｉｎｅ＿ｃｙｃｌｅのビット長（分解能）を表し、ｂ３はデータＤｆｉｎｅ＿ｐｈａｓｅのビット長（分解能）を表している。例えば、データＤｃｏａｒｓｅのビット長ｂ１が６ビットの“１０１０１０”、データＤｆｉｎｅ＿ｃｙｃｌｅのビット長ｂ２が５ビットの“０１０１０”、データＤｆｉｎｅ＿ｐｈａｓｅのビット長ｂ３が３ビットの“０１０”であるとき、補正前の時間デジタルデータは“１０１０１００１０１００１０”となる。すなわち、６ビットの上位ＴＤＣデータ（上位ビット）と、８ビットの下位ＴＤＣデータ（下位ビット）とが連結され、１４ビット（＝ｂ１＋ｂ２＋ｂ３）の分解能の時間デジタルデータが得られる。ここで、仮に、上位ＴＤＣ２０Ａ、下位ＴＤＣ２０Ｂが非同期で動作した場合、下位ＴＤＣデータおよび上位ＴＤＣデータのつなぎコード、すなわち、第８ビットから第９ビットへの桁上がりにおいて、時間変化に対するビット変化の割合が線形ではなくなり、段差が生じ得る。本実施形態においては、後述するように、ＰＬＬ回路５０、補正回路６０によって上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーを低減することが可能である。

また、本実施形態におけるＴＤＣ２０は、上位ＴＤＣ２０Ａ、下位ＴＤＣ２０Ｂの２段階で時間デジタル変換を行っている。下位ＴＤＣ２０Ｂは高速で動作するため、特に多相ＶＣＯ２３の消費電力は大きくなり得る。しかしながら、本実施形態においては、下位ＴＤＣ２０Ｂの動作時間は受光タイミング（時刻ｔ１２）から所定期間に限られる。すなわち、下位ＴＤＣ２０Ｂの動作時間（時刻ｔ１２～ｔ１４）は、発光タイミングから受光タイミングまでの変換時間（時刻ｔ１０～ｔ１２）に比べて短い。このため、消費電力を抑えながら、下位ＴＤＣ２０Ｂを用いて高精度の時間デジタル変換を実現することが可能となる。

図１０は本実施形態における距離画像センサのタイミングチャートであって、周期測定モードにおける動作を表している。周期測定モードにおいては、クロック信号ＴＤＣＬＫの１周期若しくは複数周期における下位ＴＤＣデータ（Ｄｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋ、データＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋ）が計測される。補正回路６０は計測された下位ＴＤＣデータに基づき、上述の式１の時間デジタルデータを補正することが可能である。なお、図１０において、実際の回路においては動作遅延が生じ得るが、動作遅延がないものとして表されている。周期測定モードにおいて、マルチプレクサ２２は信号発生回路４０からの周期信号ＰＥＲＩＯＤをイネーブル信号ＥＮとして多相ＶＣＯ２３に出力する。

時刻ｔ２０において、図７の信号発生回路４０のフリップフロップ４１、４２のリセットノードはハイレベルであり、フリップフロップ４１、４２はリセット状態である。このため、ノードＮ１、Ｎ２、信号ＰＥＲＩＯＤ、イネーブル信号ＥＮはローレベルであり、多相ＶＣＯ２３は発振を停止している。

時刻ｔ２１において、信号発生回路４０のフリップフロップ４１、４２のリセットノードはハイレベルからローレベルに遷移する。

時刻ｔ２２において、クロック信号ＴＤＣＬＫが立ち上がると、信号発生回路４０のフリップフロップ４１のノードＮ１はローレベルからハイレベルに遷移し、ゲート４３の出力ノードの信号ＰＥＲＩＯＤはローレベルからハイレベルに遷移する。図４のマルチプレクサ２２は信号ＰＥＲＩＯＤをイネーブル信号ＥＮとして出力し、イネーブル信号ＥＮも同様にローレベルからハイレベルに遷移する。多相ＶＣＯ２３は、ハイレベルのイネーブル信号ＥＮを受けて、発振し始める。ＴＤＣ２０における下位エンコーダ２４、下位カウンタ２５は多相ＶＣＯ２３のクロック信号に基づきカウントを開始する。

時刻ｔ２３において、クロック信号ＴＤＣＬＫが立ち上がると、信号発生回路４０のフリップフロップ４２のノードＮ２はローレベルからハイレベルに遷移し、ゲート４３の出力ノードの信号ＰＥＲＩＯＤはハイレベルからローレベルに遷移する。イネーブル信号ＥＮもローレベルとなり、多相ＶＣＯ２３は発振を停止する。下位カウンタ２５はデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋを出力し、下位エンコーダ２４はデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを出力する。データＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋおよびデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋは、クロック信号ＴＤＣＬＫの１周期に相当する。

測定されたデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋ、データＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋは補正回路６０内のメモリに記録され、距離画像測定モードにおける距離情報の補正のために用いられる。なお、データＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋ、データＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋはＴＤＣ２０毎に測定されてもよく、いずれかのＴＤＣ２０について測定されてもよい。

補正回路６０は、周期測定モードにおいて測定されたデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋ、データＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを用いて、距離画像測定モードにおいて測定された時間デジタルデータを補正することが可能である。補正回路６０は、補正処理のためのプログラムを記憶するメモリ、プログラムを実行する演算回路を含み得る。以下、周期測定モードおよび補正処理の詳細を説明する。

補正回路６０は、距離画像測定モードにおける補正前の距離情報（式１）に対して、周期測定モードにおけるデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋ、データＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを用いた補正（キャリブレーション）を行う。補正後の時間デジタルデータは次式に従い算出される。

式２において、ｂ２は下位カウンタ２５のビット長（分解能）を表し、ｂ３は下位エンコーダ２４のビット長（分解能）を表している。式２において、（Ｄｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋ×２^ｂ３＋Ｄｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋ）はクロック信号ＴＤＣＬＫの１周期に対応する下位ＴＤＣデータを表している。補正回路６０は、クロック信号ＴＤＣＬＫの１周期における下位ＴＤＣデータを基準として、距離画像測定モードにおける下位ＴＤＣデータを補正する。これにより、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーを低減し、高精度のＴＤＣを実現することが可能となる。

ここで、本実施形態とは別の手段として、上位ＴＤＣデータおよび下位ＴＤＣデータの繋ぎコードにおける誤差を低下するために、クロック信号ＴＤＣＬＫの周波数を調整することも考えられる。ところが、クロック信号ＴＤＣＬＫはシステムにおいて共通に使用されることも多く、クロック信号ＴＤＣＬＫの周波数の変更はシステムの動作に支障をきたし得る。本実施形態によれば、クロック信号ＴＤＣＬＫを変更することなく、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーを低減することができる。

また、本実施形態において、下位ＴＤＣ２０Ｂの多相ＶＣＯ２３の周波数はＰＬＬ回路５０によって制御されている。すなわち、ＰＬＬ回路５０の多相ＶＣＯ５３の周波数は、クロック信号ＴＤＣＬＫの整数倍の周波数となるように制御電圧ＶＣＴＲＬによって制御され、多相ＶＣＯ５３の制御電圧ＶＣＴＲＬは下位ＴＤＣ２０Ｂの多相ＶＣＯ２３にも供給されている。また、ＰＬＬ回路５０の多相ＶＣＯ５３は下位ＴＤＣ２０Ｂの多相ＶＣＯ２３のレプリカ回路として構成されている。下位ＴＤＣ２０Ｂの多相ＶＣＯ２３はＰＬＬ回路５０のフィードバックループを構成していないが、多相ＶＣＯ２３はＰＬＬ回路５０の多相ＶＣＯ５３と同様に動作し、多相ＶＣＯ２３はクロック信号ＴＤＣＬＫの整数倍の周波数で発振し得る。これにより、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーを低減することが可能である。

また、ＰＬＬ回路５０によって下位ＴＤＣ２０Ｂの多相ＶＣＯ２３の周波数変動、および複数の下位ＴＤＣ２０Ｂにおける発振周波数のばらつきを低減することが可能である。リングオシレータを構成する反転回路の遅延時間はばらつき易く、それぞれの多相ＶＣＯ２３の発振周波数はばらつき得る。低消費電力化のためにリングオシレータの素子サイズは小さく構成されることが好ましいが、この場合、リングオシレータの発振周波数のずれは大きくなり易い。さらに、リングオシレータの発振周波数は、製造プロセス、駆動電圧、温度などの要因によって変動し得る。このため、下位ＴＤＣデータの最下位ビットＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）がばらつき得る。本実施形態によれば、ＰＬＬ回路５０は複数の多相ＶＣＯ２３によって共有され、複数の多相ＶＣＯ２３は共通のＰＬＬ回路５０によって制御されている。また、ＰＬＬ回路５０は多相ＶＣＯ２３のレプリカ回路である多相ＶＣＯ５３によって動作している。従って、下位ＴＤＣ２０Ｂの多相ＶＣＯ２３の周波数変動、および複数の下位ＴＤＣ２０Ｂにおける発振周波数のばらつきを低減することが可能である。

さらに、本実施形態によれば、補正回路６０によって、周期測定モードにおける下位ＴＤＣデータを基準として、距離画像測定モードにおける下位ＴＤＣデータが補正される。これにより、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーをさらに低減し、高精度のＴＤＣを実現することが可能となる。

［第２実施形態］
続いて、本実施形態における距離画像センサシステムを説明する。上述の周期測定モードにおいて、クロック信号ＴＤＣＬＫの１周期に対応する下位ＴＤＣデータが測定されたが、周期数は限定されない。以下、本実施形態について、第１実施形態と異なる構成を中心に説明する。

図１１（Ａ）、図１１（Ｂ）は距離画像センサのタイミングチャートであって、周期測定モードにおける動作を表している。図１１（Ａ）に示されたように、クロック信号ＴＤＣＬＫの２周期に対応する下位ＴＤＣデータが測定されてもよい。また、図１１（Ｂ）に示されたように、クロック信号ＴＤＣＬＫの４周期に対応する下位ＴＤＣデータが測定されてもよい。下位ＴＤＣデータがクロック信号ＴＤＣＬＫのＮ周期（Ｎは２以上の整数）において測定された場合、クロック信号ＴＤＣＬＫの１周期に相当するデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋおよびデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋはＮ周期のデータＤｆｉｎｅ＿ｃｙｃｌｅおよびＤｆｉｎｅ＿ｐｈａｓｅの１／Ｎとなる。このように、補正回路６０はクロック信号ＴＤＣＬＫの複数周期の下位ＴＤＣデータを用いて、距離画像測定モードにおける時間データを補正することができる。

本実施形態においても、上述の実施形態と同様の作用効果を奏することが可能である。すなわち、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーをさらに低減することが可能となる。また、多相ＶＣＯ２３が発振を開始した直後においては発振周波数が安定しないこともあるため、周期測定モードにおける周期数を増やすことにより、さらに高精度のＴＤＣを実現することが可能となる。

［第３実施形態］
続いて、本実施形態における距離画像センサシステムを説明する。下位ＴＤＣ２０Ｂの遅延素子は、多相ＶＣＯ２３に限定されず、他の構成に置き換えられてもよい。以下、本実施形態について、上述の実施形態と異なる点を中心に説明する。

図１２は本実施形態におけるＴＤＣ２０の回路図である。本実施形態におけるＴＤＣ２０は上述の多相ＶＣＯ２３に代えて電圧制御遅延線（ＶＣＤＬ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）２７を備えている。また、電圧制御遅延線２７は、直列に接続された複数の遅延要素を含み、多相出力型のＶＣＤＬを構成する。それぞれの遅延要素は例えば、差動増幅回路などの反転回路、反転回路の負荷回路などを含む。制御電圧ＶＣＴＲＬは負荷回路を構成するトランジスタゲートなどに印加され、遅延時間は制御電圧ＶＣＴＲＬによって制御される。また、第１実施形態と同様に、電圧制御遅延線２７はハイレベルのイネーブル信号ＥＮに応じて動作を開始し得る。下位エンコーダ２４は、電圧制御遅延線２７の出力位相のデータをエンコードし、バイナリコードのデータＤｆｉｎｅ＿ｐｈａｓｅを出力する。電圧制御遅延線２７は、多相ＶＣＯ２３のようにリングオシレータの構成を持たない。このため、本実施形態におけるＴＤＣ２０には、下位カウンタ２５は設けられず、データＤｆｉｎｅ＿ｐｈａｓｅが下位ＴＤＣデータＤｆｉｎｅとして出力される。

図１３は本実施形態におけるＰＬＬ回路５０の回路図である。本実施形態におけるＰＬＬ回路５０においても、多相ＶＣＯ５３に代えて、電圧制御遅延線５８が設けられている。電圧制御遅延線５８を用いたＰＬＬ回路５０はＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）と称されることがある。ＰＬＬ回路５０の電圧制御遅延線５８はＴＤＣ２０の電圧制御遅延線２７と同じ特性を有していることが望ましく、電圧制御遅延線５８は半導体基板上において電圧制御遅延線２７と同じ回路およびサイズを有するレプリカ回路として構成され得る。クロック信号ＴＤＣＬＫとフィードバッククロック信号ＦＢＣＬＫとが同位相となるように、電圧制御遅延線５８の位相（遅延時間）が制御される。制御電圧ＶＣＴＲＬはそれぞれのＴＤＣ２０の電圧制御遅延線２７に同様に供給される。これにより、電圧制御遅延線２７の位相はクロック信号ＴＤＣＬＫの整数倍の周波数の信号の位相に同期化される。また、各々のＴＤＣ２０の電圧制御遅延線２７の周波数および位相は共通のＰＬＬ回路５０によって制御されるため、製造プロセス、電圧、温度のバラツキに対してロバストである。従って、電圧制御遅延線２７、５８の素子サイズが小さく構成されたとしても、特性のばらつきが低減され、低消費電力化が可能となる。

本実施形態においても、距離画像センサ１００はＴＤＣ２０から出力されたデータを演算し、時間デジタルデータ（測定距離情報）として出力することができる。上位ＴＤＣデータがビット長ｂ１のデータＤｃｏａｒｓｅで表され、下位ＴＤＣデータがビット長ｂ２のデータＤｆｉｎｅで表されるとき、上述の式１は、次式に書き換えられ得る。
Ｄｃｏａｒｓｅ×２^ｂ２－Ｄｆｉｎｅ ・・・（式３）
ここで、下位ＴＤＣデータＤｆｉｎｅは、本実施形態における（Ｄｆｉｎｅ＿ｐｈａｓｅ）、または、第１実施形態における（Ｄｆｉｎｅ＿ｃｌｏｃｋ×２^ｂ３＋Ｄｆｉｎｅ＿ｐｈａｓｅ）を一般化して表したものである。

さらに、補正回路６０は、クロック信号ＴＤＣＬＫの１周期の期間における下位ＴＤＣ２０ＢのデータＤｆｉｎｅ＿ｔｄｃｌｋを用いて、時間デジタルデータを補正することができる。上述の式２は次式に簡略化され得る。
Ｄｃｏａｒｓｅ×２^ｂ２－（Ｄｆｉｎｅ／Ｄｆｉｎｅ＿ｔｄｃｌｋ）×２^ｂ２ ・・・（式４）

本実施形態においても、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーをさらに低減し、高精度の時間デジタル変換を実現することが可能である。

［第４実施形態］
図１４は本実施形態における距離画像センサ１００のブロック図である。以下、本実施形態について、第１乃至第３実施形態と異なる構成を中心に説明する。

上述の実施形態においてＴＤＣ２０は画素１０の行毎に設けられているが、本実施形態においてＴＤＣ２０は画素１０毎（受光部毎）に設けられている。各画素１０において、ＳＴＯＰ信号はＴＤＣ２０に出力され、画素１０毎のＴＤＣ２０によって時間デジタル変換が行われ得る。本実施形態においても、複数のＴＤＣ２０は共通のＰＬＬ回路５０によって制御されるため、それぞれのＴＤＣ２０における発振周波数のばらつきおよび変動を低減することが可能である。さらに、それぞれのＴＤＣ２０のデータＤｆｉｎｅ＿ｃｙｃｌｅ、データＤｆｉｎｅ＿ｐｈａｓｅは補正回路６０に出力され、補正回路６０において下位ＴＤＣデータの補正がなされる。従って、本実施形態においても、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーを低減し、高精度の時間デジタル変換を実現することが可能となる

［第５実施形態］
図１５は本実施形態における距離画像センサ１００のブロック図である。以下、本実施例について、第１乃至第４実施形態と異なる構成を中心に説明する。

ＴＤＣ２０は複数の画素１０を含むサブアレイ毎に設けられている。図１５においては、サブアレイは２行２列の画素１０を含み、４個の画素１０毎にＴＤＣ２０が設けられている。本実施形態においても、すべてのＴＤＣ２０は共通のＰＬＬ回路５０によって制御されるため、それぞれのＴＤＣ２０における発振周波数のばらつきおよび変動を低減することが可能である。さらに、補正回路６０において下位ＴＤＣデータの補正がなされるため、上位ＴＤＣデータおよび下位ＴＤＣデータのつなぎのコードエラーを低減し、高精度のＴＤＣを実現することが可能となる

［第６実施形態］
図１６は、本実施形態における距離画像センサ１００の概略図であって、積層型の距離画像センサ１００の構成を示している。距離画像センサ１００は、互いに積層されたセンサ基板（第１基板）１および回路基板（第２基板）２を含み、センサ基板１および回路基板２は互いに電気的に接続されている。距離画像センサ１００は裏面照射型であって、センサ基板１の第１面から光が入射し、センサ基板１の第２面に回路基板２が配される。センサ基板１は、第１半導体層と第１配線構造とを有する。回路基板２は、第２半導体層と第２配線構造とを有する。第２半導体層、第２配線構造、第１配線構造、第１半導体層の順に積層され、距離画像センサ１００が構成される。

センサ基板１と回路基板２とは、ダイシングされたチップであり得るが、チップに限定されない。例えば、各基板はウエハであってもよい。また、各基板はウエハ状態で積層した後にダイシングされていてもよいし、チップ化した後にチップを積層して接合してもよい。センサ基板１には、画素１０のアレイを含む画素領域１ａが配され、回路基板２には、画素領域１ａによって検出された信号を処理する回路領域２ａが配される。回路領域２ａには、ＴＤＣ２０、分周器３０、信号発生回路４０、ＰＬＬ回路５０、補正回路６０等が形成される。

本実施形態においても、上述の実施形態と同様の作用効果を奏することが可能である。また、センサ基板１、回路基板２を積層することにより、高感度および高集積度を有する距離画像センサ１００を実現することが可能となる。なお、距離画像センサ１００は同一の基板に構成されてもよい。

［第７実施形態］
本発明の第７実施形態による移動体について、図１７を用いて説明する。図１７は、本実施形態による移動体の構成例を示す図である。

図１７（ａ）は、車載カメラとして車両に搭載される機器の構成例を示している。機器３００は、距離計測部３０３、衝突判定部３０４を有する。距離計測部３０３は、第１乃至第６実施形態における距離画像センサ１００により構成され、対象物までの距離を計測する。距離情報は、対象物までの距離等に関する情報である。衝突判定部３０４は距離計測部３０３により計測された距離に基づいて衝突可能性があるか否かを判定する。

機器３００は、車両情報取得装置３１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、機器３００には、衝突判定部３０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３２０が接続されている。また、機器３００は、衝突判定部３０４での判定結果に基づいて、ドライバーへ警報を発する警報装置３３０とも接続されている。例えば、衝突判定部３０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ３２０は、ブレーキ作動、アクセル停止、エンジン出力抑制などを車両に指示し、衝突を回避し、被害を軽減する。警報装置３３０は、音等の警報出力、カーナビゲーションシステム等の画面上の警報情報の表示、シートベルトおよびステアリングの振動を通じて、ユーザに警告を行う。機器３００のこれらの装置は上述のように車両を制御する動作の制御を行う移動体制御部として機能する。

本実施形態では車両の周囲、例えば前方又は後方を機器３００で測距する。図１７（ｂ）は、車両前方（測距範囲３５０）を測距する場合の機器を示している。測距制御手段としての車両情報取得装置３１０が、測距動作を行うように機器３００又は距離計測部３０３に指示を送る。このような構成により、測距の精度をより向上させることができる。

上述では、他の車両との衝突回避の制御を説明したが、本実施形態は、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御等にも適用可能である。さらに、機器は、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボット及び民生用ロボット等の移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識又は生体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

上述の実施形態の開示は、以下の構成を含む。
（構成１）
第１のタイミングから第２のタイミングまでの時間に応じた時間デジタルデータを出力する時間デジタル変換装置であって、
前記第１のタイミングに応じてクロック信号のカウントを開始する上位カウンタを含み、前記時間デジタルデータのうちの上位ビットを生成する第１の回路と、
前記第２のタイミングに応じて動作を開始する遅延素子を含み、前記時間デジタルデータのうちの下位ビットを生成する第２の回路と、
前記クロック信号に基づき前記遅延素子の出力信号の位相を制御する制御回路とを備える時間デジタル変換装置。
（構成２）
前記制御回路は、
前記第２の回路の前記遅延素子のレプリカ回路と、
前記レプリカ回路の出力信号の分周信号の位相と前記クロック信号の位相との比較に基づく制御電圧を前記レプリカ回路にフィードバックする位相同期回路とを備え、
前記制御回路は、前記制御電圧をさらに前記第２回路の前記遅延素子に供給する構成１に記載の時間デジタル変換装置。
（構成３）
複数の前記第１の回路および複数の前記第２の回路をさらに備え、
前記制御回路は複数の前記第２の回路の複数の前記遅延素子に前記制御電圧を供給する構成１または２に記載の時間デジタル変換装置。
（構成４）
前記上位カウンタおよび前記遅延素子は、前記第２のタイミングから所定期間の経過後に動作を停止する構成１乃至３のいずれかに記載の時間デジタル変換装置。
（構成５）
前記所定期間は前記クロック信号に同期したタイミングである構成４に記載の時間デジタル変換装置。
（構成６）
前記遅延素子は、電圧制御発振器である構成１乃至５のいずれかに記載の時間デジタル変換装置。
（構成７）
前記遅延素子は、多相出力型の電圧制御発振器である構成１乃至５のいずれかに記載の時間デジタル変換装置。
（構成８）
前記遅延素子は、電圧制御遅延線である構成１乃至５のいずれかに記載の時間デジタル変換装置。
（構成９）
前記第２の回路は、さらに、前記遅延素子の発振周期をカウントする下位カウンタと、前記遅延素子の多相出力をエンコードする下位エンコーダとを備える構成７に記載の時間デジタル変換装置。
（構成１０）
前記上位ビットがビット長ｂ１のデータＤｃｏａｒｓｅで表され、前記下位カウンタのデータがビット長ｂ２のデータＤｆｉｎｅ＿ｃｙｃｌｅで表され、前記下位エンコーダのデータがビット長ｂ３のデータＤｆｉｎｅ＿ｐｈａｓｅで表されるとき、
前記時間デジタルデータは、ビット長（ｂ１＋ｂ２＋ｂ３）を有するとともに、

で表される構成９に記載の時間デジタル変換装置。
（構成１１）
前記時間デジタルデータを補正する補正回路をさらに備え、
前記補正回路は、前記クロック信号の１周期の期間における前記下位カウンタのデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋおよび前記下位エンコーダのデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを用いて、

の式に従い、前記時間デジタルデータを補正する構成１０に記載の時間デジタル変換装置。
（構成１２）
前記補正回路は、前記クロック信号のＮ周期（Ｎは正の整数）における前記下位カウンタのデータＤｆｉｎｅ＿ｃｙｃｌｅおよび前記下位エンコーダのデータＤｆｉｎｅ＿ｐｈａｓｅをそれぞれＮで除することにより、前記下位カウンタのデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋおよび前記下位エンコーダのデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを算出する構成１１に記載の時間デジタル変換装置。
（構成１３）
前記第２の回路の動作モードを切り替える切り替え回路を備え、
前記切り替え回路は、
第１の動作モードにおいて、前記第２のタイミングから所定期間が経過するまで、前記遅延素子を動作させ、
第２の動作モードにおいて、前記クロック信号のＮ周期（Ｎは正の整数）の間、前記遅延素子を動作させる構成１１に記載の時間デジタル変換装置。
（構成１４）
前記上位ビットがビット長ｂ１のデータＤｃｏａｒｓｅで表され、前記下位ビットがビット長ｂ２のデータＤｆｉｎｅで表されるとき、
前記時間デジタルデータは、ビット長（ｂ１＋ｂ２）を有するとともに、
Ｄｃｏａｒｓｅ×２^ｂ２－Ｄｆｉｎｅ ・・・（式３）
で表される構成１乃至９のいずれかに記載の時間デジタル変換装置。
（構成１５）
前記時間デジタルデータを補正する補正回路をさらに備え、
前記補正回路は、前記クロック信号の１周期の期間における前記下位ビットのデータＤｆｉｎｅ＿ｔｄｃｌｋを用いて、
Ｄｃｏａｒｓｅ×２^ｂ２－（Ｄｆｉｎｅ／Ｄｆｉｎｅ＿ｔｄｃｌｋ）×２^ｂ２ ・・・（式４）
の式に従い、前記時間デジタルデータを補正する構成１４に記載の時間デジタル変換装置。
（構成１６）
対象物に向けて発光され、前記対象物において反射したパルス光を受光する受光部と、
構成１乃至１５のいずれかに記載の時間デジタル変換装置とを備え、
前記時間デジタル変換装置は、前記パルス光の発光タイミングを前記第１のタイミングとし、前記パルス光の受光タイミングを前記第２のタイミングとし、前記第１のタイミングから前記第２のタイミングまでの時間に対応する前記時間デジタルデータに基づき、前記対象物までの距離情報を取得する測距装置。
（構成１７）
複数の前記受光部が複数行および複数列に渡って配され、
前記第１の回路および前記第２の回路は、前記行毎に設けられ、
前記制御回路は複数の前記第２の回路によって共有されている構成１６に記載の測距装置。
（構成１８）
複数の前記受光部が複数行および複数列に渡って配され、
前記第１の回路および前記第２の回路は、前記受光部毎に設けられ、
前記制御回路は複数の前記第２の回路によって共有されている構成１６に記載の測距装置。
（構成１９）
複数の前記受光部が複数行および複数列に渡って配され、
前記第１の回路および前記第２の回路は、複数の前記受光部を含むサブアレイ毎に設けられ、
前記制御回路は複数の前記第２の回路によって共有されている構成１６に記載の測距装置。
（構成２０）
移動体であって、
構成１６に記載の測距装置と、
前記測距装置が取得した前記距離情報に基づいて前記移動体を制御する制御手段と
を有することを特徴とする移動体。

１０ 画素
２０ ＴＤＣ
２０Ａ 上位ＴＤＣ
２０Ｂ 下位ＴＤＣ
２３ 多相ＶＣＯ
２４ 下位エンコーダ
２５ 下位カウンタ
２６ 上位カウンタ
３０ 分周器
４０ 信号発生回路
５０ ＰＬＬ回路
５３ 多相ＶＣＯ
６０ 補正回路

Claims (20)

1. 第１のタイミングから第２のタイミングまでの時間に応じた時間デジタルデータを出力する時間デジタル変換装置であって、
   前記第１のタイミングに応じてクロック信号のカウントを開始する上位カウンタを含み、前記時間デジタルデータのうちの上位ビットを生成する第１の回路と、
   前記第２のタイミングに応じて動作を開始する遅延素子を含み、前記時間デジタルデータのうちの下位ビットを生成する第２の回路と、
   前記クロック信号に基づき前記遅延素子の出力信号の位相を制御する制御回路とを備える時間デジタル変換装置。
2. 前記制御回路は、
   前記第２の回路の前記遅延素子のレプリカ回路と、
   前記レプリカ回路の出力信号の分周信号の位相と前記クロック信号の位相との比較に基づく制御電圧を前記レプリカ回路にフィードバックする位相同期回路とを備え、
   前記制御回路は、前記制御電圧をさらに前記第２の回路の前記遅延素子に供給する請求項１に記載の時間デジタル変換装置。
3. 複数の前記第１の回路および複数の前記第２の回路をさらに備え、
   前記制御回路は複数の前記第２の回路の複数の前記遅延素子に前記制御電圧を供給する請求項２に記載の時間デジタル変換装置。
4. 前記上位カウンタおよび前記遅延素子は、前記第２のタイミングから所定期間の経過後に動作を停止する請求項１に記載の時間デジタル変換装置。
5. 前記所定期間は前記クロック信号に同期したタイミングである請求項４に記載の時間デジタル変換装置。
6. 前記遅延素子は、電圧制御発振器である請求項１に記載の時間デジタル変換装置。
7. 前記遅延素子は、多相出力型の電圧制御発振器である請求項１に記載の時間デジタル変換装置。
8. 前記遅延素子は、電圧制御遅延線である請求項１に記載の時間デジタル変換装置。
9. 前記第２の回路は、さらに、前記遅延素子の発振周期をカウントする下位カウンタと、前記遅延素子の多相出力をエンコードする下位エンコーダとを備える請求項７に記載の時間デジタル変換装置。
10. 前記上位ビットがビット長ｂ１のデータＤｃｏａｒｓｅで表され、前記下位カウンタのデータがビット長ｂ２のデータＤｆｉｎｅ＿ｃｙｃｌｅで表され、前記下位エンコーダのデータがビット長ｂ３のデータＤｆｉｎｅ＿ｐｈａｓｅで表されるとき、
    前記時間デジタルデータは、ビット長（ｂ１＋ｂ２＋ｂ３）を有するとともに、
    

    

    で表される請求項９に記載の時間デジタル変換装置。
11. 前記時間デジタルデータを補正する補正回路をさらに備え、
    前記補正回路は、前記クロック信号の１周期の期間における前記下位カウンタのデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋおよび前記下位エンコーダのデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを用いて、
    

    

    の式に従い、前記時間デジタルデータを補正する請求項１０に記載の時間デジタル変換装置。
12. 前記補正回路は、前記クロック信号のＮ周期（Ｎは正の整数）における前記下位カウンタのデータＤｆｉｎｅ＿ｃｙｃｌｅおよび前記下位エンコーダのデータＤｆｉｎｅ＿ｐｈａｓｅをそれぞれＮで除することにより、前記下位カウンタのデータＤｆｉｎｅ＿ｃｙｃｌｅ＿ｔｄｃｌｋおよび前記下位エンコーダのデータＤｆｉｎｅ＿ｐｈａｓｅ＿ｔｄｃｌｋを算出する請求項１１に記載の時間デジタル変換装置。
13. 前記第２の回路の動作モードを切り替える切り替え回路を備え、
    前記切り替え回路は、
    第１の動作モードにおいて、前記第２のタイミングから所定期間が経過するまで、前記遅延素子を動作させ、
    第２の動作モードにおいて、前記クロック信号のＮ周期（Ｎは正の整数）の間、前記遅延素子を動作させる請求項１１に記載の時間デジタル変換装置。
14. 前記上位ビットがビット長ｂ１のデータＤｃｏａｒｓｅで表され、前記下位ビットがビット長ｂ２のデータＤｆｉｎｅで表されるとき、
    前記時間デジタルデータは、ビット長（ｂ１＋ｂ２）を有するとともに、
    Ｄｃｏａｒｓｅ×２^ｂ２－Ｄｆｉｎｅ ・・・（式３）
    で表される請求項１に記載の時間デジタル変換装置。
15. 前記時間デジタルデータを補正する補正回路をさらに備え、
    前記補正回路は、前記クロック信号の１周期の期間における前記下位ビットのデータＤｆｉｎｅ＿ｔｄｃｌｋを用いて、
    Ｄｃｏａｒｓｅ×２^ｂ２－（Ｄｆｉｎｅ／Ｄｆｉｎｅ＿ｔｄｃｌｋ）×２^ｂ２ ・・・（式４）
    の式に従い、前記時間デジタルデータを補正する請求項１４に記載の時間デジタル変換装置。
16. 対象物に向けて発光され、前記対象物において反射したパルス光を受光する受光部と、
    請求項１乃至１５のいずれか１項に記載の時間デジタル変換装置とを備え、
    前記時間デジタル変換装置は、前記パルス光の発光タイミングを前記第１のタイミングとし、前記パルス光の受光タイミングを前記第２のタイミングとし、前記第１のタイミングから前記第２のタイミングまでの時間に対応する前記時間デジタルデータに基づき、前記対象物までの距離情報を取得する測距装置。
17. 複数の前記受光部が複数行および複数列に渡って配され、
    前記第１の回路および前記第２の回路は、前記行毎に設けられ、
    前記制御回路は複数の前記第２の回路によって共有されている請求項１６に記載の測距装置。
18. 複数の前記受光部が複数行および複数列に渡って配され、
    前記第１の回路および前記第２の回路は、前記受光部毎に設けられ、
    前記制御回路は複数の前記第２の回路によって共有されている請求項１６に記載の測距装置。
19. 複数の前記受光部が複数行および複数列に渡って配され、
    前記第１の回路および前記第２の回路は、複数の前記受光部を含むサブアレイ毎に設けられ、
    前記制御回路は複数の前記第２の回路によって共有されている請求項１６に記載の測距装置。
20. 移動体であって、
    請求項１６に記載の測距装置と、
    前記測距装置が取得した前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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