JP5936401B2 - 測距システム - Google Patents

Description

本発明は、発光部から放射した放射光が対象物で反射し、戻ってくる反射光を受光し、その受光量に応じた出力を用いてタイム・オブ・フライト（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ：ＴＯＦ）法により、対象物までの距離を求める測距システムに関する。

従来から、ＴＯＦ法を用いた測距装置は、非接触な測距を実現する外界センシング手法として、一般的に知られている（特許文献１及び２参照）。ＴＯＦ法は、発光部から対象物に向かって光を放射し、対象物で反射して戻ってくるまでの光の往復時間を受光部でセンシングして対象物までの距離を求める。そのため、発光部での光の放射タイミングと受光部での受光タイミングの同期が技術的な前提となる。

しかしながら、発光部を構成する発光素子自体の特性、受光部を構成する受光素子自体の特性、あるいは、発光部及び受光部に関連する各種素子や配線、回路の特性は、温度や湿度といった周辺環境に影響され変動する。そのため、製品出荷時にキャリブレーションを実施しても、刻々と変化する環境変動に対しては測距システムの測距精度を維持することが困難であり、誤差が拡大するおそれがある。そのため、既に、フィードバック制御を用いた発光部及び受光部の同期手法が提案されている（特許文献３参照）。

特許文献３では、発光素子用駆動回路から出力する発光タイミング信号の位相と、受光素子用駆動回路から出力する受光タイミング信号の位相との差（位相差）を位相比較回路にて検出し、発光素子用タイミング発生回路と発光素子用駆動回路の間に介在する遅延時間調整回路により、発光素子用の駆動回路に供給する発光タイミングを上述の位相差に応じて調整するようにしている。

特開２００１−２８１３３６号公報 特開平８−３１３２１５号公報 特開２００９−２３６６５７号公報

ところで、発光と受光のタイミングの同期のため重要となるのが位相比較回路での位相の検出手法である。特許文献３では、環境変動に対する位相比較回路自体の特性変化の対策が示されていない。位相比較回路自体の特性変化は、本来発光タイミングあるいは受光タイミングからのフィードバック制御では補正できないため、測距精度が確保できなくなるおそれがある。すなわち、位相比較回路（＝観測器）の出力特性が周辺環境に依存すると、本来の評価対象である発光素子用駆動回路や受光素子用駆動回路の特性変動のみを補正するべきであるにも関わらず、位相比較回路の出力特性変動をも加味して補正しまい、評価対象に対して本来意図した位相調整を行うことができない。

本発明はこのような課題を考慮してなされたものであり、周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができ、安定、且つ、高精度な測距システムを提供することを目的とする。

［１］ 本発明に係る測距システムは、測距対象物に向けて放射光を放射する発光部と、前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、前記発光部及び前記受光部のタイミングを制御する制御部と、前記受光部の出力を用いてタイム・オブ・フライト（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムに関する。

前記制御部は、前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、前記発光部を駆動する発光駆動部と、前記受光部を駆動する受光駆動部と、前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備える。

前記タイミング補正部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有する。

そして、前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力する。前記第１遅延時間制御回路でタイミングを調整した前記基準信号をタイミング調整信号として前記発光駆動部に入力する。前記基準信号を前記第２遅延時間制御回路に入力して、該第２遅延時間制御回路からタイミングを遅延させたオフセット信号として出力する。前記オフセット信号と前記発光駆動部の出力信号とを前記タイミング補正用位相比較器に入力し、該タイミング補正用位相比較器から位相比較結果を出力する。前記タイミング補正制御ロジック回路は、前記位相比較結果を取得し、前記位相比較結果に基づいた遅延調整信号を出力する。前記第１遅延時間制御回路は、前記遅延調整信号を取得し、前記基準信号のタイミングを調整し、発光タイミング信号として前記発光駆動部へ出力する。

これにより、周辺環境に左右されない、安定した発光タイミングと受光タイミングの同期を維持することができ、安定、且つ、高精度に対象物までの距離を測定することができる。

［２］ 本発明において、前記タイミング補正部は、第１遅延同期ループ回路及び第２遅延同期ループ回路をさらに有し、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々第１遅延線及び第２遅延線を有し、前記第１遅延同期ループ回路で生成した第１遅延調整バイアスを前記各第１遅延線に印加し、前記第２遅延同期ループ回路で生成した第２遅延調整バイアスを前記各第２遅延線に印加するようにしてもよい。

［３］ 本発明において、前記タイミング補正部は、第１遅延同期ループ回路及び第２遅延同期ループ回路をさらに有し、前記第１遅延同期ループ回路は、第１遅延線を有し、前記第２遅延同期ループ回路は、第２遅延線を有し、前記タイミング補正用位相比較器は、前記第１遅延線及び前記第２遅延線を共有するようにしてもよい。

［４］ 本発明において、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々第１遅延同期ループ回路及び第２遅延同期ループ回路を有し、前記各第１遅延同期ループ回路は、それぞれ第１遅延線を有し、前記各第２遅延同期ループ回路は、それぞれ第２遅延線を有し、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々前記第１遅延線及び前記第２遅延線を共有するようにしてもよい。

［５］ 本発明において、前記第１遅延時間制御回路及び前記第２遅延時間制御回路の少なくとも１つは、遅延段数を可変とするシフトレジスタで構成した第１遅延調整回路と、遅延段数を可変とする第２遅延調整回路と、第１遅延線及び第２遅延線を具備し、前記第１遅延線と第２遅延線間の経路を可変とする第３遅延調整回路と、を有し、前記タイミング補正制御ロジック回路は、前記第１遅延調整回路の前記遅延段数を調整するための第１遅延調整信号、前記第２遅延調整回路の前記遅延段数を調整するための第２遅延調整信号、前記第３遅延調整回路の前記経路を設定するための第３遅延調整信号を生成し、前記第１遅延調整回路は、前記基準クロック、前記第１遅延調整信号に基づき、前記基準信号から第１遅延信号を生成し、前記第２遅延調整回路は、前記第２遅延調整信号に基づき、前記第１遅延信号から第２遅延信号を生成し、前記第３遅延調整回路は、前記第３遅延調整信号に基づき、前記第２遅延信号から第３遅延信号を生成するようにしてもよい。

［６］ 本発明において、前記タイミング補正用位相比較器は、前記オフセット信号と前記発光駆動部の出力信号との位相差に応じたデジタル信号に変換し、該デジタル信号を前記位相比較結果として出力するようにしてもよい。

［７］ この場合、前記タイミング補正用位相比較器は、複数の第１遅延素子を直列に接続して構成し、前記オフセット信号を前記第１遅延素子の初段の入力とする第１遅延線と、複数の第２遅延素子をそれぞれ前記複数の第１遅延素子に対して１対１で対応するように直列に接続して構成し、前記発光駆動部の出力信号を前記第２遅延素子の初段の入力とする第２遅延線と、少なくとも複数のフリップフロップ回路を有する位相判定回路と、を有し、各前記フリップフロップ回路は、対応する前記第１遅延素子及び前記第２遅延素子からの出力に応じた位相判定信号を生成し、前記位相判定回路は、各前記フリップフロップ回路からの位相判定信号を、位相差値として出力するようにしてもよい。

［８］ 前記位相判定回路は、さらに、デコーダを有し、前記デコーダは、前記フリップフロップ回路からの前記位相判定信号に基づいて位相差値を生成するようにしてもよい。

［９］ あるいは、前記位相判定回路は、さらに、デコーダを有し、前記デコーダは、前記フリップフロップ回路からの前記位相判定信号のうち、論理値が「１」のビットの数あるいは論理値が「０」のビットの数を求め、前記位相差値として出力するようにしてもよい。

本発明に係る測距システムによれば、周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができ、安定、且つ、高精度に対象物までの距離を測定することができる。

本実施の形態に係る測距システムの構成を示すブロック図である。 タイミング補正部の概略構成を示すブロック図である。 図３Ａは発光タイミング信号とオフセット信号が同期している状態を示す説明図であり、図３Ｂは周辺環境の影響によって発光タイミング信号がオフセット信号に対して位相遅れとなった状態を示す説明図であり、図３Ｃはタイミング補正部でのフィードバック制御によって位相遅れを吸収した状態を示す説明図である。 第１タイミング補正部の構成を示すブロック図である。 図５Ａは第１タイミング補正部における第１遅延同期ループ回路の内部構成を示すブロック図であり、図５Ｂは第２遅延同期ループ回路の内部構成を示すブロック図である。 第１タイミング補正部における第１遅延時間制御回路及び第２遅延時間制御回路の内部構成を示すブロック図である。 第１タイミング補正部におけるタイミング補正用位相比較器の内部構成を示すブロック図である。 タイミング補正用位相比較器の信号波形動作を示すタイミングチャートである。 第２タイミング補正部及び第３タイミング補正部の構成を示すブロック図である。 第２タイミング補正部及び第３タイミング補正部におけるタイミング補正用位相比較器の内部構成を示すブロック図である。 第４タイミング補正部の構成を示すブロック図である。 第４タイミング補正部における第１遅延時間制御回路及び第２遅延時間制御回路の内部構成を示すブロック図である。 図１３Ａは変形例に係る第１遅延時間制御回路の構成を示すブロック図であり、図１３Ｂは変形例に係る第２遅延時間制御回路の構成を示すブロック図である。 変形例に係る第１遅延時間制御回路及び第２遅延時間制御回路の内部構成を示すブロック図である。

本発明は、安定、且つ、高精度に時間（タイミング）を検知しデジタル変換するＴＤＣ（Ｔｉｍｅ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）の原理を、光速を扱う測距システムの安価な同期手法として用いる。ＴＤＣ回路は安定、且つ、高精度な位相比較器としての機能を有する。このＴＤＣ回路の原理を利用し、制御回路（制御手法）や遅延回路（遅延手法）等の他回路とを組み合わせることで、安定、且つ、高精度な時間分解能を有する測距システムの同期を実現できる。

ＴＤＣ回路の原理を用いた位相比較器は、内部で自己フィードバック（遅延同期ループ）制御により、回路自身の特性変化に対応して、自己補正する機能を有しているため、環境変化に対して安定した位相比較結果を得ることができる。

位相比較器自体の特性変化の影響を受けないので、本来補正するべき、発光／受光タイミングのみの特性変化を観測することが可能となり、環境変動に対してロバストで高時間分解能の同期が実現できる。

以下、本発明に係る測距システムの実施の形態例を図１〜図１４を参照しながら説明する。

本実施の形態に係る測距システム１０は、図１に示すように、測距対象物１２に向けて放射光１４を放射する発光部１６と、放射光１４の測距対象物１２からの反射光１８を受光し、受光光量に応じた出力を行う受光部２０と、発光部１６及び受光部２０を制御する制御部２２と、受光部２０の出力を用いてタイム・オブ・フライト法により測距対象物１２までの距離を演算する距離演算部２４と、を有する。なお、受光部２０からの出力は、Ａ／Ｄ変換器２６でデジタル信号に変換した後、距離演算部２４に出力する。

制御部２２は、基準クロック生成部２８と、シーケンサ３０と、発光駆動部３２と、受光駆動部３４と、タイミング補正部３６とを有する。

基準クロック生成部２８は、温度や湿度等の周辺環境にほとんど影響されない水晶振動子を基準クロック周波数信号として用いた例えばＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路等によって構成し、基準クロックｃｌｋを生成し、少なくともシーケンサ３０に基準クロックｃｌｋを出力する。

シーケンサ３０は、発光部１６の発光タイミング及び受光部２０の受光タイミングを規定する。具体的には、発光部１６での発光タイミングの基準となる発光基準信号Ｐｅ２及び受光部２０での受光タイミングの基準となる受光基準信号Ｐｒ２を生成する。例えば図１に示すように、シーケンサ３０は、第１信号生成回路３８ａ、第２信号生成回路３８ｂ、第１クロック同期回路４０ａ及び第２クロック同期回路４０ｂを有する。第１信号生成回路３８ａは、発光タイミングの基となる信号Ｐｅ１を生成し、第２信号生成回路３８ｂは、受光タイミングの基となる信号Ｐｒ１を生成する。第１クロック同期回路４０ａは、例えばD型フリップフロップにより構成し、第１クロック同期回路４０ａのＤ端子には信号Ｐｅ１を供給し、ＣＫ端子には基準クロックｃｌｋを供給する。このとき、第１クロック同期回路４０ａのＱ端子からは基準クロックｃｌｋに同期した信号Ｐｅ１、すなわち、発光基準信号Ｐｅ２が出力される。同様に、第２クロック同期回路４０ｂのＤ端子には信号Ｐｒ１を供給し、ＣＫ端子には基準クロックｃｌｋを供給する。このとき、第２クロック同期回路４０ｂのＱ端子からは基準クロックｃｌｋに同期した信号Ｐｒ１、すなわち、受光基準信号Ｐｒ２が出力される。

発光駆動部３２は、後述するタイミング補正部３６からのタイミング調整信号Ｐｅ３に基づいて発光部１６を駆動制御する。例えばタイミング調整信号Ｐｅ３により、放射光１４を放射するための発光タイミング信号Ｐｅ４を生成して出力する。発光部１６は、発光駆動部３２からの発光タイミング信号Ｐｅ４により、例えばパルス発光した放射光１４を放射する。

受光駆動部３４は、シーケンサ３０からの受光基準信号Ｐｒ２に基づいて受光部２０を駆動制御する。例えば受光基準信号Ｐｒ２により、反射光１８を受光する期間を規定する受光タイミング信号Ｐｒ４（＝電子シャッタタイミング信号）を生成し、受光部２０を駆動制御する。受光部２０は、受光タイミング信号Ｐｒ４により規定された期間（電子シャッター期間）の間の反射光１８の光量を受光し、受光部２０の出力値に反映する。

この受光駆動部３４は、図１では、受光部２０、Ａ／Ｄ変換器２６、基準クロック生成部２８、シーケンサ３０及びタイミング補正部３６と共に１つの固体撮像装置４２に実装している。そのため、受光駆動部３４にクロック同期回路を実装し、クロック同期した受光タイミング信号Ｐｒ４を出力する等の対策が可能である。従って、受光基準信号Ｐｒ２と同等に、クロック同期した受光タイミング信号Ｐｒ４を受光部２０に直接供給することが比較的容易である。

一方、固体撮像装置４２に発光部１６を実装することが困難であるため、上述した発光駆動部３２や発光部１６は、固体撮像装置４２の外部に設置している。そのため、シーケンサ３０からの発光基準信号Ｐｅ２と発光駆動部３２からの発光タイミング信号Ｐｅ４のタイミング差（位相差）は、温度や湿度といった周辺環境に影響され、安定したタイミング差を維持することが困難である。

そこで、タイミング補正部３６を、シーケンサ３０と発光駆動部３２との間に配置し、シーケンサ３０からの発光基準信号Ｐｅ２と発光駆動部３２からの発光タイミング信号Ｐｅ４の遅延差が常に一定となるように、発光基準信号Ｐｅ２に対して遅延制御したタイミング調整信号Ｐｅ３を生成し発光駆動部３２に供給することで、発光基準信号Ｐｅ２と発光タイミング信号Ｐｅ４、さらには発光タイミング信号Ｐｅ４と受光タイミング信号Ｐｒ４の同期を図る。

ここで、タイミング補正部３６の概略構成例について図２を参照しながら説明する。

タイミング補正部３６は、図２に示すように、第１遅延時間制御回路４４と、第２遅延時間制御回路４６と、タイミング補正用位相比較器４８と、タイミング補正制御ロジック回路５０とを有する。

第１遅延時間制御回路４４にはシーケンサ３０からの発光基準信号Ｐｅ２を入力する。発光基準信号Ｐｅ２は、この第１遅延時間制御回路４４においてタイミングを遅延制御されタイミング調整信号Ｐｅ３として発光駆動部３２へ出力される。

第２遅延時間制御回路４６にはシーケンサ３０からの発光基準信号Ｐｅ２を入力する。この第２遅延時間制御回路４６は、例えば測距システム１０の出荷時やその後のキャリブレーションの際に、タイミング補正制御ロジック回路５０からのオフセット調整信号Ｓ２によって、遅延時間（オフセット時間）を設定（あるいは再設定）する。すなわち、図３Ａに示すように、発光基準信号Ｐｅ２の例えば立ち下り時（立ち上がり時でもよい）と、発光タイミング信号Ｐｅ４の例えば立ち下り時（立ち上がり時でもよい）との間には時間的なずれ、すなわち、オフセット時間Ｔｏｆｆｓｅｔが存在する。このオフセット時間Ｔｏｆｆｓｅｔは、測距システム１０の経時変化によって変動する。そこで、測距システム１０の出荷時やその後に行われる定期的あるいは不定期のキャリブレーションの際に、オフセット時間Ｔｏｆｆｓｅｔを取得し、取得したオフセット時間Ｔｏｆｆｓｅｔの情報をタイミング補正制御ロジック回路５０に与えて、タイミング補正制御ロジック回路５０から新たなオフセット時間Ｔｏｆｆｓｅｔに対応したオフセット調整信号Ｓ２を出力し、第２遅延時間制御回路４６に供給することによって、第２遅延時間制御回路４６にオフセット時間Ｔｏｆｆｓｅｔを設定（あるいは再設定）する。従って、第２遅延時間制御回路４６に入力された発光基準信号Ｐｅ２は、設定されたオフセット時間Ｔｏｆｆｓｅｔだけ遅延し、オフセット信号Ｐｅ５として出力される。

タイミング補正用位相比較器４８の第１入力端子には第２遅延時間制御回路４６からのオフセット信号Ｐｅ５を入力し、第２入力端子には発光駆動部３２からの発光タイミング信号Ｐｅ４を入力する。タイミング補正用位相比較器４８は、例えば図３Ｂに示すように、オフセット信号Ｐｅ５の例えば立ち下り時と発光タイミング信号Ｐｅ４の例えば立ち下り時との時間差（位相差ΔＴｃｈａｎｇｅ）を検出し、位相比較結果Ｓ１として出力端子から出力する。特に、タイミング補正用位相比較器４８は、オフセット信号Ｐｅ５と発光タイミング信号Ｐｅ４との時間差（位相差ΔＴｃｈａｎｇｅ）に応じたデジタル信号に変換し、該デジタル信号を位相比較結果Ｓ１として出力し、タイミング補正制御ロジック回路５０に入力する。

タイミング補正制御ロジック回路５０は、入力された位相比較結果Ｓ１に基づいた遅延調整信号Ｓ３を生成して出力し、第１遅延時間制御回路４４に入力する。第１遅延時間制御回路４４は、入力された遅延調整信号Ｓ３に基づいて発光基準信号Ｐｅ２の遅延時間を調整して、タイミング調整信号Ｐｅ３として出力する。遅延調整信号Ｓ３は、該遅延調整信号Ｓ３がアナログ信号であれば、電圧値、電流値等が挙げられる。また、遅延調整信号Ｓ３はデジタル信号であってもよい。なお、タイミング補正制御ロジック回路５０の機能は、固体撮像装置４２の外部のＣＰＵ及びメモリを備える組み込みコンピュータやＦＰＧＡ等のハードウェアに置き換えて実現させてもよい。

例えば図３Ｂに示すように、周辺環境の影響によって、発光タイミング信号Ｐｅ４が、オフセット時間Ｔｏｆｆｓｅｔよりもある時間（変動時間と記す）だけ遅延した場合、タイミング補正用位相比較器４８は位相差ΔＴｃｈａｎｇｅ（変動時間）を検出し、位相比較結果Ｓ１を出力し、タイミング補正制御ロジック回路５０は位相比較結果Ｓ１に基づいた遅延調整信号Ｓ３を出力する。第１遅延時間制御回路４４は、発光基準信号Ｐｅ２を遅延調整信号Ｓ３に基づいた時間だけ遅延して、タイミング調整信号Ｐｅ３として出力する。つまり、図３Ｃに示すように、第１遅延時間制御回路４４は、発光基準信号Ｐｅ２を上述した位相差ΔＴｃｈａｎｇｅ（変動時間）と同じ時間（ΔＴｃｏｎｔｒｏｌ）だけ遅延し、発光基準信号Ｐｅ２のタイミングを調整して、タイミング調整信号Ｐｅ３として発光駆動部３２に出力することから、発光タイミング信号Ｐｅ４の例えば立ち下り時とオフセット信号Ｐｅ５の立ち下り時とが同期するようになり、周辺環境による変動時間分をフィードバック制御により吸収して、タイミング的に正確な発光タイミング信号Ｐｅ４として発光部１６に供給することができる。これによって測距対象物１２までの距離を周辺環境に影響されずに測定することが可能となる。

ところで、基準クロックｃｌｋとして、クロック周波数が例えば２５０ＭＨｚのクロック信号を想定した場合、クロックの立ち上がり及び立ち下りを回路のトリガタイミングとして使うとしても、その時間分解能は２ｎｓｅｃ程度である。放射光１４は例えば１ｎｓｅｃで約３００ｍｍ進むが、測距システム１０では、往復の光路を測定するため、測距値に換算すると、１５０ｍｍに相当する。そのため、２ｎｓｅｃの時間分解能でタイミングを調整すると、測距値３００ｍｍ単位での調整となり、この測距分解能未満でのタイミング調整ができない。例えば数mmオーダーでの測距性能を得るためには、数１０ｐｓｅｃのオーダーの時間分解能が必要となる。

そこで、本実施の形態では、第１遅延時間制御回路４４、第２遅延時間制御回路４６、タイミング補正用位相比較器４８を、それぞれ第１遅延線と第２遅延線とを有する回路にて構成し、第１遅延同期ループ回路で生成された第１遅延調整バイアス（電圧）を各第１遅延線に印加し、第２遅延同期ループ回路で生成された第２遅延調整バイアス（電圧）を各第２遅延線に印加することで、第１遅延線を構成する複数の遅延素子での各遅延時間τ１と第２遅延線を構成する複数の遅延素子での各遅延時間τ２とを異ならせる。さらに、第１遅延時間制御回路４４及び第２遅延時間制御回路４６では、第１遅延線から第２遅延線への経路を可変にして、｜τ１−τ２｜の時間分解能を得るようにし、タイミング補正用位相比較器４８では、ＴＤＣ回路にノギスの原理（バーニアの原理）を用いて、｜τ１−τ２｜の時間分解能で位相比較を行えるようにしている。これにより、数ｐｓｅｃ〜数１０ｐｓｅｃのオーダーの時間分解能を実現することができ、数mmオーダの測距値精度を補償することが可能となる。

ここで、タイミング補正部３６の具体的な回路構成例について図４〜図１４を参照しながら説明する。

先ず、第１の具体例に係るタイミング補正部（以下、第１タイミング補正部３６Ａと記す）は、図４に示すように、第１遅延同期ループ回路５２ａと、第２遅延同期ループ回路５２ｂと、上述した第１遅延時間制御回路４４と、第２遅延時間制御回路４６と、タイミング補正用位相比較器４８と、タイミング補正制御ロジック回路５０とを有する。

第１遅延同期ループ回路５２ａは、複数の遅延素子を有しており、時間分解能設定部５１からの第１遅延段数制御信号Ｓｐｒｅｃ１を入力する第１段数制御端子φｐｒｅｃ１と、基準クロックｃｌｋを入力するクロック端子φｃｌｋと、第１遅延調整バイアスＶｂ１（電圧）を出力する第１出力端子φｂｏ１とを有する。

内部構成は、図５Ａに示すように、基準クロックｃｌｋを入力とする第１遅延線ＤＬ１と、第１遅延段数制御信号Ｓｐｒｅｃ１に基づいて第１遅延線ＤＬ１の遅延段数を設定する複数の第１セレクタ５６ａと、第１遅延線ＤＬ１からの出力と基準クロックｃｌｋとの位相差を検出する第１クロック位相比較器５８ａと、第１クロック位相比較器５８ａからの出力信号に基づき、加算あるいは減算電荷を生成する第１チャージポンプ６０ａと、第１チャージポンプ６０ａの出力電荷を累算し、第１遅延調整バイアスＶｂ１（電圧）として出力する第１ローパスフィルタ６２ａとを有する。この第１遅延調整バイアスＶｂ１は、第１遅延線ＤＬ１に供給し、第１遅延同期ループ回路５２ａのフィードバックループを形成し、且つ、第１出力端子φｂｏ１を通じて外部に第１遅延調整バイアスＶｂ１を出力可能になっている。

第１遅延線ＤＬ１は、複数の第１遅延素子６４ａを直列に接続して構成し、各第１遅延素子６４ａの前段には、それぞれ第１セレクタ５６ａが接続されている。各第１遅延素子６４ａは、第１遅延調整バイアスＶｂ１によって遅延時間が制御される例えばインバータ遅延素子により構成する。各第１セレクタ５６ａは、第１遅延段数制御信号Ｓｐｒｅｃ１のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。例えば入力側から見て１番目の第１セレクタ５６ａは、第１遅延段数制御信号Ｓｐｒｅｃ１の例えばＭＳＢ（最上位ビット）のバイナリ値に応じて基準クロックｃｌｋと接地電圧Ｖｓｓのいずれかを選択する。この例では、バイナリ値が「１」のとき、基準クロックｃｌｋを選択し、バイナリ値が「０」のとき、接地電圧Ｖｓｓを選択する。入力側から見て２番目以降の第１セレクタ５６ａは、バイナリ値が「１」のとき、基準クロックｃｌｋを選択し、バイナリ値が「０」のとき、１つ前の第１遅延素子６４ａからの出力を選択する。すなわち、複数の第１セレクタ５６ａによって、遅延段数を制御している。従って、例えば１６個の第１遅延素子６４ａがそれぞれ第１セレクタ５６ａを介在させて直列に接続されている場合を想定したとき、第１遅延線ＤＬ１として、１４個の第１遅延素子６４ａを使用する場合は、第１遅延段数制御信号Ｓｐｒｅｃ１として、
ＭＳＢ ＬＳＢ
↓ ↓
「００１０００００００００００００」
を時間分解能設定部５１から供給する。これにより、出力側から見て１４番目の第１セレクタ５６ａが基準クロックｃｌｋを選択し、出力側から見て１番目〜１３番目の第１セレクタ５６ａがそれぞれ１つ前の第１遅延素子６４ａの出力を選択することになり、１４個の第１遅延素子６４ａによる第１遅延線ＤＬ１が構成されることになる。なお、第１遅延線ＤＬ１としては、実際には、１００個以上の第１遅延素子６４ａを用いてもよい。

この第１遅延同期ループ回路５２ａでは、第１遅延線ＤＬ１は、基準クロックｃｌｋを１周期遅らせるように動作し、第１遅延線ＤＬ１の出力と基準クロックｃｌｋとの立ち上がりタイミングあるいは立ち下りタイミングを第１クロック位相比較器５８ａで比較する。比較結果に基づき、第１チャージポンプ６０ａや第１ローパスフィルタ６２ａが動作することで、第１遅延線ＤＬ１の出力と基準クロックｃｌｋの位相差を相殺するように常にフィードバック制御する。これにより、第１遅延素子ＤＬ１の遅延値(τ１)を生成するための第１遅延調整バイアスＶｂ１を得る。ここで、回路電源投入時や回路起動時には、第１遅延調整バイアスＶｂ１が定まらないことに起因した、２周期遅れ、３周期遅れ等のロック（擬似ロック）の可能性がある。擬似ロックを回避するため、回路電源投入や回路起動の直前にあらかじめ任意の電圧を印加する等の対策を施し、常に１周期遅れ動作を補償させる。第１遅延素子６４ａの数を増やすほど、各第１遅延素子６４ａでの遅延時間（τ１）は短くなる。なお、第１遅延同期ループ回路５２ａは、集積回路の製造ばらつきや周辺環境の変動等に対して安定した基準クロックｃｌｋを基準にして、自律的な自己フィードバックの機能を有しているため、製造ばらつきや周辺環境変動に対応した第１遅延調整バイアスＶｂ１を生成することができる。

第２遅延同期ループ回路５２ｂは、上述した第１遅延同期ループ回路５２ａと同様の構成を有し、図４に示すように、時間分解能設定部５１からの第２遅延段数制御信号Ｓｐｒｅｃ２を入力する第２段数制御端子φｐｒｅｃ２と、基準クロックｃｌｋを入力するクロック端子φｃｌｋと、第２遅延調整バイアス（電圧）Ｖｂ２を出力する第２出力端子φｂｏ２とを有する。

内部構成は、図５Ｂに示すように、基準クロックｃｌｋを入力とする第２遅延線ＤＬ２と、第２遅延段数制御信号Ｓｐｒｅｃ２に基づいて第２遅延線ＤＬ２の遅延段数を設定する複数の第２セレクタ５６ｂと、第２遅延線ＤＬ２からの出力と基準クロックｃｌｋとの位相差を検出する第２クロック位相比較器５８ｂと、第２クロック位相比較器５８ｂからの出力信号に基づき、加算あるいは減算電荷を生成する第２チャージポンプ６０ｂと、第２チャージポンプ６０ｂの出力電荷を累算し、第２遅延調整バイアスＶｂ２（電圧）として出力する第２ローパスフィルタ６２ｂとを有する。この第２遅延調整バイアスＶｂ２は、第２遅延線ＤＬ２に供給し、第２遅延同期ループ回路５２ｂのフィードバックループを形成し、且つ、第２出力端子φｂｏ２を通じて外部に第２遅延調整バイアスＶｂ２を出力可能になっている。

第２遅延線ＤＬ２は、複数の第２遅延素子６４ｂを直列に接続して構成し、各第２遅延素子６４ｂの前段には、それぞれ第２セレクタ５６ｂが接続されている。各第２遅延素子６４ｂは、第２遅延調整バイアスＶｂ２によって遅延時間が制御される例えばインバータ遅延素子により構成する。これら第２遅延素子６４ｂ、第２セレクタ５６ｂ及び第２遅延段数制御信号Ｓｐｒｅｃ２の構成については、上述した第１遅延素子６４ａ、第１セレクタ５６ａ及び第１遅延段数制御信号Ｓｐｒｅｃ１と同じであるため、その重複説明を省略する。

この第２遅延同期ループ回路５２ｂにおいても、第２遅延線ＤＬ２は、基準クロックｃｌｋを１周期遅らせるように動作し、第２遅延線ＤＬ２の出力と基準クロックｃｌｋとの立ち上がりタイミングあるいは立ち下りタイミングを第２クロック位相比較器５８ｂで比較する。比較結果に基づき、第２チャージポンプ６０ｂや第２ローパスフィルタ６２ｂが動作することで、第２遅延線ＤＬ２の出力と基準クロックｃｌｋの位相差を相殺するように常にフィードバック制御する。これにより、第２遅延素子ＤＬ２の遅延値(τ２)を生成するための第２遅延調整バイアスＶｂ２を得る。また、擬似ロックを回避するため、回路電源投入や回路起動の直前にあらかじめ任意の電圧を印加する等の対策を施し、常に１周期遅れ動作を補償させる。第２遅延素子６４ｂの数を増やすほど、各第２遅延素子６４ｂでの遅延時間（τ２）は短くなる。

ところで、第１遅延素子６４ａと第２遅延素子６４ｂの回路構成と回路を構成するトランジスタサイズ等は互いに同じである。従って、第１遅延線ＤＬ１で選択した第１遅延素子６４ａの数と、第２遅延線ＤＬ２で選択した第２遅延素子６４ｂの数が同じであれば、各第１遅延素子６４ａの遅延時間（第１遅延時間τ１）と各第２遅延素子６４ｂの遅延時間（第２遅延時間τ２）は同じになる。

しかし、本実施の形態では、ノギスの原理を利用するため、第１遅延時間τ１と第２遅延時間τ２は差を持たせる。そのため、第１遅延線ＤＬ１で選択する第１遅延素子６４ａの数と、第２遅延線ＤＬ２で選択する第２遅延素子６４ｂの数は差を持つ。例えば第１遅延素子６４ａの数を第２遅延素子６４ｂの数よりも多くして、第１遅延時間τ１を数１００ｐｓｅｃ、第２遅延時間τ２を（数１００＋数１０）ｐｓｅｃとする。このとき、遅延時間の差｜τ１−τ２｜は数１０ｐｓｅｃ程度となる。

第１遅延時間制御回路４４は、図４に示すように、例えばタイミング補正制御ロジック回路５０からの遅延調整信号Ｓ３を供給する遅延調整端子φＳ３と、シーケンサ３０から発光基準信号Ｐｅ２を入力する入力端子φｅ２と、第１遅延同期ループ回路５２ａからの第１遅延調整バイアスＶｂ１を入力する第１バイアス端子φｂｉ１と、第２遅延同期ループ回路５２ｂからの第２遅延調整バイアスＶｂ２を入力する第２バイアス端子φｂｉ２と、発光基準信号Ｐｅ２を遅延調整したタイミング調整信号Ｐｅ３を出力する出力端子φｅ３とを有する。

内部構成は、図６に示すように、第１遅延同期ループ回路５２ａの第１遅延線ＤＬ１と同様の構成を有し、発光基準信号Ｐｅ２を入力とする第１遅延線ＤＬ１と、第２遅延同期ループ回路５２ｂの第２遅延線ＤＬ２と同様の構成を有し、同じく発光基準信号Ｐｅ２もしくは、発光基準信号Ｐｅ２の第１遅延線ＤＬ１を経由した信号を入力とする第２遅延線ＤＬ２と、遅延調整信号Ｓ３に基づいて第１遅延線ＤＬ１から第２遅延線ＤＬ２への経路を切り替える複数の第２セレクタ５６ｂを有する。

第１遅延線ＤＬ１は、複数の第１遅延素子６４ａを直列に接続して構成し、各第１遅延素子６４ａの前段には、それぞれ第１セレクタ５６ａを接続する。各第１セレクタ５６ａは特性ダミーであって、第２遅延線ＤＬ２と負荷をそろえるために接続する。入力側から見て１番目の第１セレクタ５６ａは発光基準信号Ｐｅ２を固定で選択し、入力側から見て２番目以降の第１セレクタ５６ａは、１つ前の第１遅延素子６４ａからの出力を固定で選択するようになっている。なお、第１遅延線ＤＬ１の出力側端（終端）も遅延線最終段の負荷特性を最終段以前の特性とあわせるための特性ダミーインバータ遅延回路を接続する。

第２遅延線ＤＬ２は、複数の第２遅延素子６４ｂを直列に接続して構成し、各第２遅延素子６４ｂの前段には、それぞれ第２セレクタ５６ｂを接続する。各第２セレクタ５６ｂは、遅延調整信号Ｓ３のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。例えば入力側から見て１番目の第２セレクタ５６ｂは、遅延調整信号Ｓ３の例えばＭＳＢ（最上位ビット）のバイナリ値に応じて発光基準信号Ｐｅ２と接地電圧Ｖｓｓのいずれかを選択する。この例では、バイナリ値が「１」のとき、発光基準信号Ｐｅ２を選択し、バイナリ値が「０」のとき、接地電圧Ｖｓｓを選択する。入力側から見て２番目以降の第２セレクタ５６ｂは、バイナリ値が「１」のとき、１つ前の第１遅延素子６４ａからの出力を選択し、バイナリ値が「０」のとき、１つ前の第２遅延素子６４ｂからの出力を選択する。

従って、例えば１６個の第１遅延素子６４ａがそれぞれ第１セレクタ５６ａを介在させて直列に接続され、１６個の第２遅延素子６４ｂがそれぞれ第２セレクタ５６ｂを介在させて直列に接続されている場合を想定したとき、第１遅延線ＤＬ１として２個の第１遅延素子６４ａを選択し、第２遅延線ＤＬ２として１４個の第２遅延素子６４ｂを選択する場合は、遅延調整信号Ｓ３として、
ＭＳＢ ＬＳＢ
↓ ↓
「００１０００００００００００００」
がタイミング補正制御ロジック回路５０から供給する。これにより、入力側から見て２番目の第１遅延素子６４ｂから入力側から見て３番目の第２遅延素子６４ｂへの経路が選択され、その結果、発光基準信号Ｐｅ２が遅延時間｛（２×τ１）＋（１４×τ２）｝だけ遅延されたタイミング調整信号Ｐｅ３として出力される。同様に、第１遅延線ＤＬ１として３個の第１遅延素子６４ａを選択し、第２遅延線ＤＬ２として１３個の第２遅延素子６４ｂを選択した場合は、入力側から見て３番目の第１遅延素子６４ａから入力側から見て４番目の第２遅延素子６４ｂへの経路が選択され、その結果、発光基準信号Ｐｅ２が遅延時間｛（３×τ１）＋（１３×τ２）｝だけ遅延されたタイミング調整信号Ｐｅ３として出力される。前者と後者の遅延時間の差は、｜｛（２×τ１）＋（１４×τ２）｝−｛（３×τ１）＋（１３×τ２）｝｜＝｜τ２−τ１｜となり、第２セレクタ５６ｂによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。なお、上述の例では、１６個の第１遅延素子６４ａ及び１６個の第２遅延素子６４ｂの場合を示したが、実際には、１００個以上の第１遅延素子６４ａ及び１００個以上の第２遅延素子６４ｂを用いてもよい。

第２遅延時間制御回路４６は、図４に示すように、例えばタイミング補正制御ロジック回路５０からのオフセット調整信号Ｓ２を供給するオフセット調整端子φＳ２と、シーケンサ３０からの発光基準信号Ｐｅ２を入力する入力端子φｅ２と、第１遅延同期ループ回路５２ａからの第１遅延調整バイアスＶｂ１を入力する第１バイアス端子φｂｉ１と、第２遅延同期ループ回路５２ｂからの第２遅延調整バイアスＶｂ２を入力する第２バイアス端子φｂｉ２と、オフセット調整された発光基準信号Ｐｅ２、すなわち、オフセット信号Ｐｅ５を出力する出力端子φｅ５とを有する。

内部構成は、上述した第１遅延時間制御回路４４（図６参照）と同様の構成を有するため、その重複説明を省略するが、第２セレクタ５６ｂは、オフセット調整信号Ｓ２のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。この第２遅延時間制御回路４６においても、第２セレクタ５６ｂによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。

タイミング補正用位相比較器４８は、図４に示すように、発光駆動部３２からの発光タイミング信号Ｐｅ４を入力する第１入力端子φｅ４と、第２遅延時間制御回路４６からのオフセット信号Ｐｅ５を供給する第２入力端子φｅ５と、第１遅延同期ループ回路５２ａから第１遅延調整バイアスＶｂ１を入力する第１バイアス端子φｂｉ１と、第２遅延同期ループ回路５２ｂから第２遅延調整バイアスＶｂ２を入力する第２バイアス端子φｂｉ２と、オフセット信号Ｐｅ５と発光タイミング信号Ｐｅ４の位相差を位相比較結果Ｓ１として出力する出力端子φＳ１とを有する。

内部構成は、図７に示すように、発光タイミング信号Ｐｅ４を入力とする第１遅延線ＤＬ１と、オフセット信号Ｐｅ５を入力とする第２遅延線ＤＬ２と、遅延素子に応じて配列された複数のフリップフロップ回路６６（ここではＤ型フリップフロップ）を有する位相判定回路６８と、デコーダ７０とを有する。

第１遅延線ＤＬ１は、それぞれ第１遅延調整バイアスＶｂ１により遅延時間を制御可能な複数の第１遅延素子６４ａを直列に接続して構成している。第２遅延線ＤＬ２も、それぞれ第２遅延調整バイアスＶｂ２により遅延時間が制御可能な複数の第２遅延素子６４ｂを直列に接続し構成している。なお、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の最終段には、それぞれ最終段の負荷特性が最終段以前の特性と差が出ないように特性ダミー用遅延素子を接続する。

第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２によって、第２遅延素子６４ｂの遅延時間τ２を、第１遅延素子６４ｂの遅延時間τ１よりも長く設定すると、発光タイミング信号Ｐｅ４が周辺環境の影響によって遅延して、オフセット信号Ｐｅ５に対して発光タイミング信号Ｐｅ４が位相遅れとなった場合、上述した遅延時間の違いにより、オフセット信号Ｐｅ５に対して発光タイミング信号Ｐｅ４は位相遅れが徐々に小さくなり、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の途中から、今度は、オフセット信号Ｐｅ５に対して発光タイミング信号Ｐｅ４が位相進みとなり、位相進みは徐々に拡大する。

位相判定回路６８は、例えば第１遅延素子６４ａ（又は第２遅延素子６４ｂ）の個数＋１個分のフリップフロップ回路６６を有する。各フリップフロップ回路６６をそれぞれ例えばＤ型フリップフロップにて構成する。そのうち、第１遅延素子６４ａ（又は第２遅延素子６４ｂ）の個数分のフリップフロップ回路６６を、第１遅延素子６４ａ（又は第２遅延素子６４ｂ）に対応して配置し、Ｄ端子に、対応する第１遅延素子６４ａの出力を入力し、ＣＫ端子には、対応する第２遅延素子６４ｂの出力を入力する。入力側から見て１番目のフリップフロップ回路６６は、Ｄ端子に発光タイミング信号Ｐｅ４を入力し、ＣＫ端子には、オフセット信号Ｐｅ５を入力する。本実施の形態では、第１遅延素子６４ａとしてインバータ遅延素子を用いているため、発光タイミング信号Ｐｅ４を反転し遅延させた信号波形を出力する第１遅延素子６４ａが存在する。例えば入力側から見て奇数番目の第１遅延素子６４ａの出力波形は、発光タイミング信号Ｐｅ４を反転し遅延させた信号波形となり、入力側から見て偶数番目の第１遅延素子６４ａの出力波形は、発光タイミング信号Ｐｅ４をそのまま遅延させた信号波形となる。これは、第２遅延線ＤＬ２においても同様であり、入力側から見て奇数番目の第２遅延素子６４ｂの出力波形は、オフセット信号Ｐｅ５を反転し遅延させた信号波形となり、入力側から見て偶数番目の第２遅延素子６４ｂの出力波形は、オフセット信号Ｐｅ５をそのまま遅延させた信号波形となる。

従って、発光タイミング信号Ｐｅ４が周辺環境の影響によって遅延した場合、発光タイミング信号Ｐｅ４がオフセット信号Ｐｅ５よりも位相遅れとなる例えば入力側から２ｊ＋１（奇数）番目のフリップフロップ回路６６では、図８に示すように、ＣＫ端子の入力が２値論理のＨｉｇｈになった時点で、Ｄ端子の入力が２値論理のＬｏｗであることから、Ｑ端子からは論理値「０」を出力し、例えば入力側から２ｊ＋２（偶数）番目のフリップフロップ回路では、ＣＫ端子の入力がＬｏｗになった時点で、Ｄ端子の入力がＨｉｇｈであることから、Ｑ端子から論理値「１」を出力する。すなわち、位相遅れを示す論理値が奇数番目と偶数番目とで互いに反転した論理値となる。

同様に、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の途中から発光タイミング信号Ｐｅ４がオフセット信号Ｐｅ５よりも位相進みとなる例えば入力側から２ｊ＋４（偶数）番目のフリップフロップ回路では、ＣＫ端子の入力がＬｏｗになった時点で、Ｄ端子の入力がＬｏｗであることから、Ｑ端子から論理値「０」を出力し、例えば入力側から２ｊ＋５（偶数）番目のフリップフロップ回路では、ＣＫ端子の入力がＨｉｇｈになった時点で、Ｄ端子の入力がＨｉｇｈであることから、Ｑ端子から論理値「１」を出力する。すなわち、位相進みを示す論理値が奇数番目と偶数番目とで互いに反転した論理値となる。

そこで、例えば偶数番目のフリップフロップ回路からの出力を反転（ビット反転）するＮＯＴゲート７２（図７参照）を接続して、発光タイミング信号Ｐｅ４がオフセット信号Ｐｅ５よりも位相遅れを示す論理値が奇数番目と偶数番目とで共に論理値「０」、位相進みを示す論理値が奇数番目と偶数番目とで共に論理値「１」となるようにしている。これにより、オフセット信号Ｐｅ５に対して位相遅れで入力した発光タイミング信号Ｐｅ４は第１遅延線ＤＬ１の途中でオフセット信号を追い抜いた時点で論理値が「０」から「１」に反転（ビット反転）する形態の位相判定信号Ｄｂを得る。デコーダ７０は、位相判定回路６８からの位相判定信号Ｄｂをデコードし、タイミング補正制御ロジック回路５０に受け渡す。

デコーダ７０でのデコード手法としては、以下の２つの手法が挙げられる。

第１デコード手法は、下記表１に示すように、位相判定回路６８からの位相判定信号Ｄｂを最下位ビットから１が並ぶ数で１対１に変換（温度計コード変換）し、位相差値Ｓ１（位相比較結果）として出力する。

第２デコード手法は、下記表２に示すように、位相判定回路６８からの位相判定信号Ｄｂのうち、論理値が「１」のビットの数をデジタル値に変換し、位相差値Ｓ１として出力する。この場合、０と１が仮にノイズ等の揺らぎで連続でない場合でも、デコードすることができるため、上述の第１デコード手法よりも好ましいが、デコーダ７０に１の個数をカウントする回路を必要とする。

第１タイミング補正部３６Ａでは、第１遅延時間制御回路４４及び第２遅延時間制御回路４６において、複数の第１遅延素子６４ａ（遅延時間τ１）を直列に配置した第１遅延線ＤＬ１と第１遅延線ＤＬ１に対応して複数の第２遅延素子６４ｂ（遅延時間τ２）を直列に配置した第２遅延線ＤＬ２との間で経路を選択可能にして、｜τ１−τ２｜の時間分解能を得るようにしており、また、タイミング補正用位相比較器４８では、第１遅延線ＤＬ１と、第２遅延線ＤＬ２と、フリップフロップ回路６６及び位相判定回路６８を用いてノギスの原理（バーニアの原理）を適応して、｜τ１−τ２｜の時間分解能で位相比較を行うようにしている。これにより、数１０ｐｓｅｃのオーダーの時間分解能を実現することができ、数ｍｍの測距値精度を補償することが可能となる。

次に、第２の具体例に係るタイミング補正部（以下、第２タイミング補正部３６Ｂと記す）について図９及び図１０を参照しながら説明する。

この第２タイミング補正部３６Ｂは、上述した第１タイミング補正部３６Ａとほぼ同様の構成を有するが、図９及び図１０に示すように、タイミング補正用位相比較器４８内に、第１遅延同期ループ回路部７４ａと、第２遅延同期ループ回路部７４ｂとを組み込み、位相比較動作と遅延調整バイアス生成動作とを選択的に切り替えるようにする点と、タイミング補正用位相比較器４８の第１遅延線ＤＬ１と第１遅延同期ループ回路部７４ａの第１遅延線ＤＬ１とを共有とし、タイミング補正用位相比較器４８の第２遅延線ＤＬ２と第２遅延同期ループ回路部７４ｂの第２遅延線ＤＬ２とを共有とする点で異なる。

タイミング補正用位相比較器４８は、図９に示すように、発光タイミング信号Ｐｅ４を入力する第１入力端子φｅ４と、オフセット信号Ｐｅ５を入力する第２入力端子φｅ５と、オフセット信号Ｐｅ５と発光タイミング信号Ｐｅ４との位相差を位相差値Ｓ１としてを出力する出力端子φＳ１とに加えて、例えばタイミング補正制御ロジック回路５０からの動作切替信号Ｓｃｈ（位相比較動作と遅延調整バイアス生成動作とを切り替えるための信号）を入力する動作切替端子φｃｈと、第１遅延段数制御信号Ｓｐｒｅｃ１を入力する第１段数制御端子φｐｒｅｃ１と、第２遅延段数制御信号Ｓｐｒｅｃ２を入力する第２段数制御端子φｐｒｅｃ２と、基準クロックｃｌｋを入力するクロック端子φｃｌｋと、第１遅延調整バイアスＶｂ１を出力する第１バイアス出力端子φｂｏ１と、第２遅延調整バイアスＶｂ２を出力する第２バイアス出力端子φｂｏ２とを有する。

内部構造は、図１０に示すように、第１遅延線ＤＬ１と、第２遅延線ＤＬ２と、位相判定回路６８と、デコーダ７０とを有する。第１遅延線ＤＬ１は、第１タイミング補正部３６Ａにおける第１遅延同期ループ回路５２ａの第１遅延線ＤＬ１と同様の構成（第１セレクタ５６ａと第１遅延素子６４ａとの組を多数直列接続した構成）を有し、基準クロックｃｌｋ及び発光タイミング信号Ｐｅ４が選択的に供給可能なようになっている。第２遅延線ＤＬ２は、第１タイミング補正部３６Ａにおける第２遅延同期ループ回路５２ｂの第２遅延線ＤＬ２と同様の構成（第２セレクタ５６ｂと第２遅延素子６４ｂとの組を多数直列接続した構成）を有し、基準クロックｃｌｋ及びオフセット信号Ｐｅ５が選択的に供給可能になっている。

タイミング補正用位相比較器４８は、さらに、第３セレクタ５６ｃと、第４セレクタ５６ｄと、第１遅延同期ループ回路部７４ａと、第２遅延同期ループ回路部７４ｂとを有する。

第３セレクタ５６ｃは、動作切替信号Ｓｃｈの信号レベルに応じて基準クロックｃｌｋと発光タイミング信号Ｐｅ４のいずれかを選択する。例えば信号レベルが２値論理的にＨｉｇｈであれば基準クロックｃｌｋを選択し、Ｌｏｗであれば発光タイミング信号Ｐｅ４を選択する。

第４セレクタ５６ｄは、動作切替信号Ｓｃｈの信号レベルに応じて基準クロックｃｌｋとオフセット信号Ｐｅ５のいずれかを選択する。例えば信号レベルがＨｉｇｈであれば基準クロックｃｌｋを選択し、Ｌｏｗであればオフセット信号Ｐｅ５を選択する。

第１遅延同期ループ回路部７４ａは、第１遅延段数制御信号Ｓｐｒｅｃ１に基づいて第１遅延線ＤＬ１の遅延段数を設定する複数の第１セレクタ５６ａと、遅延調整バイアス生成動作の際（動作切替信号Ｓｃｈの信号レベルがＨｉｇｈの際）に、第１遅延線ＤＬ１からの出力と基準クロックｃｌｋとの位相差を検出する第１クロック位相比較器５８ａと、第１クロック位相比較器５８ａの比較結果に基づき、電荷を加算、減算させる第１チャージポンプ６０ａと、第１チャージポンプ６０ａの出力電荷を累算し、第１遅延調整バイアスＶｂ１（電圧）として出力する第１ローパスフィルタ６２ａと、第１遅延調整バイアスＶｂ１を保持する第１コンデンサ７６ａとを有する。この第１遅延調整バイアスＶｂ１は第１バイアス出力端子φｂｏ１を通じて外部に出力され、また、第１遅延線ＤＬ１にも供給するようになっている。

第２遅延同期ループ回路部７４ｂは、第２遅延段数制御信号Ｓｐｒｅｃ２に基づいて第２遅延線ＤＬ２の遅延段数を設定する複数の第２セレクタ５６ｂと、遅延調整バイアス生成動作の際（動作切替信号Ｓｃｈの信号レベルがＨｉｇｈの際）に、第２遅延線ＤＬ２からの出力と基準クロックｃｌｋとの位相差を検出する第２クロック位相比較器５８ｂと、第２クロック位相比較器５８ｂの比較結果に基づき、電荷を加算、減算させる第２チャージポンプ６０ｂと、第２チャージポンプ６０ｂの出力電荷を累算し、第２遅延調整バイアスＶｂ２（電圧）として出力する第２ローパスフィルタ６２ｂと、第２遅延調整バイアスＶｂ２を保持する第２コンデンサ７６ｂとを有する。この第２遅延調整バイアスＶｂ２は第２バイアス出力端子φｂｏ２を通じて外部に出力され、また、第２遅延線ＤＬ２にも供給するようになっている。

第１遅延線ＤＬ１を構成する複数の第１遅延素子６４ａのうち、選択された一連の複数の第１遅延素子６４ａを、第１遅延素子６４ａの遅延時間τ１を設定する第１遅延調整バイアスＶｂ１を生成のための第１遅延同期ループ回路部７４ａの遅延線として使用し、さらに第１遅延同期ループ回路部７４ａの遅延線と一部共有した一連の複数の第１遅延素子６４ａを位相比較器用の遅延線に使用する。例えば位相比較器用にｎ個の一連の第１遅延素子６４ａを使用し、第１遅延同期ループ回路部７４ａの遅延線として、ｍ個の一連の第１遅延素子６４ａを使用した場合、遅延線の全体あるいは一部を共有することで、実際の物理的な遅延素子の個数をｋとしたときに、ｋ＜ｍ＋ｎとすることができる。つまり、ｍ＋ｎ−ｋ個の一連の第１遅延素子６４ａを、タイミング補正用位相比較器４８と第１遅延同期ループ回路部７４ａとで共有可能である。

同様に、第２遅延線ＤＬ２を構成する複数の第２遅延素子６４ｂのうち、選択された一連の複数の第２遅延素子６４ｂを、第２遅延素子６４ｂの遅延時間τ２を設定する第２遅延調整バイアスＶｂ２を生成のための第２遅延同期ループ回路部７４ｂの遅延線として使用し、さらに第２遅延同期ループ回路部７４ｂの遅延線と一部共有した一連の複数の第２遅延素子６４ｂを位相比較器用の遅延線に使用する。例えば位相比較器用にｎ個の一連の第２遅延素子６４ｂを使用し、第２遅延同期ループ回路部７４ｂの遅延線として、ｐ個の一連の第２遅延素子６４ｂを使用した場合、遅延線の全体あるいは一部を共有することで、実際の物理的な遅延素子の個数をｋとしたときに、ｋ＜ｐ＋ｎとすることができる。つまり、ｐ＋ｎ−ｋ個の一連の第２遅延素子６４ｂを、タイミング補正用位相比較器４８と第２遅延同期ループ回路部７４ｂとで共有可能である。

第２タイミング補正部３６Ｂにおいては、上述した第１タイミング補正部３６Ａと同様に、数１０ｐｓｅｃのオーダーの時間分解能を実現し、数ｍｍの測距値精度で補正することが可能となる。特に、この第２タイミング補正部３６Ｂにおいては、タイミング補正用位相比較器４８への第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２のための配線の引き回しが減るため、ノイズの発生を低減する効果が期待できる。また、タイミング補正用位相比較器４８内に第１遅延同期ループ回路部７４ａ及び第２遅延同期ループ回路部７４ｂを組み込んで、回路規模的に大きなチップ占有面積を占める遅延線を共有するので、全体のチップ占有面積を小さくすることができる。

次に、第３の具体例に係るタイミング補正部（以下、第３タイミング補正部３６Ｃと記す）について図９及び図１０を参照しながら説明する。

この第３タイミング補正部３６Ｃは、上述した第２タイミング補正部３６Ｂとほぼ同様の構成を有するが、図９及び図１０において、括弧書きにて示すように、動作切替端子φｃｈ及びクロック端子φｃｌｋがなく、第３セレクタ５６ｃ及び第４セレクタ５６ｄも存在しない。

第１遅延同期ループ回路部７４ａは、基準クロックｃｌｋではなく、発光タイミング信号Ｐｅ４に基づいて第１遅延調整バイアスＶｂ１を生成する。第２遅延同期ループ回路部７４ｂは、同じく基準クロックｃｌｋではなく、オフセット信号Ｐｅ５に基づいて第２遅延調整バイアスＶｂ２を生成する。

発光タイミング信号Ｐｅ４及びオフセット信号Ｐｅ５は、いずれも基準クロックｃｌｋと同様に複数のパルスが連続して現れる信号波形を有しており、経年変化や環境変化が時間的に緩やかであれば、連続する信号波形間での位相差は小さいため、基準クロックｃｌｋに準じて、第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２を生成するための基準の信号として使用することができる。従って、第１遅延同期ループ回路部７４ａ及び第２遅延同期ループ回路部７４ｂは、連続して現れる複数のパルスをクロックに見立てて自律的に動作するようになり、基準クロックｃｌｋを使用しなくても、発光タイミング信号Ｐｅ４及びオフセット信号Ｐｅ５によって第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２を生成することができる。

これにより、動作切替端子φｃｈ、クロック端子φｃｌｋ、第３セレクタ５６ｃ及び第４セレクタ５６ｄを省略することができ、第３タイミング補正部３６Ｃの回路構成を簡略化することができる。ただ、発光タイミング信号Ｐｅ４は周辺環境の影響によってパルス周期が変化するおそれがあるため、意図した遅延時間が得られない可能性がある。そこで、第１遅延同期ループ回路部７４ａにおいても、比較的パルス周期の変化が少ないオフセット信号Ｐｅ５に基づいて第１遅延調整バイアスＶｂ１を生成するようにしてもよい。

なお、第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２を保持する第１コンデンサ７６ａ及び第２コンデンサ７６ｂを接続した例を示しているが、これら第１コンデンサ７６ａ及び第２コンデンサ７６ｂを省略してもよい。

次に、第４の具体例に係るタイミング補正部（以下、第４タイミング補正部３６Ｄと記す）について図１１及び図１２を参照しながら説明する。

この第４タイミング補正部３６Ｄは、上述した第２タイミング補正部３６Ｂとほぼ同様の構成を有するが、図１１及び図１２に示すように、第１遅延時間制御回路４４及び第２遅延時間制御回路４６にもそれぞれ第１遅延同期ループ回路部７４ａ及び第２遅延同期ループ回路部７４ｂが組み込まれている点で異なる。

タイミング補正用位相比較器４８は、第２タイミング補正部３６Ｂのタイミング補正用位相比較器４８とほぼ同様の構成を有するが、図１１に示すように、第１バイアス出力端子φｂｏ１及び第２バイアス出力端子φｂｏ２が存在しない。このタイミング補正用位相比較器４８の内部構成は図１０に示す構成とほぼ同じであるため、その重複説明を省略する。

第１遅延時間制御回路４４は、図１１に示すように、基準クロックｃｌｋを入力するクロック端子φｃｌｋと、遅延調整信号Ｓ３を入力する遅延調整端子φＳ３と、発光基準信号Ｐｅ２を入力する入力端子φｅ２と、動作切替信号Ｓｃｈを入力する動作切替端子φｃｈと、第１遅延段数制御信号Ｓｐｒｅｃ１を入力する第１段数制御端子φｐｒｅｃ１と、第２遅延段数制御信号Ｓｐｒｅｃ２を入力する第２段数制御端子φｐｒｅｃ２と、タイミング調整信号Ｐｅ３を出力する出力端子φｅ３とを有する。

内部構成は、図１２に示すように、図１０に示すタイミング補正用位相比較器４８とほぼ同様の構成を有する第１遅延線ＤＬ１、第２遅延線ＤＬ、第１遅延同期ループ回路部７４ａ、第２遅延同期ループ回路部７４ｂ、複数の第１セレクタ５６ａ、複数の第２セレクタ５６ｂ、第３セレクタ５６ｃ及び第４セレクタ５６ｄを有し、さらに、第５セレクタ５６ｅ、第６セレクタ５６ｆ、複数の第７セレクタ５６ｇ及び複数の第８セレクタ５６ｈを有する。

第５セレクタ５６ｅは、動作切替信号Ｓｃｈの信号レベルに応じて第１遅延段数制御信号Ｓｐｒｅｃ１と固定信号Ｄｃのいずれかを選択する。例えば信号レベルがＨｉｇｈ（遅延調整バイアス生成動作期間）であれば第１遅延段数制御信号Ｓｐｒｅｃ１を選択し、Ｌｏｗ（遅延調整動作時）であれば固定信号Ｄｃを選択する。

第１遅延線ＤＬ１に接続された各第１セレクタ５６ａは、第５セレクタ５６ｅにて選択された信号（第１遅延段数制御信号Ｓｐｒｅｃ１又は固定信号Ｄｃ）のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択する。第５セレクタ５６ｅにて固定信号Ｄｃを選択した場合は、発光基準信号Ｐｅ２の遅延調整に使用する一連の複数の第１遅延素子６４ａのうち、入力側から見て１番目の第１遅延素子６４ａの第１セレクタ５６ａが第３セレクタ５６ｃからの出力を選択し、入力側から見て２番目以降の第１遅延素子６４ａの第１セレクタ５６ａが１つ前の第１遅延素子６４ａの出力を選択する。

第６セレクタ５６ｆは、動作切替信号Ｓｃｈの信号レベルに応じて第２遅延段数制御信号Ｓｐｒｅｃ２と遅延調整信号Ｓ３のいずれかを選択する。例えば信号レベルがＨｉｇｈであれば第２遅延段数制御信号Ｓｐｒｅｃ２を選択し、Ｌｏｗであれば遅延調整信号Ｓ３を選択する。

一方、第２遅延線ＤＬ２のうち、発光基準信号Ｐｅ２の遅延調整に使用する一連の複数の第２遅延素子６４ｂと、それに対応する一連の複数の第１遅延素子６４ａとの間に、それぞれ第７セレクタ５６ｇを接続する。さらに、上述の一連の複数の第２遅延素子６４ｂの各前段に、第２セレクタ５６ｂに代えて第８セレクタ５６ｈをそれぞれ接続する。

各第７セレクタ５６ｇは、動作切替信号Ｓｃｈの信号レベルに応じて、対応する第１遅延素子６４ａの出力と第４セレクタ５６ｄの出力のいずれかを選択する。例えば信号レベルがＨｉｇｈ（遅延調整バイアス生成動作期間）であれば第４セレクタ５６ｄの出力を選択し、Ｌｏｗ（遅延調整動作期間）であればそれぞれ対応する第１遅延素子６４ａの出力を選択する。

各第２セレクタ５６ｂ及び各第８セレクタ５６ｈは、第６セレクタ５６ｆにて選択された信号（第２遅延段数制御信号Ｓｐｒｅｃ２又は遅延調整信号Ｓ３）のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択する。第６セレクタ５６ｆにて第２遅延段数制御信号Ｓｐｒｅｃ２を選択した場合は、遅延調整バイアス生成動作期間であることから、複数の第２セレクタ５６ｂのうち、第２遅延段数制御信号Ｓｐｒｅｃ２に対応する１つの第２セレクタ５６ｂのみが第４セレクタ５６ｄの出力（この場合、基準クロックｃｌｋ）を選択する。第６セレクタ５６ｆにて遅延調整信号Ｓ３を選択した場合は、遅延調整動作期間であることから、全ての第７セレクタ５６ｇがそれぞれ対応する第１遅延素子６４ａの出力を選択し、複数の第８セレクタ５６ｈのうち、遅延調整信号Ｓ３に対応する１つの第８セレクタ５６ｈのみが対応する第７セレクタ５６ｇの出力を選択する。

すなわち、複数の第８セレクタ５６ｈのうち、遅延調整信号Ｓ３に対応する１つの第８セレクタ５６ｈのみを第１遅延素子６４ａ側の経路に設定し、その他の第８セレクタ５６ｈを１つ前の第２遅延素子６４ｂ側の経路に設定する。これにより、発光基準信号Ｐｅ２の遅延調整に使用する一連の複数の第１遅延素子６４ａのうち、第８セレクタ５６ｈにて設定された経路に含まれる第１遅延素子６４ａの数をＡとし、第８セレクタ５６ｈにて設定された経路に含まれる第２遅延素子６４ｂの数をＢとしたとき、発光基準信号Ｐｅ２は、遅延時間｛（Ａ×τ１）＋（Ｂ×τ２）｝だけ遅延されたタイミング調整信号Ｐｅ３として出力される。従って、この第１遅延時間制御回路４４においても、第８セレクタ５６ｈによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。

この場合も、第１遅延線ＤＬ１を構成する複数の第１遅延素子６４ａのうち、選択された一連の複数の第１遅延素子６４ａを、第１遅延調整バイアスＶｂ１を生成のための第１遅延同期ループ回路部７４ａの遅延線として使用し、さらに第１遅延同期ループ回路部７４ａの遅延線と一部共有した一連の複数の第１遅延素子６４ａを、遅延調整用の遅延線に使用する。そのため、例えば遅延調整用にｎ個の一連の第１遅延素子６４ａを使用し、第１遅延同期ループ回路部７４ａの遅延線として、ｍ個の一連の第１遅延素子６４ａを使用した場合、遅延線の全体あるいは一部を共有することで、実際の物理的な遅延素子の個数をｋとしたときに、ｋ＜ｍ＋ｎとすることができ、ｍ＋ｎ−ｋ個の一連の第１遅延素子６４ａを、第１遅延時間制御回路４４と第１遅延同期ループ回路部７４ａとで共有可能である。これは、第２遅延線ＤＬ２についても同様である。

一方、第２遅延時間制御回路４６は、上述した第１遅延時間制御回路４４と同様の構成を有し、図１１に示すように、基準クロックｃｌｋが入力されるクロック端子φｃｌｋと、発光基準信号Ｐｅ２が入力される入力端子φｅ２と、動作切替信号Ｓｃｈが入力される動作切替端子φｃｈと、第１遅延段数制御信号Ｓｐｒｅｃ１が供給される第１段数制御端子φｐｒｅｃ１と、第２遅延段数制御信号Ｓｐｒｅｃ２が供給される第２段数制御端子φｐｒｅｃ２と、オフセット調整信号Ｓ２が供給されるオフセット調整端子φＳ２と、オフセット調整された発光基準信号Ｐｅ２、すなわち、オフセット信号Ｐｅ５が出力される出力端子φｅ５とを有する。

内部構成は、上述した第１遅延時間制御回路４４と同様の構成を有し、図１２に示すように、複数の第８セレクタ５６ｈのうち、オフセット調整信号Ｓ２に対応する１つの第８セレクタ５６ｈのみを第１遅延素子６４ａ側の経路に設定し、その他の第８セレクタ５６ｈを１つ前の第２遅延素子６４ｂ側の経路に設定する。これによって、発光基準信号Ｐｅ２の遅延調整に使用する一連の複数の第１遅延素子６４ａのうち、第８セレクタ５６ｈにて設定された経路に含まれる第１遅延素子６４ａの数をＣ、第８セレクタ５６ｈにて設定された経路に含まれる第２遅延素子６４ｂの数をＤとしたとき、発光基準信号Ｐｅ２は、遅延時間｛（Ｃ×τ１）＋（Ｄ×τ２）｝だけ遅延されたオフセット信号Ｐｅ５として出力される。この第２遅延時間制御回路４６においても、第８セレクタ５６ｈによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。

この第４タイミング補正部３６Ｄにおいては、上述した第２タイミング補正部３６Ｂと同様に、数１０ｐｓｅｃのオーダーの時間分解能を実現し、数ｍｍの測距値精度で補正することが可能となる。特に、この第４タイミング補正部３６Ｄにおいては、第１遅延時間制御回路４４、第２遅延時間制御回路４６及びタイミング補正用位相比較器４８への第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２のための配線の引き回しが減るため、ノイズの発生をさらに低減することができる。また、第１遅延時間制御回路４４、第２遅延時間制御回路４６及びタイミング補正用位相比較器４８内にそれぞれ第１遅延同期ループ回路部７４ａ及び第２遅延同期ループ回路部７４ｂを組み込んで、第１遅延線ＤＬ１及び第２遅延線ＤＬ２を共有するようにしたので、第１タイミング補正部３６Ａに比べ全体の回路規模が小さくなる利点がある。

次に、第１タイミング補正部３６Ａ〜第４タイミング補正部３６Ｄにおける第１遅延時間制御回路４４及び第２遅延時間制御回路４６の変形例について図１３Ａ〜図１４を参照しながら説明する。

変形例に係る第１遅延時間制御回路４４は、図１３Ａに示すように、例えばタイミング補正制御ロジック回路５０からの第１遅延調整信号Ｓ３ｃｏａｒｓｅ、第２遅延調整信号Ｓ３ｍｉｄｄｌｅ及び第３遅延調整信号Ｓ３ｆｉｎｅが入力される第１遅延調整端子φｃｏａｒｓｅ、第２遅延調整端子φｍｉｄｄｌｅ及び第３遅延調整端子φｆｉｎｅと、基準クロックｃｌｋが入力されるクロック端子φｃｌｋ、発光基準信号Ｐｅ２を入力する入力端子φｅ２と、第１遅延調整バイアスＶｂ１を入力する第１バイアス端子φｂｉ１と、第２遅延調整バイアスＶｂ２を入力する第２バイアス端子φｂｉ２と、タイミング調整信号Ｐｅ３を出力する出力端子φｅ３とを有する。

内部構成は、図１４に示すように、遅延段数が可変とされたシフトレジスタにて構成された第１遅延調整回路７８と、遅延段数が可変とされた第２遅延調整回路８０と、第１遅延線ＤＬ１及び第２遅延線ＤＬ２を具備し、第１遅延線ＤＬ１と第２遅延線ＤＬ２間の経路が可変とされた第３遅延調整回路８２とを有する。

第１遅延調整回路７８は、第１遅延調整信号Ｓｄ１に基づいて遅延段数を設定する複数の第９セレクタ５６ｉを有し、複数のフリップフロップ回路６６（例えばＤ型フリップフロップ）を直列に接続して構成する。各フリップフロップ回路６６の前段には、それぞれ第９セレクタ５６ｉが接続されている。各フリップフロップ回路６６のＣＫ端子には基準クロックｃｌｋを供給する。複数の第９セレクタ５６ｉのうち、入力側から見て１番目の第９セレクタ５６ｉは、第１遅延調整信号Ｓ３ｃｏａｒｓｅの対応するバイナリ値に応じて基準クロックｃｌｋと接地電圧Ｖｓｓのいずれかを選択する。入力側から見て２番目以降の第９セレクタ５６ｉは、第１遅延調整信号Ｓ３ｃｏａｒｓｅの対応するバイナリ値に応じて発光基準信号Ｐｅ２と１つ前のフリップフロップ回路６６の出力のいずれかを選択する。従って、第１遅延調整信号Ｓ３ｃｏａｒｓｅによって、例えば出力側から見てＥ番目（Ｅ＝１、２、３・・・）の第９セレクタ５６ｉのみが発光基準信号Ｐｅ２を選択することで、遅延段数がＥ段とされた第１遅延調整回路７８となる。基準クロックｃｌｋの周期は短くても数ｎｓｅｃ程度であるため、発光基準信号Ｐｅ２は、Ｅ段×数ｎｓｅｃだけ遅延した第１遅延信号Ｓｄ１を出力する。また、１段ずつ遅延段数を変化させることができるため、時間分解能は数ｎｓｅｃとなる。

第２遅延調整回路８０は、第２遅延調整信号Ｓ３ｍｉｄｄｌｅに基づいて第２遅延調整回路８０の遅延段数を設定する複数の第１セレクタ５６ａを有し、複数の第１遅延素子６４ａが直列に接続されて構成されている。各第１遅延素子６４ａの前段には、それぞれ第１セレクタ５６ａが接続されている。各第１遅延素子６４ａには、第１遅延調整バイアスＶｂ１が供給される。複数の第１セレクタ５６ａのうち、入力側から見て１番目の第１セレクタ５６ａは、第２遅延調整信号Ｓ３ｍｉｄｄｌｅの対応するバイナリ値に応じて第１遅延信号Ｓｄ１と接地電圧Ｖｓｓのいずれかを選択する。入力側から見て２番目以降の第１セレクタ５６ａは、第２遅延調整信号Ｓ３ｍｉｄｄｌｅの対応するバイナリ値に応じて第１遅延信号Ｓｄ１と１つ前の第１遅延素子６４ａの出力のいずれかを選択する。従って、第２遅延調整信号Ｓ３ｍｉｄｄｌｅによって、例えば出力側から見てＦ番目（Ｆ＝１、２、３・・・）の第１セレクタ５６ａのみが第１遅延信号Ｓｄ１を選択することで、遅延段数がＦ段とされた第２遅延調整回路８０となる。１つの第１遅延素子６４ａによる遅延時間は数１００ｐｓｅｃ程度であるため、第１遅延信号Ｓｄ１は、Ｆ段×数１００ｐｓｅｃだけ遅延した第２遅延信号Ｓｄ２を出力する。また、１段ずつ遅延段数を変化させることができるため、時間分解能は数１００ｐｓｅｃとなる。

第３遅延調整回路８２は、第３遅延調整信号Ｓ３ｆｉｎｅに基づいて第１遅延線ＤＬ１と第２遅延線ＤＬ２間の経路を設定する複数の第２セレクタ５６ｂを有する。

第１遅延線ＤＬ１は、複数の第１遅延素子６４ａを直列に接続して構成し、各第１遅延素子６４ａの前段には、それぞれ第１セレクタ５６ａを接続する。各第１遅延素子６４ａには、第１遅延調整バイアスＶｂ１が供給される。なお、各第１セレクタ５６ａは特性ダミーであって、第２遅延線ＤＬ２と負荷をそろえるために配置する。また、第１遅延線ＤＬ１のは最終段の負荷が最終段以前と同じ負荷になるように遅延素子ダミーを配置する。

第２遅延線ＤＬ２は、複数の第２遅延素子６４ｂを直列に接続して構成し、各第２遅延素子６４ｂの前段には、それぞれ第２セレクタ５６ｂが接続する。各第２遅延素子６４ｂには、第２遅延調整バイアスＶｂ２が供給される。

複数の第２セレクタ５６ｂのうち、入力側から見て１番目の第２セレクタ５６ｂは、第３遅延調整信号Ｓ３ｆｉｎｅの対応するバイナリ値に応じて第２遅延信号Ｓｄ２と接地電圧Ｖｓｓのいずれかを選択する。入力側から見て２番目以降の第２セレクタ５６ｂは、第３遅延調整信号Ｓ３ｆｉｎｅの対応するバイナリ値に応じて１つ前の第１遅延素子６４ａの出力と１つ前の第２遅延素子６４ｂの出力のいずれかを選択する。従って、第１遅延素子６４ａ（第２遅延素子６４ｂ）の数がＧ個あり、第３遅延調整信号Ｓ３ｆｉｎｅによって、例えば入力側から見てＨ番目の第２セレクタ５６ｂのみが対応するＨ番目の第１遅延素子６４ａの出力を選択することを仮定すると、１つの第１遅延素子６４ａによる遅延時間をτ１、１つの第２遅延素子６４ｂによる遅延時間をτ２とすると、第２遅延信号Ｓ３ｆｉｎｅは、Ｈ×τ１＋（Ｇ−Ｈ）×τ２だけ遅延された第３遅延信号、すなわち、タイミング調整信号Ｐｅ３として出力される。また、経路を１段ずつ切り替えることができるため、時間分解能は｜τ１−τ２｜となる。ここで、｜τ１−τ２｜は数１０ｐｓｅｃ〜数ｐｓｅｃを想定している。

このように、変形例に係る第１遅延時間制御回路４４においては、小規模な各遅延線の構成により、時間分解能を数１０ｐｓｅｃ以下のオーダーから数ｎｓｅｃのオーダーまで幅広く可変にすることができる。

一方、変形例に係る第２遅延時間制御回路４６は、上述した第１遅延時間制御回路４４と同様の構成を有し、図１３Ｂに示すように、例えばタイミング補正制御ロジック回路５０からの第１オフセット調整信号Ｓ２ｃｏａｒｓｅ、第２オフセット制御信号Ｓ２ｍｉｄｄｌｅ及び第３オフセット調整信号Ｓ２ｆｉｎｅを入力する第１オフセット調整端子φｃｏａｒｓｅ、第２オフセット調整端子φｍｉｄｄｌｅ及び第３オフセット調整端子φｆｉｎｅと、クロック端子φｃｌｋ、入力端子φｅ２と、第１バイアス端子φｂｉ１と、第２バイアス端子φｂｉ２と、オフセット信号Ｐｅ５を出力する出力端子φｅ５とを有する。

内部構成は、上述した第１遅延時間制御回路４４と同様の構成を有するため、その重複説明を省略するが、この第２遅延時間制御回路４６においても、小規模な各遅延線の構成により、時間分解能を数１０ｐｓｅｃ以下のオーダーから数ｎｓｅｃのオーダーまで幅広く可変にすることができる。

なお、本発明に係る測距システムは、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。

１０…測距システム １２…測距対象物
１４…放射光 １６…発光部
１８…反射光 ２０…受光部
２２…制御部 ２４…距離演算部
２８…基準クロック生成部 ３０…シーケンサ
３２…発光駆動部 ３４…受光駆動部
３６…タイミング補正部 ４４…第１遅延時間制御回路
４６…第２遅延時間制御回路 ４８…タイミング補正用位相比較器
５０…タイミング補正制御ロジック回路 ５２ａ…第１遅延同期ループ回路
５２ｂ…第２遅延同期ループ回路 ６４ａ…第１遅延素子
６４ｂ…第２遅延素子 ６６…フリップフロップ回路
６８…位相判定回路 ７０…デコーダ
７４ａ…第１遅延同期ループ回路部 ７４ｂ…第２遅延同期ループ回路部
７８…第１遅延調整回路 ８０…第２遅延調整回路
８２…第３遅延調整回路 ＤＬ１…第１遅延線
ＤＬ２…第２遅延線

Claims (8)

1. 測距対象物に向けて放射光を放射する発光部と、
   前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
   前記発光部及び前記受光部を制御する制御部と、
   前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムにおいて、
   前記制御部は、
   前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
   基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
   前記発光部を駆動する発光駆動部と、
   前記受光部を駆動する受光駆動部と、
   前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備え、
   前記タイミング補正部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有し、
   前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、
   前記第１遅延時間制御回路でタイミングを調整した前記基準信号をタイミング調整信号として前記発光駆動部に入力し、
   前記基準信号を前記第２遅延時間制御回路に入力して、該第２遅延時間制御回路からタイミングを遅延させたオフセット信号として出力し、
   前記オフセット信号と前記発光駆動部の出力信号とを前記タイミング補正用位相比較器に入力し、該タイミング補正用位相比較器から位相比較結果を出力し、
   前記タイミング補正制御ロジック回路は、前記位相比較結果を取得し、前記位相比較結果に基づいた遅延調整信号を出力し、
   前記第１遅延時間制御回路は、前記遅延調整信号を取得し、前記基準信号のタイミングを調整し、発光タイミング信号として前記発光駆動部へ出力し、
   前記タイミング補正部は、第１遅延同期ループ回路及び第２遅延同期ループ回路をさらに有し、
   前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々第１遅延線及び第２遅延線を有し、
   前記第１遅延同期ループ回路で生成した第１遅延調整バイアスを前記各第１遅延線に印加し、
   前記第２遅延同期ループ回路で生成した第２遅延調整バイアスを前記各第２遅延線に印加することを特徴とする測距システム。
2. 測距対象物に向けて放射光を放射する発光部と、
   前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
   前記発光部及び前記受光部を制御する制御部と、
   前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムにおいて、
   前記制御部は、
   前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
   基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
   前記発光部を駆動する発光駆動部と、
   前記受光部を駆動する受光駆動部と、
   前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備え、
   前記タイミング補正部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有し、
   前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、
   前記第１遅延時間制御回路でタイミングを調整した前記基準信号をタイミング調整信号として前記発光駆動部に入力し、
   前記基準信号を前記第２遅延時間制御回路に入力して、該第２遅延時間制御回路からタイミングを遅延させたオフセット信号として出力し、
   前記オフセット信号と前記発光駆動部の出力信号とを前記タイミング補正用位相比較器に入力し、該タイミング補正用位相比較器から位相比較結果を出力し、
   前記タイミング補正制御ロジック回路は、前記位相比較結果を取得し、前記位相比較結果に基づいた遅延調整信号を出力し、
   前記第１遅延時間制御回路は、前記遅延調整信号を取得し、前記基準信号のタイミングを調整し、発光タイミング信号として前記発光駆動部へ出力し、
   前記タイミング補正部は、第１遅延同期ループ回路及び第２遅延同期ループ回路をさらに有し、
   前記第１遅延同期ループ回路は、第１遅延線を有し、
   前記第２遅延同期ループ回路は、第２遅延線を有し、
   前記タイミング補正用位相比較器は、前記第１遅延線及び前記第２遅延線を共有することを特徴とする測距システム。
3. 測距対象物に向けて放射光を放射する発光部と、
   前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
   前記発光部及び前記受光部を制御する制御部と、
   前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムにおいて、
   前記制御部は、
   前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
   基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
   前記発光部を駆動する発光駆動部と、
   前記受光部を駆動する受光駆動部と、
   前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備え、
   前記タイミング補正部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有し、
   前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、
   前記第１遅延時間制御回路でタイミングを調整した前記基準信号をタイミング調整信号として前記発光駆動部に入力し、
   前記基準信号を前記第２遅延時間制御回路に入力して、該第２遅延時間制御回路からタイミングを遅延させたオフセット信号として出力し、
   前記オフセット信号と前記発光駆動部の出力信号とを前記タイミング補正用位相比較器に入力し、該タイミング補正用位相比較器から位相比較結果を出力し、
   前記タイミング補正制御ロジック回路は、前記位相比較結果を取得し、前記位相比較結果に基づいた遅延調整信号を出力し、
   前記第１遅延時間制御回路は、前記遅延調整信号を取得し、前記基準信号のタイミングを調整し、発光タイミング信号として前記発光駆動部へ出力し、
   前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々第１遅延同期ループ回路及び第２遅延同期ループ回路を有し、
   前記各第１遅延同期ループ回路は、それぞれ第１遅延線を有し、
   前記各第２遅延同期ループ回路は、それぞれ第２遅延線を有し、
   前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々前記第１遅延線及び前記第２遅延線を共有することを特徴とする測距システム。
4. 測距対象物に向けて放射光を放射する発光部と、
   前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
   前記発光部及び前記受光部を制御する制御部と、
   前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムにおいて、
   前記制御部は、
   前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
   基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
   前記発光部を駆動する発光駆動部と、
   前記受光部を駆動する受光駆動部と、
   前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備え、
   前記タイミング補正部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有し、
   前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、
   前記第１遅延時間制御回路でタイミングを調整した前記基準信号をタイミング調整信号として前記発光駆動部に入力し、
   前記基準信号を前記第２遅延時間制御回路に入力して、該第２遅延時間制御回路からタイミングを遅延させたオフセット信号として出力し、
   前記オフセット信号と前記発光駆動部の出力信号とを前記タイミング補正用位相比較器に入力し、該タイミング補正用位相比較器から位相比較結果を出力し、
   前記タイミング補正制御ロジック回路は、前記位相比較結果を取得し、前記位相比較結果に基づいた遅延調整信号を出力し、
   前記第１遅延時間制御回路は、前記遅延調整信号を取得し、前記基準信号のタイミングを調整し、発光タイミング信号として前記発光駆動部へ出力し、
   前記第１遅延時間制御回路及び前記第２遅延時間制御回路の少なくとも１つは、
   遅延段数を可変とする第１遅延調整回路と、
   遅延段数を可変とする第２遅延調整回路と、
   第１遅延線及び第２遅延線を具備し、前記第１遅延線と第２遅延線間の経路を可変とする第３遅延調整回路と、を有し、
   前記タイミング補正制御ロジック回路は、前記第１遅延調整回路の前記遅延段数を調整するための第１遅延調整信号、前記第２遅延調整回路の前記遅延段数を調整するための第２遅延調整信号、前記第３遅延調整回路の前記経路を設定するための第３遅延調整信号を生成し、
   前記第１遅延調整回路は、前記基準クロック、前記第１遅延調整信号に基づき、前記基準信号から第１遅延信号を生成し、
   前記第２遅延調整回路は、前記第２遅延調整信号に基づき、前記第１遅延信号から第２遅延信号を生成し、
   前記第３遅延調整回路は、前記第３遅延調整信号に基づき、前記第２遅延信号から第３遅延信号を生成することを特徴とする測距システム。
5. 測距対象物に向けて放射光を放射する発光部と、
   前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
   前記発光部及び前記受光部を制御する制御部と、
   前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムにおいて、
   前記制御部は、
   前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
   基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
   前記発光部を駆動する発光駆動部と、
   前記受光部を駆動する受光駆動部と、
   前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備え、
   前記タイミング補正部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器と、タイミング補正制御ロジック回路とを有し、
   前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、
   前記第１遅延時間制御回路でタイミングを調整した前記基準信号をタイミング調整信号として前記発光駆動部に入力し、
   前記基準信号を前記第２遅延時間制御回路に入力して、該第２遅延時間制御回路からタイミングを遅延させたオフセット信号として出力し、
   前記オフセット信号と前記発光駆動部の出力信号とを前記タイミング補正用位相比較器に入力し、該タイミング補正用位相比較器から位相比較結果を出力し、
   前記タイミング補正制御ロジック回路は、前記位相比較結果を取得し、前記位相比較結果に基づいた遅延調整信号を出力し、
   前記第１遅延時間制御回路は、前記遅延調整信号を取得し、前記基準信号のタイミングを調整し、発光タイミング信号として前記発光駆動部へ出力し、
   前記タイミング補正用位相比較器は、前記オフセット信号と前記発光駆動部の出力信号との位相差に応じたデジタル信号に変換し、該デジタル信号を前記位相比較結果として出力することを特徴とする測距システム。
6. 請求項５記載の測距システムにおいて、
   前記タイミング補正用位相比較器は、
   複数の第１遅延素子を直列に接続して構成し、前記オフセット信号を前記第１遅延素子の初段の入力とする第１遅延線と、
   複数の第２遅延素子をそれぞれ前記複数の第１遅延素子に対して１対１で対応するように直列に接続して構成し、前記発光駆動部の出力信号を前記第２遅延素子の初段の入力とする第２遅延線と、
   少なくとも複数のフリップフロップ回路を有する位相判定回路と、を有し、
   各前記フリップフロップ回路は、対応する前記第１遅延素子及び前記第２遅延素子からの出力に応じた位相判定信号を生成し、
   前記位相判定回路は、各前記フリップフロップ回路からの位相判定信号を、位相差値として出力することを特徴とする測距システム。
7. 請求項６記載の測距システムにおいて、
   前記位相判定回路は、さらに、デコーダを有し、前記デコーダは、前記フリップフロップ回路からの前記位相判定信号に基づいて位相差値を生成することを特徴とする測距システム。
8. 請求項６記載の測距システムにおいて、
   前記位相判定回路は、さらに、デコーダを有し、前記デコーダは、前記フリップフロップ回路からの前記位相判定信号のうち、論理値が「１」のビットの数あるいは論理値が「０」のビットの数を求め、前記位相差値として出力することを特徴とする測距システム。

Images