JP6897315B2 - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。時間デジタル変換回路は第１の信号（例えばスタート信号）と第２の信号（例えばストップ信号）の遷移タイミングの時間差をデジタル値に変換する。このような時間デジタル変換回路を有する回路装置の従来例としては、例えば特許文献１〜４に開示される従来技術が知られている。

特開２００９−２４６４８４号公報 特開２００７−１１０３７０号公報 特開２０１０−１１９０７７号公報 特開平５−８７９５４号公報

特許文献１〜３の従来技術では、いわゆるバーニア遅延回路を用いて時間デジタル変換を実現している。バーニア遅延回路では、半導体素子である遅延素子を用いて時間デジタル変換を実現する。

特許文献４には、第１のクロックパルスを出力する第１の水晶発振器、第２のクロックパルスを出力する第２の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第１、第２のクロックパルスの同期点を検出する。同期カウンターは、第１、第２のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。

しかしながら、特許文献１〜３の従来技術では、スタート信号とストップ信号の時間差を求める際に、スタート信号が外部から入力されていた。また特許文献１〜３のように半導体素子を用いる時間デジタル変換では、分解能の向上は容易であるが、精度の向上が難しいという課題がある。

また特許文献４の従来技術では、第１の水晶発振器と第２の水晶発振器がそれぞれ独立に発振している状態であるため、エッジ一致検出回路により同期点を検出して、時間デジタル変換を実現する必要がある。このため、回路処理が複雑化したり、変換時間が長くなってしまったり、精度が低下するなどの問題が生じる。

本発明の幾つかの態様によれば、第１の信号を自発的に生成しながら、時間デジタル変換の高性能化を実現できる回路装置、物理量測定装置、電子機器及び移動体等を提供できる。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、第１のクロック周波数の第１のクロック信号と、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号とが入力され、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路と、前記第１のクロック信号と前記第２のクロック信号の位相を同期させる同期化回路と、を含み、前記時間デジタル変換回路は、前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、前記第１のクロック信号に基づいて前記第１の信号の信号レベルを遷移させ、前記第１の信号に対応して信号レベルが遷移する前記第２の信号と、前記第２のクロック信号との位相比較を行うことで、前記時間差に対応する前記デジタル値を求める回路装置に関係する。

本発明の一態様によれば、クロック周波数が異なる第１、第２のクロック信号が入力され、第１、第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換処理が行われる。また同期化回路により、第１、第２のクロック信号の位相同期が行われる。そして本発明の一態様では、例えば同期化回路による第１、第２のクロック信号の位相同期タイミングの後、第１の信号の信号レベルを遷移させる。そして当該第１の信号に対応して第２の信号レベルが遷移すると、第２の信号と第２のクロック信号との位相比較が行われて、時間差に対応するデジタル値が求められる。このようにすれば、第１の信号を自発的に生成して、時間デジタル変換を実現できる。また第１、第２のクロック信号を位相同期タイミングで位相同期させながら、第２の信号と第２のクロック信号の位相比較によりデジタル値を求めることができるため、高性能な時間デジタル変換を実現できる。従って、第１の信号を自発的に生成しながら、時間デジタル変換の高性能化を実現できる回路装置等の提供が可能になる。

また本発明の一態様では、前記時間デジタル変換回路は、前記位相同期タイミングの後、前記第１のクロック信号のクロックサイクル毎に、前記第１の信号の信号レベルを遷移させてもよい。

このようにすれば、第１のクロック信号のクロックサイクル毎に第１の信号レベルを遷移させて、時間差に対応するデジタル値を求めることができるため、高性能の時間デジタル変換を実現できる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１の信号に対応して信号レベルが遷移する前記第２の信号と、前記第２のクロック信号との位相比較を、前記第１のクロック信号のクロックサイクル毎に行うことで、前記時間差に対応する前記デジタル値を求めてもよい。

このようにすれば、第１のクロック信号のクロックサイクル毎に、第２の信号と第２のクロック信号との位相比較を行って、時間差に対応するデジタル値を求めることができるため、時間デジタル変換の高速化を図れる。

また本発明の一態様では、前記同期化回路は、前記第１のクロック信号と前記第２のクロック信号を前記位相同期タイミング毎に位相同期させてもよい。

このようにすれば、位相同期タイミング毎に第１、第２のクロック信号を位相同期させ、当該位相同期タイミングの後に、第１の信号の信号レベルを遷移させて、第２の信号と第２のクロック信号の位相比較を行うことが可能になる。従って、位相同期タイミングを基準タイミングとして時間デジタル変換を実行できるようになり、時間デジタル変換の処理や回路構成の簡素化を図れる。

また本発明の一態様では、前記時間デジタル変換回路は、前記位相同期タイミングの後、前記第１のクロック信号に基づいて前記第１の信号の信号レベルが遷移し、前記第１の信号に対応して前記第２の信号の信号レベルが遷移する場合に、前記第２の信号と前記第２のクロック信号の位相の前後関係が入れ替わるタイミングを特定することで、前記時間差に対応する前記デジタル値を求めてもよい。

このようにすれば、位相同期タイミングの後、第２の信号と第２のクロック信号の位相の前後関係が入れ替わるタイミングを特定するという簡素な処理で、時間デジタル変換を実現できるようになり、時間デジタル変換の処理や回路構成の簡素化を図れる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で時間デジタル変換を行ってもよい。

このようにすれば、第１、第２のクロック周波数の周波数差を小さくすることで、分解能を小さくでき、時間デジタル変換の高分解能化を実現できるようになる。

また本発明の一態様では、前記時間デジタル変換回路は、前記位相同期タイミングの後、第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差ＴＲ＝ｉ×Δｔとした場合に、分解能Δｔで時間デジタル変換を行ってもよい。

このようにすれば、位相同期タイミングの後における第１、第２のクロック信号の遷移タイミングのクロック間時間差ＴＲ＝ｉ×Δｔを利用して、分解能Δｔでの時間デジタル変換を実現できるようになる。

また本発明の一態様では、前記時間デジタル変換回路は、前記位相同期タイミングの後、第ｊのクロックサイクルにおいて、前記第２の信号と前記第２のクロック信号の位相の前後関係が入れ替わった場合に、クロック間時間差ＴＲ＝ｊ×Δｔに対応するデジタル値を、前記時間差に対応する前記デジタル値として求めてもよい。

このようにすれば、位相同期タイミングの後、第２の信号と第２のクロック信号の位相の前後関係が入れ替わったクロックサイクルを特定することで、時間差に対応するデジタル値を求めることができるようになる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック信号は、第１の発振子を用いて生成されるクロック信号であり、前記第２のクロック信号は、第２の発振子を用いて生成されるクロック信号であってもよい。

このように第１、第２の発振子により生成された第１、第２のクロック信号を用いて時間デジタル変換を行うことで、より精度の高い時間デジタル変換を実現できる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第１のクロック信号に基づいて、前記第１のクロック信号のクロックサイクル毎に前記第１の信号を出力する信号出力部を含んでもよい。

このような信号出力部を設ければ、第１のクロック信号のクロックサイクル毎に、第１の信号の信号レベルを遷移させることが可能になる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第２の信号と前記第２のクロック信号の位相比較結果の信号が第１の電圧レベルである場合には、カウント値が非更新となり、前記位相比較結果の信号が第２の電圧レベルである場合には、前記カウント値が更新されるカウンターを含み、前記カウンターの前記カウント値に基づいて、前記時間差に対応する前記デジタル値を求めてもよい。

このようにすれば、第２の信号と第２のクロック信号の位相比較結果を用いて、カウンターのカウント処理を制御することで、時間差に対応するデジタル値を求めることができるようになる。

また本発明の一態様では、前記時間デジタル変換回路は、前記第２の信号及び前記第２のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第２の信号と前記第２のクロック信号との位相比較を行ってもよい。

このようにすれば一方の信号に基づき他方の信号をサンプリングすることで得られた電圧レベルを用いて、第２の信号と第２のクロック信号の位相関係を判断できるようになる。

また本発明の一態様では、前記同期化回路として、前記第１のクロック信号と基準クロック信号との位相同期を行う第１のＰＬＬ回路と、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、を含んでもよい。

このように第１、第２のＰＬＬ回路を用いて位相同期を行うことで、１つのＰＬＬ回路により第１、第２のクロック信号の位相同期を行う場合に比べて、位相同期の頻度を高めることが可能になり、第１、第２のクロック信号を用いた時間デジタル変換の処理の高性能化を実現できるようになる。

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、Ｊ≦Δｔであってもよい。

このようにすれば、ジッター量が分解能を越えてしまうことで時間デジタル変換の精度が劣化してしまうような事態を抑制できる。

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に対して位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋであってもよい。

このようにすれば、分解能が主因となって時間デジタル変換の精度が劣化してしまうような事態を抑制できる。

また本発明の一態様では、前記第１のクロック信号及び前記第２のクロック信号の一方のクロック信号が、他方のクロック信号又は基準クロック信号に位相同期するタイミングと次に位相同期するタイミングの間の期間における、前記一方のクロック信号のクロック数をＫとした場合に、（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）であってもよい。

このようにすれば、累積ジッターの影響を考慮した分解能で時間デジタル変換を実現できるようになり、時間デジタル変換の高精度化を図れる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記第１のクロック信号を生成するための第１の発振子と、前記第２のクロック信号を生成するための第２の発振子と、を含む物理量測定装置に関係する。

このように第１、第２の発振子を利用して時間デジタル変換を行うことで、より高精度な物理量の測定処理が可能になる。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の構成例。 クロック周波数差を用いた時間デジタル変換手法の説明図。 信号ＳＴＡ、ＳＴＰの関係を示す図。 信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図。 時間デジタル変換回路の第１の構成例。 位相検出器の構成例。 第１の構成例の時間デジタル変換回路の動作を説明する信号波形図。 本実施形態の時間デジタル変換手法の説明図。 本実施形態の時間デジタル変換手法の説明図。 時間デジタル変換回路の第２の構成例。 第２の構成例の時間デジタル変換回路の動作を説明する信号波形図。 同期化回路の第１の構成例。 同期化回路の動作を説明する信号波形図。 同期化回路の第２の構成例。 クロックサイクル指定値の更新手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 クロックサイクル指定値の更新手法を説明する信号波形図。 バイナリーサーチ手法を説明する信号波形図。 本実施形態の回路装置の他の構成例。 本実施形態の回路装置の他の構成例の動作を説明する信号波形図。 分周比の設定の一例を示す図。 ランダムウォーク、量子ウォークの説明図。 累積ジッターの説明図。 分解能とジッターの関係についての説明図。 分解能とジッターの関係についての説明図。 物理量測定装置の構成例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置
図１に本実施形態の回路装置１０の構成例を示す。回路装置１０は時間デジタル変換回路２０と同期化回路１１０を含む。また発振回路１０１、１０２を含むことができる。なお回路装置は図１の構成に限定されず、これらの一部の構成要素（例えば発振回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

時間デジタル変換回路２０は、信号ＳＴＡ（第１の信号。例えばスタート信号）と信号ＳＴＰ（第２の信号。例えばストップ信号）の時間差をデジタル値ＤＱに変換する。具体的には時間デジタル変換回路２０は、クロック周波数ｆ１（第１のクロック周波数）のクロック信号ＣＫ１（第１のクロック信号）と、クロック周波数ｆ２（第２のクロック周波数）のクロック信号ＣＫ２（第２のクロック信号）が入力される。そしてこれらのクロック信号ＣＫ１、ＣＫ２を用いて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換して出力する。ここでクロック周波数ｆ２はクロック周波数ｆ１とは異なる周波数であり、例えばクロック周波数ｆ１よりも低い周波数である。また信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差は、信号ＳＴＡと信号ＳＴＰのエッジ間（例えば立ち上がりエッジ間又は立ち下がりエッジ間）の時間差である。また時間デジタル変換回路２０は、デジタル値ＤＱのフィルター処理（デジタルフィルター処理、ローパスフィルター処理）を行い、フィルター処理後のデジタル値ＤＱを出力してもよい。なお、時間デジタル変換回路２０は、クロック周波数が異なる３つ以上のクロック信号を用いて、時間デジタル変換を行ってもよい。例えば第１、第２、第３のクロック信号が入力されて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換してもよい。

同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。例えば同期化回路１１０は、クロック信号ＣＫ１とクロック信号ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。具体的には、クロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。同期化回路１１０の具体的な構成例については後述する。

時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。例えば同期化回路１１０によるクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後、時間デジタル変換回路２０が、クロック信号ＣＫ１を用いて信号ＳＴＡの信号レベルを遷移させる。例えば信号ＳＴＡの信号レベルを第１の電圧レベル（例えばＬレベル）から第２の電圧レベル（例えばＨレベル）に変化させる。具体的には時間デジタル変換回路２０は、パルス信号の信号ＳＴＡを自発的に生成する。

そして時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行うことで、時間差に対応するデジタル値ＤＱを求める。例えば位相比較により、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを判断して、デジタル値ＤＱを求める。位相の前後関係が入れ替わるタイミングは、信号ＳＴＰとクロック信号ＣＫ２の一方の信号の方が他方の信号よりも位相が遅れている状態から、一方の信号の方が他方の信号よりも位相が進んでいる状態に入れ替わるタイミングである。

このように本実施形態では、同期化回路１１０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、この位相同期のタイミングの後に、クロック信号ＣＫ１に基づき信号ＳＴＡが自発的に生成される。そして、このように自発的に生成された信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較が行われて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱが求められる。このようにすれば、時間デジタル変換に用いられる第１の信号を自発的に生成しながら、高性能（高精度、高分解能）の時間デジタル変換を実現できるようになる。

例えば本実施形態では後述の図２で説明するように、クロック信号ＣＫ１、ＣＫ２の周波数差（｜ｆ１−ｆ２｜）を利用して、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差をデジタル値に変換している。このようにすることで、前述の特許文献１〜３のような半導体素子である遅延素子を用いて時間デジタル変換を実現する従来手法に比べて、時間デジタル変換の精度を向上できる。特に発振子ＸＴＡＬ１、ＸＴＡＬ２により生成したクロック信号ＣＫ１、ＣＫ２を用いれば、従来手法に比べて大幅な精度の向上を期待できる。

一方、特許文献１〜３の従来手法では、スタート信号とストップ信号は外部から入力される。この従来手法では、いわゆるバーニア遅延回路により時間デジタル変換を実現する。バーニア遅延回路は、例えば、外部からのスタート信号が入力されて信号を遅延させる第１の遅延回路と、外部からのストップ信号が入力されて信号を遅延させる第２の遅延回路と、第１、第２の遅延回路の信号に基づきデジタル値を求める論理回路を有する。例えば第１の遅延回路を構成する遅延素子の遅延量を、第２の遅延回路を構成する遅延量よりも大きくすることで、時間デジタル変換が実現される。

しかしながら、発振子ＸＴＡＬ１、ＸＴＡＬ２等により生成されたクロック信号ＣＫ１、ＣＫ２を用いる場合には、信号ＳＴＡ、信号ＳＴＰが外部から入力されることを前提とする上記の従来手法では、時間デジタル変換を実現できない。例えば外部からの信号ＳＴＡの入力をトリガーとして、発振回路１０１による発振子ＸＴＡＬ１の発振動作を開始したのでは、発振が起動するまでに時間がかかってしまうため、時間測定が間に合わなくなってしまう。

そこで本実施形態では、信号ＳＴＡを外部から入力するのではなく、クロック信号ＣＫ１に基づいて自発的に生成する手法を採用する。例えば発振回路１０１、１０２のフリーランの発振動作により、クロック信号ＣＫ１、ＣＫ２を生成しておく。そして、フリーランの発振動作により生成されたクロック信号ＣＫ１を用いて、信号ＳＴＡの信号レベルを遷移させて、パルス信号の信号ＳＴＡを自発的に生成する。そして後述の図３、図４のように信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、発振動作により生成されたクロック信号ＣＫ２との位相比較を行うことで、信号ＳＴＡ、ＳＴＰの時間差に対応するデジタル値ＤＱを求める時間デジタル変換を実現する。

この場合に、時間測定の基準となるタイミングが規定されていないと、前述の特許文献４の従来手法のように回路処理が複雑化したり、変換時間が長くなったり、精度が低下するなどの問題が生じてしまう。

そこで本実施形態では、同期化回路１１０を更に設け、発振動作により生成されるクロック信号ＣＫ１、ＣＫ２を、同期化回路１１０により位相同期させる。例えば位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２を位相同期させる。こうすることで、位相同期タイミングを基準タイミングとして、クロック信号ＣＫ１、ＣＫ２を用いた時間デジタル変換を実現できるため、回路処理の複雑化などの問題を解決できる。また位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２を位相同期させることで、変換時間の短縮化や精度の向上等の実現も可能になり、時間デジタル変換の高性能化を実現できる。

より具体的には時間デジタル変換回路２０は、位相同期タイミングの後、クロック信号ＣＫ１のクロックサイクル毎に、信号ＳＴＡの信号レベルを遷移させる。例えばクロック信号ＣＫ１は、クロックサイクル毎に信号レベルが遷移（例えば立ち上がり遷移又は立ち下がり遷移）するが、このクロック信号ＣＫ１の信号レベルの遷移に同期するように、信号ＳＴＡの信号レベルを遷移させる。

こうすることで、クロック信号ＣＫ１のクロック周波数ｆ１に対応した短い周期で、時間デジタル変換に用いられる信号ＳＴＡのパルス信号を生成できるようになるため、時間デジタル変換の高速化等を図れる。例えば前述の特許文献４の従来手法では、１回の時間測定で１回のスタート信号しか生成しないため、時間デジタル変換の変換時間が非常に長くなってしまう問題点がある。これに対して、位相同期タイミングの後、クロック信号ＣＫ１のクロックサイクル毎に、信号ＳＴＡの信号レベルを遷移させる手法によれば、このような問題点を解消して、時間デジタル変換の高速化等を実現できる。

更に具体的には時間デジタル変換回路２０は、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を、クロック信号ＣＫ１のクロックサイクル毎に行うことで、時間差に対応するデジタル値ＤＱを求める。即ち、クロックサイクル毎にクロック信号ＣＫ１に基づき信号ＳＴＡを生成すると共に、クロックサイクル毎に信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。

このようにすることで、クロックサイクル毎に信号ＳＴＰとクロック信号ＣＫ２との位相比較の結果を得ることが可能になり、得られた位相比較の結果に基づいて、時間差に対応するデジタル値ＤＱを求めることが可能になる。従って、時間デジタル変換の大幅な高速化を図れる。

また同期化回路１１０は、後に詳述するように、クロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎に位相同期させている。そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の第１の位相同期タイミングと第２の位相同期タイミングの間の測定期間において、クロックサイクル毎にクロック信号ＣＫ１に基づき信号ＳＴＡの信号レベルを遷移させ、クロックサイクル毎に信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。

このようにすれば、第１、第２の位相同期タイミングの間の測定期間において、クロック信号ＣＫ１に基づく信号ＳＴＡを用いて、信号ＳＴＰとクロック信号ＣＫ２の複数回の位相比較を行って、時間デジタル変換のための測定処理を実行できるようになる。従って、１回の測定期間において１回の時間測定しかできない特許文献４の従来手法に比べて、時間デジタル変換の大幅な高速化が可能になる。

なお信号ＳＴＰとクロック信号ＣＫ２の位相比較は、例えばクロック信号ＣＫ２に対して信号ＳＴＰの位相が遅れているのか、進んでいるのかなどを判断する処理である。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号に基づき他方の信号をサンプリングすることなどで実現できる。

発振回路１０１、１０２は、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させる回路である。例えば発振回路１０１（第１の発振回路）は、発振子ＸＴＡＬ１（第１の発振子）を発振させて、クロック周波数ｆ１のクロック信号ＣＫ１を生成する。発振回路１０２（第２の発振回路）は、発振子ＸＴＡＬ２（第２の発振子）を発振させて、クロック周波数ｆ２のクロック信号ＣＫ２を生成する。例えばクロック周波数はｆ１＞ｆ２の関係になる。

発振回路１０１、１０２の各々は、発振子（ＸＴＡＬ１、ＸＴＡＬ２）の一端と他端の間に設けられる発振用のバッファー回路（インバータ回路）を含むことができる。バッファー回路は１又は複数段（奇数段）のインバーター回路により構成できる。バッファー回路は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。発振回路１０１、１０２の各々は、発振子の一端と他端の間に設けられた帰還抵抗や、発振子の一端に接続される第１のキャパシター又は第１の可変容量回路や、発振子の他端に接続される第２のキャパシター又は第２の可変容量回路を含むことができる。可変容量回路を設けることで発振周波数の微調整が可能になる。なお、発振子の一端及び他端の一方のみに、キャパシター又は可変容量回路を設けるようにしてもよい。

発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば圧電振動子である。具体的には発振子ＸＴＡＬ１、ＸＴＡＬ２は例えば水晶振動子である。例えばＡＴカットタイプやＳＣカットタイプなどの厚みすべり振動タイプの水晶振動子である。例えば発振子ＸＴＡＬ１、ＸＴＡＬ２は、シンプルパッケージタイプ（ＳＰＸＯ）の振動子であってもよいし、恒温槽を備えるオーブン型タイプ（ＯＣＸＯ）、或いは恒温槽を備えない温度補償型タイプ（ＴＣＸＯ）の振動子であってもよい。また発振子ＸＴＡＬ１、ＸＴＡＬ２として、ＳＡＷ（Surface Acoustic Wave）共振子、シリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

このように図１では、クロック信号ＣＫ１は、発振子ＸＴＡＬ１を用いて生成されるクロック信号であり、クロック信号ＣＫ２は、発振子ＸＴＡＬ２を用いて生成されるクロック信号である。このように発振子により生成したクロック信号を用いることで、発振子を用いない手法に比べて、時間デジタル変換の精度の向上等を図れる。但し、本実施形態はこれに限定されず、クロック信号ＣＫ１、ＣＫ２は、少なくともクロック周波数が異なっていればよく、例えばリングオシレーター回路などのクロック信号生成回路により生成されたクロック信号であってもよい。また発振回路と発振子がパッケージに収容された発振器からのクロック信号を用いてもよい。

図２は、クロック周波数差を用いた時間デジタル変換手法の説明図である。ｔ０で、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（位相）が一致している。その後、ｔ１、ｔ２、ｔ３・・・では、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔというように長くなって行く。図２では、クロック間時間差を、ＴＲの幅のパルス信号で表している。

ここでクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。本実施形態の時間デジタル変換手法では、例えば複数の発振子を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。図２を例にとれば、クロック信号ＣＫ１、ＣＫ２の周波数差Δｆ＝｜ｆ１−ｆ２｜を用いて時間をデジタル値に変換する。別の言い方をすれば、クロック信号ＣＫ１、ＣＫ２の周波数差Δｆ＝｜ｆ１−ｆ２｜に対応する分解能Δｔで時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。分解能Δｔは少なくとも｜ｆ１−ｆ２｜／（ｆ１×ｆ２）だけあればよく、実質的な分解能は｜ｆ１−ｆ２｜／（ｆ１×ｆ２）より小さくてもよい。

図３は、信号ＳＴＡ（第１の信号、スタート信号）と信号ＳＴＰ（第２の信号、ストップ信号）の関係を示す図である。本実施形態の時間デジタル変換回路２０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換する。なお図３では、ＴＤＦは、信号ＳＴＡと信号ＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡと信号ＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。

図４は、信号ＳＴＡ、ＳＴＰを用いた物理量測定の例を示す図である。例えば本実施形態の回路装置１０を含む物理量測定装置は、信号ＳＴＡを用いて照射光（例えばレーザー光）を対象物（例えば車の周囲の物体）に出射する。そして対象物からの反射光の受光により信号ＳＴＰが生成される。例えば物理量測定装置は、受光信号を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転などに利用できる。

或いは物理量測定装置は、信号ＳＴＡを用いて送信音波（例えば超音波）を対象物（例えば生体）に送信する。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。例えば物理量測定装置は、受信音波を波形整形することで信号ＳＴＰを生成する。このようにすれば、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値に変換することで、対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。

なお図３、図４において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態の物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

２．時間デジタル変換回路
図５に時間デジタル変換回路２０の第１の構成例を示す。時間デジタル変換回路２０は、位相検出器２１、２２、カウンター４４、処理部３０、信号出力部３２を含む。なお時間デジタル変換回路２０は図５の構成には限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

位相検出器２１（位相比較器）は、クロック信号ＣＫ１、ＣＫ２が入力され、リセット信号ＲＳＴをカウンター４４に出力する。例えば位相同期タイミングにおいてアクティブになるパルス信号のリセット信号ＲＳＴを出力する。

位相検出器２２（位相比較器）は、信号ＳＴＰとクロック信号ＣＫ２が入力され、位相比較結果である信号ＰＱ２を出力する。位相検出器２２は、例えば信号ＳＴＰ、クロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。

カウンター４４は、位相検出器２２からのリセット信号ＲＳＴに基づいて、そのカウント値ＴＣＮＴがリセットされる。そして位相検出器２２からの位相比較結果の信号ＰＱ２に基づいてカウント値ＴＣＮＴのカウント処理を行う。例えばクロック信号ＣＫ２に基づいてカウント処理を行う。具体的には、カウンター４４は、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果の信号ＰＱ２が第１の電圧レベル（例えばＬレベル）である場合には、カウント値ＴＣＮＴが非更新となり、位相比較結果の信号ＰＱ２が第２の電圧レベル（例えばＨレベル）である場合には、カウント値ＴＣＮＴが更新される。そして時間デジタル変換回路２０は、カウンター４４のカウント値ＴＣＮＴに基づいて、時間差に対応するデジタル値ＤＱを求める。

このようにすれば、カウンター４４によりカウント値ＴＣＮＴのカウント処理を行うという簡素な回路処理で、デジタル値ＤＱを求めることができ、回路処理が複雑化してしまう前述の従来手法に比べて、回路処理の簡素化を図れるようになる。

処理部３０は、信号ＳＴＡと信号ＳＴＰの時間差に対応するデジタル値ＤＱを求める演算処理を行う。具体的には処理部３０は、カウント値ＴＣＮＴに基づいて、デジタル値ＤＱを求める演算処理を行う。処理部３０は、例えばＡＳＩＣのロジック回路や、或いはＣＰＵ等のプロセッサーなどにより実現できる。

信号出力部３２は、クロック信号ＣＫ１に基づいて信号ＳＴＡを出力する。例えば信号出力部３２は、クロック信号ＣＫ１に基づいて、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡを出力する。図５では、信号出力部３２はバッファー回路ＢＦ１により構成され、クロック信号ＣＫ１をバッファリングした信号を、信号ＳＴＡとして出力する。このようにすることで、クロック信号ＣＫ１のクロックサイクル毎に信号レベルが遷移する信号ＳＴＡを自発的に生成して出力できるようになる。

図６に、位相検出器２２の構成例を示す。位相検出器２２は、例えばフリップフロップ回路ＤＦＢにより構成される。フリップフロップ回路ＤＦＢのデータ端子には信号ＳＴＰが入力され、クロック端子にはクロック信号ＣＫ２が入力される。これにより、信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることによる位相比較を実現できる。なおフリップフロップ回路ＤＦＢのデータ端子にクロック信号ＣＫ２を入力し、クロック端子に信号ＳＴＰを入力するようにしてもよい。これにより、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることによる位相比較を実現できる。

図７は、図５の第１の構成例の時間デジタル変換回路２０の動作を説明する信号波形図である。図７では位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の位相同期が行われている。具体的には位相同期タイミングＴＭにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミング（例えば立ち上がり遷移タイミング。立ち上がりエッジ）を一致させる位相同期が行われている。この位相同期は図１の同期化回路１１０により行われる。この位相同期タイミングＴＭにおいて、カウンター４４のカウント値ＴＣＮＴが例えば０にリセットされる。

なお、位相同期タイミングＴＭが、回路装置１０のシステムにおいて既知のタイミングとなる場合には、位相同期タイミングＴＭは、例えばタイミング制御部（不図示）により設定される。この場合には図５の位相検出器２１の機能はタイミング制御部により実現されることになる。即ちタイミング制御部が、位相同期タイミングＴＭにおいてアクティブになるリセット信号ＲＳＴを、カウンター４４に出力する。

そして時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルを遷移させる。具体的には、位相同期タイミングＴＭの後、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡの信号レベルを遷移させる。例えば信号ＳＴＡの信号レベルをＬレベルからＨレベルに遷移させる。例えば図５の信号出力部３２が、クロック信号ＣＫ１をバッファー回路ＢＦ１によりバッファリングした信号を、信号ＳＴＡとして出力することで、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡの信号レベルが遷移するようになる。

図７においてＣＣＴはクロックサイクル値である。クロックサイクル値ＣＣＴは、クロック信号ＣＫ１のクロックサイクル毎に更新される。具体的にはクロックサイクル毎にインクリメントされる。なお、ここでは、説明の便宜上、最初のクロックサイクルのクロックサイクル値をＣＣＴ＝０としている。このため次のクロックサイクルのクロックサイクル値はＣＣＴ＝１になる。また図７では、ＣＣＴはクロック信号ＣＫ１のクロックサイクル値となっているが、クロック信号ＣＫ２のクロックサイクル値を用いてもよい。

このように、位相同期タイミングＴＭの後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルが遷移すると、図２、図３で説明したように、信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移する。ここでは、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。

この場合に時間デジタル変換回路２０は、図７のＧ１〜Ｇ６に示すように、信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う。そして位相比較の結果に基づいて、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦに対応するデジタル値ＤＱを求める。具体的には図５の処理部３０が、位相検出器２２からの位相比較結果の信号ＰＱ２に基づいて、デジタル値ＤＱを求める演算処理を行う。

例えば図２で説明したように、位相同期タイミングＴＭの後、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、例えばΔｔ、２Δｔ、３Δｔ・・・６Δｔというように、クロック信号ＣＫ１のクロックサイクル毎に増加して行く。本実施形態では、位相同期タイミングＴＭの後に、このようにΔｔずつ増加するクロック間時間差ＴＲに着目して、時間デジタル変換を実現している。

具体的には時間デジタル変換回路２０は、図７のＧ１〜Ｇ６に示すようにクロックサイクル毎に信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。例えば図６で説明したように、位相検出器２２が信号ＳＴＰをクロック信号ＣＫ２でサンプリングすることで、位相比較が実現される。なお、クロック信号ＣＫ２を信号ＳＴＰでサンプリングすることで位相比較を実現してもよい。

そして図７のＧ１〜Ｇ３では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｌレベルになっている。即ちＧ１〜Ｇ３では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているため、信号ＰＱ２はＬレベルになる。なおクロック信号ＣＫ２を信号ＳＴＰでサンプリングする位相比較を行った場合には、Ｇ１〜Ｇ３において信号ＰＱ２はＨレベルになる。

このように図７のＧ１〜Ｇ３では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。別の言い方をすれば、Ｇ１、Ｇ２、Ｇ３では、各々、ＴＤＦ＞ＴＲ＝Δｔ、ＴＤＦ＞ＴＲ＝２Δｔ、ＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも長くなっている。

そして図７のＧ４では、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。例えば信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れている状態から、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる状態に入れ替わっている。

このように位相の前後関係が入れ替わると、Ｇ４〜Ｇ６に示すように、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした信号である位相比較結果の信号ＰＱ２は、Ｈレベルになる。即ちＧ４〜Ｇ６では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるため、信号ＰＱ２はＨレベルになる。なおクロック信号ＣＫ２を信号ＳＴＰでサンプリングする位相比較を行った場合には、Ｇ４〜Ｇ６において信号ＰＱ２はＬレベルになる。

このようにＧ４〜Ｇ６では、信号ＳＴＰとクロック信号ＣＫ２の位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。別の言い方をすれば、Ｇ４、Ｇ５、Ｇ６では、各々、ＴＤＦ＜ＴＲ＝４Δｔ、ＴＤＦ＜ＴＲ＝５Δｔ、ＴＤＦ＜ＴＲ＝６Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲよりも短くなっている。

そして図７のＧ１〜Ｇ３では、位相比較結果の信号ＰＱ２がＬレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断されている。この場合には、図５のカウンター４４のカウント値ＴＣＮＴは非更新になる。例えば、カウント値ＴＣＮＴは０から増加しない。一方、Ｇ４〜Ｇ６では、位相比較結果の信号ＰＱ２がＨレベルであり、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断されている。この場合には、カウンター４４のカウント値ＴＣＮＴが更新される。例えば、カウント値ＴＣＮＴはクロックサイクル毎に例えば１ずつインクリメントされる。

時間デジタル変換回路２０（処理部３０）は、このようにして求められたカウント値ＴＣＮＴを用いて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。例えばカウント値ＴＣＮＴで表されるコードの変換処理を行うことで、最終的なデジタル値ＤＱである出力コードを求めて出力する。

なお図７では、クロック信号ＣＫ２に比べて信号ＳＴＰの方が、位相が遅れている場合にカウント値ＴＣＮＴが非更新となり、位相が進んでいる場合にカウント値ＴＣＮＴが更新されているが、この逆であってもよい。例えば、クロック信号ＣＫ２に比べて信号ＳＴＰの方が、位相が遅れている場合（Ｇ１〜Ｇ３）にカウント値ＴＣＮＴが更新され、位相が進んでいる場合（Ｇ４〜Ｇ６）にカウント値ＴＣＮＴが非更新となってもよい。即ち、少なくとも、位相比較結果の信号ＰＱ２が、第１の電圧レベルの場合に、カウント値ＴＣＮＴが非更新になり、第２の電圧レベルの場合にカウント値ＴＣＮＴが更新されればよい。この場合には、カウント値ＴＣＮＴが非更新となる第１の電圧レベルが、例えばＨレベル（Ｇ４〜Ｇ６）になり、カウント値ＴＣＮＴが更新される第２の電圧レベル（Ｇ１〜Ｇ３）が、例えばＬレベルになる。

図８は本実施形態の時間デジタル変換手法の説明図である。位相同期タイミングＴＭＡ、ＴＭＢにおいて、同期化回路１１０によりクロック信号ＣＫ１、ＣＫ２の位相同期が行われる。これによりクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミングＴＭＡ、ＴＭＢにおいて一致するようになる。そして、位相同期タイミングＴＭＡとＴＭＢの間が測定期間ＴＳとなる。本実施形態ではこの測定期間ＴＳにおいて、時間差ＴＤＦに対応するデジタル値ＤＱを求める。

具体的には図７で説明したように、位相同期タイミングＴＭＡ（ＴＭ）の後、クロック信号ＣＫ１に基づいて信号ＳＴＡの信号レベルが遷移し、信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移する。この場合に図７、図８のＧ４に示すように、時間デジタル変換回路２０は、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを特定することで、時間差ＴＤＦに対応するデジタル値ＤＱを求める。具体的には、位相の前後関係が入れ替わるクロックサイクルを特定することで、デジタル値ＤＱを求める。

例えば図７のＧ１〜Ｇ３に示すように、ＣＣＴ＝１、２、３となるクロックサイクルでは、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れており、ＴＤＦ＞ＴＲとなっている。一方、Ｇ４に示すように、ＣＣＴ＝４となるクロックサイクルでは、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。即ちＧ４〜Ｇ６に示すように、ＣＣＴ＝４、５、６となるクロックサイクルでは、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでおり、ＴＤＦ＜ＴＲとなっている。

このように本実施形態では、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行って、これらの信号の位相の前後関係が入れ替わるタイミングを特定（判定）することで、デジタル値ＤＱを求めている。例えばＧ４に示すＣＣＴ＝４となるクロックサイクルを特定することで、時間差ＴＤＦに対応するデジタル値ＤＱは、例えばＴＲ＝４Δｔに対応するデジタル値（或いは３Δｔと４Δｔの間の値に対応するデジタル値）であると判断できる。従って、図８の１回の測定期間ＴＳで、時間差ＴＤＦをデジタル値ＤＱに変換することが可能になるため、時間デジタル変換の高速化を図れる。

例えば前述の特許文献４の従来手法では、時間計測を行う１回の測定期間において１つのスタートパルスしか発生しないため、最終的なデジタル値を得るためには、非常に多い回数の測定期間を繰り返す必要がある。

これに対して本実施形態の手法によれば、図７、図８に示すように１回の測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回（例えば１０００回以上）の位相比較を行うことで、デジタル値ＤＱを求めている。これにより、最終的なデジタル値ＤＱを１回の測定期間ＴＳ内で求めることが可能になるため、従来手法に比べて時間デジタル変換を大幅に高速化できる。

なお図８において、測定期間ＴＳの長さは、この測定期間ＴＳでの例えばクロック信号ＣＫ１のクロック数Ｎ（クロックサイクル数）に相当する。例えば同期化回路１１０は、設定されたクロック数Ｎに対応する測定期間ＴＳ毎に、クロック信号ＣＫ１、ＣＫ２の位相同期を行うことになる。そして本実施形態では、高分解能の時間デジタル変換を実現するために、この測定期間ＴＳでのクロック数Ｎを、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。例えばクロック信号ＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。従って、周波数差｜ｆ１−ｆ２｜が小さいほど、或いはｆ１×ｆ２が大きいほど、分解能Δｔは小さくなり、高分解能の時間デジタル変換を実現できる。そして分解能Δｔが小さくなれば、測定期間ＴＳでのクロック数Ｎも大きくなる。

そして図５、図７で説明したカウンター４４のカウント値ＴＣＮＴは、図８の期間ＴＳＢの長さに相当する。ここでは、位相同期タイミングＴＭＡから、位相の前後関係が入れ替わるＧ４のタイミングまでの前半の期間をＴＳＦとし、Ｇ４のタイミングから位相同期タイミングＴＭＢまでの後半の期間をＴＳＢとしている。例えば期間ＴＳＦでのクロック信号ＣＫ１のクロック数（クロックサイクル数）をＮＦとした場合には、例えばＮ＝ＮＦ＋ＴＣＮＴが成り立つ。例えば図７ではＮＦ＝４となるため、最終的なデジタル値ＤＱ＝４×Δｔに対応する値は、クロック数ＮＦに対応するデジタル値になる。このため時間デジタル変換回路２０（処理部３０）は、カウント値ＴＣＮＴに基づいて、ＮＦ＝Ｎ−ＴＣＮＴに対応するデジタル値を求めることになる。例えばデジタル値ＤＱが８ビットである場合には、クロック数Ｎに対応するデジタル値は例えば１１１１１１１１になる。但し、カウンター４４がクロック数ＮＦのカウント処理を行って、デジタル値ＤＱを求めるようにしてもよい。

なお、測定期間ＴＳに対応するクロック数Ｎを大きくした場合には、図７において測定可能な時間差ＴＤＦが短くなるため、ダイナミックレンジが小さくなってしまう。しかしながら本実施形態では、クロック数Ｎを大きくして分解能を高めながら、１回の測定期間ＴＳにおいて時間デジタル変換を完了させている。これにより、例えばフラッシュ型のＡ／Ｄ変換のように変換処理の高速化を実現しながら、高分解能化も実現できるようになる。

この場合に本実施形態では、常にクロックサイクル毎に信号ＳＴＡを発生して位相比較を行うのではなく、特定の期間においてだけ信号ＳＴＡを発生して位相比較を行うようにしてもよい。例えば後述するバイナリーサーチの手法により、デジタル値ＤＱの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行い、最終的なデジタル値ＤＱを求めるようにしてもよい。この場合には、例えば図８の測定期間ＴＳにおいて、絞られた探索範囲に対応する期間においてだけ、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行う時間デジタル変換を行えばよい。例えばデジタル値ＤＱが１０ビットであり、測定期間ＴＳがΔｔ〜１０２４Δｔに対応する期間であったとする。この場合に、例えば探索範囲がΔｔ〜２５６Δｔに絞られた場合には、Δｔ〜２５６Δｔに対応する前半の期間においてだけ、クロックサイクル毎に信号ＳＴＡを発生して位相比較を行うデジタル変換を行えばよい。

また図７、図８において位相の前後関係が入れ替わるタイミング（Ｇ４）が特定された後は、信号ＳＴＡを発生しないようにして、省電力化等を図るようにしてもよい。

このように本実施形態の手法では、常にクロックサイクル毎に信号ＳＴＡを発生して位相比較を行う必要は無く、ある特定の期間においてだけクロック信号ＣＫ１に基づく信号ＳＴＡを発生するというように、種々の変形実施が可能である。

また本実施形態では図２で説明したように、時間デジタル変換回路２０は、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２の周波数差Δｆ＝｜ｆ１−ｆ２｜に対応する分解能Δｔで時間デジタル変換を行う。例えば、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）で時間デジタル変換を行う。

このようにすれば、クロック周波数ｆ１、ｆ２の周波数差Δｆ＝｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を小さくすることが可能になり、高分解能の時間デジタル変換を実現できるようになる。

更に具体的には時間デジタル変換回路２０は、位相同期タイミングの後、第ｉのクロックサイクルでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差をＴＲ＝ｉ×Δｔ（ｉは１以上の整数）とした場合に、分解能Δｔで時間デジタル変換を行う。

例えば図９に示すように、クロック信号ＣＫ１、ＣＫ２の位相同期タイミングＴＭの後に、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝ｉ×Δｔは、Δｔ、２Δｔ、３Δｔ・・・６Δｔというように増加して行く。例えばクロック信号ＣＫ１の第１のクロックサイクル（ｉ＝１。ＣＣＴ＝１）では、ＴＲ＝Δｔとなり、第２のクロックサイクル（ｉ＝２。ＣＣＴ＝２）では、ＴＲ＝２Δｔとなる。同様に第３〜第６のクロックサイクル（ｉ＝３〜６。ＣＣＴ＝３〜６）では、ＴＲ＝３Δｔ〜６Δｔになる。

そして本実施形態では、このように位相同期タイミングＴＭの後の第ｉのクロックサイクルでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差をＴＲ＝ｉ×Δｔとした場合に、Ｇ７に示すように分解能Δｔで時間デジタル変換を行っている。即ち、位相同期タイミングＴＭの後に、クロック間時間差ＴＲ＝ｉ×Δｔが、Δｔずつ順次に増えて行くことを利用して、このクロック間時間差ＴＲと時間差ＴＤＦの大小関係を判断することで、分解能Δｔでの時間デジタル変換を実現している。

このようにすれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２の周波数差に対応する分解能Δｔで、時間差ＴＤＦをデジタル値ＤＱに変換できるようになり、高分解能の時間デジタル変換を実現できるようになる。

具体的には時間デジタル変換回路２０は、位相同期タイミングＴＭの後、第ｊのクロックサイクルにおいて、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わった場合に、ＴＲ＝ｊ×Δｔに対応するデジタル値を、時間差ＴＤＦに対応するデジタル値ＤＱとして求めている。

例えば、図９では、位相同期タイミングＴＭの後、第４のクロックサイクル（ｊ＝４。ＣＣＴ＝４）で、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わっている。即ち、第３のクロックサイクル（ＣＣＴ＝３）では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていたが、第４のクロックサイクル（ＣＣＴ＝４）では、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいる。この場合にはＧ４に示すように、４Δｔ（広義にはｊ×Δｔ）に対応するデジタル値を、時間差ＴＤＦに対応するデジタル値ＤＱとして求めて、最終的な出力コードとして出力する。

このようにすれば、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるタイミングを判断するという簡素な処理で、時間差ＴＤＦに対応するデジタル値ＤＱを求めることが可能になる。従って、従来手法に比べて簡素な回路処理で、時間デジタル変換を実現することが可能になり、回路構成の簡素化や小規模化等を図れるようになる。

また本実施形態では、図１に示すように、クロック信号ＣＫ１、ＣＫ２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されるクロック信号になっている。このように、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いる手法によれば、バーニア遅延回路のように半導体素子を用いて時間デジタル変換を実現する従来手法に比べて、時間（物理量）の測定の精度を大幅に向上できる。

例えば半導体素子を用いた従来手法は、分解能の向上については比較的容易であるが、精度の向上については難しいという課題がある。即ち、半導体素子である遅延素子の遅延時間は、製造ばらつきや環境の変化により大きく変動する。このため、この変動が原因で、測定の高精度化には限界がある。例えば相対的な精度については、ある程度保証できるが、絶対的な精度を保証することは難しい。

これに対して発振子の発振周波数は、半導体素子である遅延素子の遅延時間に比べて、製造ばらつきや環境の変化による変動が極めて小さい。従って、発振子ＸＴＡＬ１、ＸＴＡＬ２により生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行う手法によれば、半導体素子を用いる従来手法に比べて、精度を大幅に向上できる。またクロック信号ＣＫ１、ＣＫ２の周波数差を小さくすることで、分解能についても高めることができる。

例えばクロック信号ＣＫ１、ＣＫ２の周波数差をΔｆ＝｜ｆ１−ｆ２｜＝１ＭＨｚとし、ｆ１、ｆ２を１００ＭＨｚ程度とすれば、時間測定の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）を、１００ｐｓ（ピコセカンド）程度とすることができる。同様に、ｆ１、ｆ２を１００ＭＨｚ程度とし、Δｆ＝１００ｋＨｚ、１０ｋＨｚ、１ｋＨｚとすれば、各々、分解能をΔｔ＝１０ｐｓ、１ｐｓ、０．１ｐｓ程度とすることができる。そして、発振子ＸＴＡＬ１、ＸＴＡＬ２の発振周波数の変動は、半導体素子を用いる手法に比べて、極めて小さい。従って、分解能の向上と精度の向上を両立して実現できる。

また前述した特許文献４の従来手法では、水晶発振器を用いて時間デジタル変換を実現している。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジが一致する同期点のタイミングから、時間計測の開始タイミングを順次に遅らせて行く構成となっている。そして各時間計測は、第１、第２のクロックパルスのエッジが一致した同期点のタイミングから行われ、この時間計測を何回も繰り返す必要がある。このため、時間デジタル変換の変換時間が非常に長くなってしまうという問題がある。

これに対して本実施形態では、測定期間ＴＳにおいて、信号ＳＴＡを、複数回発生させ、複数回の位相比較を行うことで、時間デジタル変換を実現している。従って、従来手法に比べて時間デジタル変換を大幅に高速化できる。

図１０に時間デジタル変換回路２０の第２の構成例を示し、図１１に第２の構成例の動作を説明する信号波形図を示す。図５の第１の構成例と図１０の第２の構成例の相違点は、信号出力部３２の回路構成である。

図１０では信号出力部３２は、フリップフロップ回路ＤＦＣと、アンド回路ＡＮと、バッファー回路ＢＦ２により構成される。アンド回路ＡＮと、バッファー回路ＢＦ２によりパルス信号生成回路が構成される。このパルス信号生成回路は、クロック信号ＣＫ２が入力され、クロック信号ＣＫ２の立ち上がり遷移タイミング（立ち上がりエッジ）でアクティブ（Ｈレベル）になるパルス信号のリセット信号を、フリップフロップ回路ＤＦＣのリセット端子に出力する。フリップフロップ回路ＤＦＣのデータ端子には、高電位側の電源電圧ＶＤＤが入力され、クロック端子にはクロック信号ＣＫ１が入力される。

このような回路構成の信号出力部３２を用いることで、図１１に示すように、クロック信号ＣＫ１の立ち上がり遷移タイミングでアクティブ（Ｈレベル）になり、クロック信号ＣＫ２の立ち上がり遷移タイミングで非アクティブ（Ｌレベル）になる信号ＳＴＡを生成できる。これにより、クロック信号ＣＫ１に基づいて、クロック信号ＣＫ１のクロックサイクル毎に信号ＳＴＡを出力する信号出力部３２を実現できる。そして、位相同期タイミングの後、クロック信号ＣＫ１のクロックサイクル毎に、信号ＳＴＡの信号レベルを遷移させることが可能になる。

そして図１１のＨ１〜Ｈ６に示すように、このように生成された信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２の位相比較が行われる。そして前述したように、信号ＳＴＰとクロック信号ＣＫ２の位相の前後関係が入れ替わるＨ４のタイミング（クロックサイクル）を特定することで、時間差ＴＤＦに対応するデジタル値ＤＱを求めることができる。

３．同期化回路
次に同期化回路１１０の具体的な構成例について説明する。なお同期化回路１１０は下記の構成に限定されるものではなく、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図１２に同期化回路１１０の第１の構成例を示し、図１３に同期化回路１１０の動作を説明する信号波形図を示す。

発振回路１０１、１０２は、各々、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させて、クロック周波数ｆ１、ｆ２のクロック信号ＣＫ１、ＣＫ２を生成する。例えば発振回路１０１、１０２での発振信号ＯＳ１、ＯＳ２が、バッファー回路ＢＡ３、ＢＡ４によりバッファリングされて、クロック信号ＣＫ１、ＣＫ２として出力される。

そして同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。例えばクロック信号ＣＫ１、ＣＫ２を位相同期タイミング毎（所与のタイミング毎）に位相同期させる。例えばクロック信号ＣＫ１、ＣＫ２の遷移タイミングを位相同期タイミング毎に一致させる位相同期を行う。

具体的には図１２の同期化回路１１０は、発振回路１０１での発振信号ＯＳ１（第１の発振信号）と発振回路１０２での発振信号ＯＳ２（第２の発振信号）の位相同期を行う。例えば同期化回路１１０は、発振信号ＯＳ１、ＯＳ２を位相同期タイミング毎に位相同期させる。例えば図１３において、位相同期タイミングＴＭＡで発振信号ＯＳ１、ＯＳ２を位相同期させ、次の位相同期タイミングＴＭＢでも発振信号ＯＳ１、ＯＳ２を位相同期させる。その次の位相同期タイミングでも同様である。この位相同期により、位相同期タイミングにおいて発振信号ＯＳ１、ＯＳ２の位相が揃うようになる。

更に具体的には同期化回路１１０は、クロック信号ＣＫ１の遷移タイミングとクロック信号ＣＫ２の遷移タイミングを、位相同期タイミング毎に一致させる位相同期を行う。例えば図１３の位相同期タイミングＴＭＡで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（エッジ）が一致するようになる。また位相同期タイミングＴＭＢで、同期化回路１１０による位相同期が行われることで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。

また同期化回路１１０は、図１２に示すように、発振回路１０１の発振ループＬＰ１（第１の発振ループ）と発振回路１０２の発振ループＬＰ２（第２の発振ループ）を、位相同期タイミング毎に電気的に接続する。例えば同期化回路１１０は、発振回路１０１が含む発振用のバッファー回路ＢＡ１（第１のバッファー回路）の出力ノードＮＡ１と、発振回路１０２が含む発振用のバッファー回路ＢＡ２（第２のバッファー回路）の出力ノードＮＡ２を接続する。

具体的には同期化回路１１０は、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号に基づいてカウント動作を行うカウンター１１２を含む。図１２ではカウンター１１２は例えばクロック信号ＣＫ１に基づいてカウント動作を行っている。そして同期化回路１１０は、カウンター１１２のカウント値が、所与の設定値に達する毎に位相同期を行う。この設定値は、例えば図１３の位相同期タイミングＴＭＡと位相同期タイミングＴＭＢの間のクロック信号ＣＫ１（又はクロック信号ＣＫ２）のクロック数に対応する値である。

更に具体的には同期化回路１１０は、発振回路１０１の発振ループＬＰ１と発振回路１０２の発振ループＬＰ２を電気的に接続するスイッチ回路ＳＷＡを含む。スイッチ回路ＳＷＡはカウンター１１２からの信号ＣＴＡに基づいてオンになり、発振ループＬＰ１と発振ループＬＰ２を電気的に接続する。例えば図１３に示すように信号ＣＴＡは、位相同期タイミング毎にアクティブ（例えばＨレベル）になるパルス信号であり、信号ＣＴＡがアクティブになると、スイッチ回路ＳＷＡがオンになる。具体的には、カウンター１１２は、カウント値が設定値に達すると信号ＣＴＡをアクティブにし、これによりスイッチ回路ＳＷＡがオンになる。その後にカウンター１１２のカウント値はリセットされる。

なお図１２において、スイッチ回路ＳＷＡがオンになった時に、発振信号ＯＳ１と発振信号ＯＳ２の位相がちょうど１８０度だけずれていた場合には、発振が停止してしまう問題が生じるおそれがある。

そこで同期化回路１１０では、発振回路１０１、１０２の一方の発振回路を起動し、一方の発振回路の起動後の位相同期タイミング（例えば初回の位相同期タイミング）で、他方の発振回路を起動することが望ましい。例えば図１２では、発振回路１０１を起動し、発振回路１０１の起動後の位相同期タイミングで、発振回路１０２を起動する。発振回路１０１の起動は、例えば発振回路１０１に設けられた不図示の種回路により実現できる。そして発振回路１０１の起動後の位相同期タイミングで、スイッチ回路ＳＷＡがオンになることで、発振回路１０１での発振信号ＯＳ１が発振回路１０２の発振ループＬＰ２に伝達される。そして、伝達された発振信号ＯＳ１が種信号となって、発振回路１０２の発振が起動する。このようにすれば、上記のような発振が停止してしまう問題が発生するのを防止できる。

なお図１２の変形例として、発振回路１０１、１０２の一方の発振回路の発振信号を、他方の発振回路の発振ループに位相同期タイミング毎に伝達するような構成を採用してもよい。即ち、スイッチ回路ＳＷＡにより発振ループＬＰ１と発振ループＬＰ２を接続（双方向接続）するのではなく、一方の発振回路の発振信号を他方の発振回路に伝達することで、位相の同期化を実現してもよい。

図１４に同期化回路１１０の第２の構成例を示す。図１４では同期化回路１１０としてＰＬＬ回路１２０を用いている。即ち図１４の回路装置１０は、時間デジタル変換回路２０とＰＬＬ回路１２０を含む。時間デジタル変換回路２０は、発振子ＸＴＡＬ１を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、発振子ＸＴＡＬ２を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２とが入力され、クロック信号ＣＫ１、ＣＫ２を用いて時間をデジタル値に変換する。そしてＰＬＬ回路１２０は、クロック信号ＣＫ１とクロック信号ＣＫ２の位相同期を行う。

具体的にはＰＬＬ回路１２０は、クロック周波数ｆ１とクロック周波数ｆ２の周波数差が、時間デジタル変換の分解能に対応する周波数差になるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。例えば、本実施形態での時間デジタル変換の分解能は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。ＰＬＬ回路１２０は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜が、時間デジタル変換の分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）に対応する周波数差になるように、クロック信号ＣＫ１、ＣＫ２の位相同期を行う。

具体的には図１４に示すように、ＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１を分周して、分周クロック信号ＤＣＫ１（第１の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎにする分周を行って、クロック周波数がｆ１／Ｎとなる分周クロック信号ＤＣＫ１を出力する。

分周回路１２４は、クロック信号ＣＫ２を分周して、分周クロック信号ＤＣＫ２（第２の分周クロック信号）を出力する。具体的には、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｍにする分周を行って、クロック周波数がｆ２／Ｍとなる分周クロック信号ＤＣＫ２を出力する。例えば回路装置１０は発振回路１０２を含み、この発振回路１０２は、発振子ＸＴＡＬ２を発振させて、クロック信号ＣＫ２を生成し、分周回路１２４に出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行う。

また回路装置１０は発振回路１０１を含み、発振回路１０１は、ＰＬＬ回路１２０の位相検出器１２６の位相比較結果に基づき制御されて、発振子ＸＴＡＬ１を発振させる。この発振回路１０１は例えばＰＬＬ回路１２０の構成要素でもある。具体的には発振回路１０１は、例えば電圧制御で発振周波数が制御される電圧制御型の発振回路（ＶＣＸＯ）である。そしてＰＬＬ回路１２０は、チャージポンプ回路１２８を含んでおり、位相検出器１２６は、位相比較結果である信号ＰＱをチャージポンプ回路１２８に出力する。信号ＰＱは、例えばアップ／ダウン信号であり、チャージポンプ回路１２８は、この信号ＰＱに基づく制御電圧ＶＣを、発振回路１０１に出力する。例えばチャージポンプ回路１２８はループフィルターを含んでおり、このループフィルターにより、信号ＰＱであるアップ／ダウン信号を制御電圧ＶＣに変換する。発振回路１０１は、制御電圧ＶＣに基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。例えば発振回路１０１は可変容量回路を有しており、制御電圧ＶＣに基づいて可変容量回路の容量値が制御されることで、発振周波数が制御される。

図１４の第２の構成例によれば、ＰＬＬ回路１２０を有効利用して、クロック信号ＣＫ１、ＣＫ２の位相同期を実現できる。即ち、図１３と同様に、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させる位相同期を実現できる。

以上のように回路装置１０に同期化回路１１０を設ければ、位相同期タイミング毎にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることが可能になる。従って、位相同期タイミングを基準タイミングとして、回路処理を開始することが可能になるため、回路処理や回路構成の簡素化を図れる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが偶然に一致するのを待つことなく、同期化回路１１０による位相同期タイミングから、直ぐに時間デジタル変換の処理を開始できるようになる。従って、時間デジタル変換の高速化を図れる。また同期化回路１１０を設けることで、位相同期タイミングでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差に起因する誤差を、最小限にできる。従って、この時間差に起因してシステム的に発生する誤差を十分に低減して、精度の向上等を図れるようになる。

例えば前述の特許文献４の従来手法では、エッジ一致検出回路により、第１、第２のクロックパルスのエッジの一致を検出し、エッジの一致が検出されたことを条件に、時間計測を開始する。しかしながら、この従来手法では、第１、第２のクロックパルスのエッジの一致が検出されない限り、時間計測を開始できないため、時間計測の開始が遅れてしまい、時間デジタル変換の変換時間が長くなってしまうという第１の問題点がある。また第１、第２のクロックパルスのクロック周波数の関係が、同期点においてエッジが一致しないような周波数の関係である場合には、偶然でしかエッジが一致しないようになり、時間デジタル変換の実現が困難になるという第２の問題点がある。また第１、第２のクロックパルスの同期点のタイミングを、システム的に確定できないため、回路処理や回路構成が複雑化してしまうという第３の問題点がある。更に第１、第２のクロックパルスのエッジの一致検出に誤差がある場合には、その誤差が原因で精度が低下してしまうという第４の問題点がある。

これに対して本実施形態では、同期化回路１１０を設けることで、位相同期タイミング毎に、強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致させることができる。従って、位相同期タイミングの後に、直ぐに時間デジタル変換処理を開始できるため、従来手法の上述の第１の問題点を解消できる。また本実施形態によれば、クロック信号ＣＫ１、ＣＫ２のクロック周波数の関係が、遷移タイミングが一致しないような周波数の関係である場合にも、同期化回路１１０により、位相同期タイミング毎に強制的にクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致するようになる。従って、従来手法の第２の問題点を解消できる。また、位相同期タイミングは、同期化回路１１０の位相同期によりシステム的に確定できるため、回路処理や回路装置を簡素化でき、従来手法の第３の問題点を解消できる。またクロック信号ＣＫ１、ＣＫ２の遷移タイミングが位相同期タイミング毎に一致することで、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減でき、従来手法の第４の問題点も解消できる。

４．クロックサイクル指定値の更新手法
クロック信号ＣＫ１に基づき信号ＳＴＡの信号レベルを遷移させ、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う手法は、図１〜図１１で説明した手法に限定されず、種々の変形実施が可能である。まず、変形例の手法として、クロックサイクル指定値（広義にはクロックサイクル指定情報）の更新により時間デジタル変換を実現する手法について説明する。

図１５〜図１７は、クロックサイクル指定値の更新手法（以下、適宜、単に、更新手法と記載する）を説明する信号波形図である。ＣＩＮはクロックサイクル指定情報である。以下ではＣＩＮが、クロックサイクル指定情報で表されるクロックサイクル指定値であるとして説明を行う。

ＴＭＡ、ＴＭＢは位相同期タイミングである。図１５〜図１７では位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の遷移タイミング（立ち上がりエッジ）が一致するタイミングとなっている。但し本実施形態の更新手法はこれに限定されず、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであってもよい。位相の前後関係が入れ替わるタイミングは、一方のクロック信号の方が他方のクロック信号よりも位相が進んでいる状態から、一方のクロック信号の方が他方のクロック信号よりも位相が遅れている状態に入れ替わるタイミングである。

更新期間ＴＰは位相同期タイミングＴＭＡ、ＴＭＢの間の期間である。本実施形態の更新手法では更新期間ＴＰにおいて、クロックサイクル指定値の例えば１回の更新が行われる。なお図１５〜図１７では説明の簡素化のために、更新期間ＴＰでのクロック信号ＣＫ１のクロック数が１４である場合を示している。しかし実際には、高い分解能に設定するために、更新期間ＴＰでのクロック数を、例えば１０００以上（或いは５０００以上）というように非常に大きな数に設定する。

図１５の更新期間ＴＰ（第１の更新期間）では、クロックサイクル指定値がＣＩＮ＝３になっている。従って、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）で信号ＳＴＡの信号レベルを遷移させる。このように本実施形態の更新手法ではクロックサイクル指定値ＣＩＮ（クロックサイクル指定情報）に基づき指定されるクロック信号ＣＫ１のクロックサイクルで、信号ＳＴＡの信号レベルを遷移させている。そして、図３、図４で説明したように、この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦとなっている。

一方、ＣＩＮ＝３で指定されるクロックサイクル（ＣＣＴ＝３）では、図２で説明したようにクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝３Δｔになっている。

この場合に本実施形態の更新手法では、図１５のＡ１に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この位相比較は、例えば信号ＳＴＰ及びクロック信号ＣＫ２の一方の信号を他方の信号でサンプリングすることで実現できる。

そして図１５のＡ１では、信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＬレベルになっている。この位相比較の結果により、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れていると判断する。別の言い方をすれば、図１５のＡ１ではＴＤＦ＞ＴＲ＝３Δｔとなっており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差ＴＤＦの方が、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ＝３Δｔよりも長くなっている。この場合には、クロックサイクル指定値ＣＩＮを増加させる更新を行う。

図１６の更新期間ＴＰ（第２の更新期間）では、クロックサイクル指定値がＣＩＮ＝９になっている。例えば図１５に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝３から増加させる更新が行われることで、ＣＩＮ＝９に更新されている。従って、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。

一方、ＣＩＮ＝９で指定されるクロックサイクル（ＣＣＴ＝９）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝９Δｔになっている。

そして本実施形態の更新手法では、図１６のＡ２に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に信号ＳＴＰをクロック信号ＣＫ２でサンプリングした結果である位相比較結果がＨレベルになっているため、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいると判断する。別の言い方をすれば、図１６のＡ２ではＴＤＦ＜ＴＲ＝９Δｔとなっており、時間差ＴＤＦの方がクロック間時間差ＴＲ＝９Δｔよりも短くなっている。この場合には、クロックサイクル指定値ＣＩＮを減少させる更新を行う。

図１７の更新期間ＴＰ（第３の更新期間）では、クロックサイクル指定値がＣＩＮ＝６になっている。例えば図１６に示す前回の更新期間ＴＰにおいて、上述のようにクロックサイクル指定値を、ＣＩＮ＝９から減少させる更新が行われることで、ＣＩＮ＝６に更新されている。従って、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）で信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移しており、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差はＴＤＦになっている。

一方、ＣＩＮ＝６で指定されるクロックサイクル（ＣＣＴ＝６）では、クロック信号ＣＫ１、ＣＫ２のクロック間時間差は、ＴＲ＝ＣＩＮ×Δｔ＝６Δｔになっている。

そして本実施形態の更新手法では、図１７のＡ３に示すように、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行う。この場合に図１７のＡ３では信号ＳＴＰとクロック信号ＣＫ２の遷移タイミング（位相）は一致（略一致）している。別の言い方をすれば、図１７のＡ３ではＴＤＦ＝ＴＲ＝６Δｔとなっている。従って、この場合には、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦを変換したデジタル値として、ＤＱ＝ＴＲ＝６Δｔに対応するデジタル値を最終結果として出力する。

なお、図１５〜図１７では説明を簡素化するために、各更新期間でのクロックサイクル指定値ＣＩＮの増減値を、１よりも大きな値にしているが、実際には、Δシグマ型のＡ／Ｄ変換のように、クロックサイクル指定値ＣＩＮの増減値は、１又は１以下の小さな値であるＧＫとすることができる。ＧＫはゲイン係数であり、ＧＫ≦１となる値である。

例えば図１５、図１６では、クロックサイクル指定値ＣＩＮを３から９に増加させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ増加させる更新を行う。例えばＧＫ≦１となるゲイン係数をＧＫとした場合に、クロックサイクル指定値ＣＩＮを＋ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば＋ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけインクリメントされることになる。

また図１６、図１７では、クロックサイクル指定値ＣＩＮを９から６に減少させているが、実際には、例えば更新期間毎に、クロックサイクル指定値ＣＩＮを所与の値ＧＫだけ減少させる更新を行う。例えば、クロックサイクル指定値ＣＩＮを−ＧＫする更新を行う。例えばＧＫ＝０．１である場合には、例えば−ＧＫの更新が１０回連続した場合に、クロックサイクル指定値ＣＩＮは１だけデクリメントされることになる。

また図１７のＡ３において、信号ＳＴＰとクロック信号ＣＫ２の遷移タイミングが略一致した後も、クロックサイクル指定値ＣＩＮを更新して行き、例えばＣＩＮが６、７、６、７・・・というように変化したとする。この場合には、最終結果として出力されるデジタル値ＤＱは、６Δｔと７Δｔの間の値（例えば６．５×Δｔなど）とすることができる。このように本実施形態の更新手法によれば、Δシグマ型のＡ／Ｄ変換のように、実質的な分解能を小さくすることもできる。

以上のように本実施形態の更新手法では、信号ＳＴＡに対応して信号レベルが遷移する信号ＳＴＰと、クロック信号ＣＫ２との位相比較を行い、位相比較の結果に基づいて、信号ＳＴＡの信号レベルを遷移させるクロックサイクル指定値ＣＩＮを更新している。

具体的にはクロックサイクル指定値ＣＩＮで指定されるクロックサイクルで信号ＳＴＡの信号レベルを変化させる。例えば図１５ではＣＩＮ＝３で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１６ではＣＩＮ＝９で指定されるクロックサイクルで信号ＳＴＡの信号レベルを遷移させている。図１７も同様である。

そして信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較を行い、位相比較結果に基づいてクロックサイクル指定値ＣＩＮを更新する。例えば図１５では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果であったため、図１５のＣＩＮ＝３が、図１６ではＣＩＮ＝９に更新されている。図１６では、信号ＳＴＡの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果であったため、図１６のＣＩＮ＝９が、図１７ではＣＩＮ＝６に更新されている。このようにして更新されるクロックサイクル指定値ＣＩＮの最終的な値が、信号ＳＴＡ、ＳＴＰの時間差ＴＤＦのデジタル値ＤＱとして出力される。

また本実施形態の更新手法では、各更新期間においてクロックサイクル指定値ＣＩＮを更新して行く。そして更新されたクロックサイクル指定値ＣＩＮがフィードバックされる構成になっている。従って、測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。例えば図１７のＡ３に示すように、測定対象の時間（時間差ＴＤＦ）に対応するクロックサイクル指定値ＣＩＮに近づいた後、当該時間が動的に変化した場合にも、それに応じてクロックサイクル指定値ＣＩＮを順次に更新することで、このような動的な変化に対応することができる。

また本実施形態の更新手法において、クロック信号ＣＫ１、ＣＫ２の遷移タイミングの不一致による誤差成分を低減する場合には、時間デジタル変換回路２０は、クロックサイクル指定値と、クロックサイクル指定値の更新期間でのクロック信号ＣＫ１又はクロック信号ＣＫ２のクロック数情報とに基づいて、時間差をデジタル値ＤＱに変換する処理を行うことが望ましい。例えば信号ＳＴＰとクロック信号ＣＫ２の位相比較結果とクロック数情報とに基づいて、クロックサイクル指定値ＣＩＮの更新を行うことで、デジタル値ＤＱを求める。

即ち、本実施形態の更新手法では、位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングが厳密に一致しなくても、時間デジタル変換を実現できる。例えば本実施形態の更新手法では、位相同期タイミングＴＭＡ、ＴＭＢは、クロック信号ＣＫ１、ＣＫ２の位相の前後関係が入れ替わるタイミングであればよく、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが完全に一致しなくてもよい。即ち、本実施形態では同期化回路１１０を設けない変形実施も可能である。

例えば位相同期タイミングにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを厳密に一致させるためには、Ｎ／ｆ１＝Ｍ／ｆ２の関係を満たす必要がある。ここで、Ｎ、Ｍは、各々、更新期間でのクロック信号ＣＫ１、ＣＫ２のクロック数であり、２以上の整数である。ところが、図１の発振子ＸＴＡＬ１、ＸＴＡＬ２によるクロック周波数ｆ１、ｆ２を、Ｎ／ｆ１＝Ｍ／ｆ２の関係を厳密に満たすような周波数に設定することは実際には難しい場合がある。そしてＮ／ｆ１＝Ｍ／ｆ２の関係が満たされない場合において、同期化回路１１０を設けないと、位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれが生じ、このずれが変換誤差になってしまうおそれがある。

そこで本実施形態の更新手法では、各更新期間でのクロック数Ｎを測定する。位相同期タイミングＴＭＡ、ＴＭＢにおいて、クロック信号ＣＫ１、ＣＫ２の遷移タイミングにずれがあることで、クロック数Ｎは、常には同じ値にはならなくなり、更新期間に応じて変動する。時間デジタル変換回路２０は、このように変動するクロック数Ｎと、信号ＳＴＰ、クロック信号ＣＫ２の位相比較結果に基づいて、クロックサイクル指定値ＣＩＮの更新を行う。こうすることで、位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのずれに起因する変換誤差を低減できる。

５．バイナリーサーチ手法
次に、クロック信号ＣＫ１に基づき信号ＳＴＡの信号レベルを遷移させ、信号ＳＴＰとクロック信号ＣＫ２との位相比較を行う手法の第２の変形例として、バイナリーサーチ手法について説明する。

図１８は、バイナリーサーチ手法を説明する信号波形図である。図１８では、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値を、バイナリーサーチにより求めている。具体的には、信号ＳＴＰとクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値ＣＩＮの更新を、バイナリーサーチにより実現している。

バイナリーサーチ（二分探索、二分割法）は、探索範囲を次々に分割（２分割）することで、探索範囲を狭めながら、最終的なデジタル値を求めて行く手法である。例えば時間差を変換したデジタル値ＤＱを４ビットのデータとし、４ビットの各ビットをｂ４、ｂ３、ｂ２、ｂ１とする。ｂ４がＭＳＢであり、ｂ１がＬＳＢである。図１８では、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を、バイナリーサーチにより求めている。例えば逐次比較のＡ／Ｄ変換と同様の手法により、デジタル値ＤＱの各ビットｂ４、ｂ３、ｂ２、ｂ１を順次に求める。

例えば図１８において、クロック信号ＣＫ１、ＣＫ２のクロック周波数は、例えばｆ１＝１００ＭＨｚ（周期＝１０ｎｓ）、ｆ２＝９４．１２ＭＨｚ（周期＝１０．６２５ｎｓ）となっており、分解能はΔｔ＝０．６２５ｎｓとなっている。そして図１８のＥ１、Ｅ２は位相同期タイミングであり、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが例えば一致しているタイミングである。そして、クロックサイクル指定値ＣＩＮは、例えば初期値であるＣＩＮ＝８に設定されている。この初期値であるＣＩＮ＝８は、最初の探索範囲内の例えば真ん中付近の値に相当する。

このようにＣＩＮ＝８に設定されると、最初の更新期間ＴＰ１（第１の更新期間）では、図１８のＥ３に示すように、クロックサイクル値がＣＣＴ＝８になった場合に、信号ＳＴＡの信号レベルを遷移させる。この信号ＳＴＡに対応して信号ＳＴＰの信号レベルが遷移すると、信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われる。例えば信号ＳＴＰでクロック信号ＣＫ２をサンプリングする位相比較が行われ、Ｅ４に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされて、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＭＳＢであるビットｂ４の論理レベルは、ｂ４＝１であると判断される。

このようにｂ４＝１が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１５の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１２に更新する。

このようにＣＩＮ＝１２に更新されると、次の更新期間ＴＰ２（第２の更新期間）では、Ｅ５に示すように、クロックサイクル値がＣＣＴ＝１２になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ６に示すようにクロック信号ＣＫ２のＬレベルがサンプリングされたため、このＬレベルが位相比較結果になる。このように位相比較結果がＬレベルである場合には、デジタル値ＤＱの次のビットｂ３の論理レベルは、ｂ３＝０であると判断される。

このようにｂ４＝１、ｂ３＝０が求められたことで、バイナリーサーチの探索範囲が狭まり、最終的なデジタル値ＤＱに対応するＣＩＮは、例えば８〜１１の探索範囲内にあると判断される。そして、この探索範囲内の値（例えば中央付近の値）に設定されるように、クロックサイクル指定値を、例えばＣＩＮ＝１０に更新する。

このようにＣＩＮ＝１０に更新されると、次の更新期間ＴＰ３（第３の更新期間）では、Ｅ７に示すように、クロックサイクル値がＣＣＴ＝１０になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ８に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱの次のビットｂ２の論理レベルは、ｂ２＝１であると判断される。

最後にＣＩＮ＝１１に更新されて、次の更新期間ＴＰ４（第４の更新期間）では、Ｅ９に示すように、クロックサイクル値がＣＣＴ＝１１になった場合に、信号ＳＴＡの信号レベルを遷移させる。そして信号ＳＴＰとクロック信号ＣＫ２の位相比較が行われ、例えばＥ１０に示すようにクロック信号ＣＫ２のＨレベルがサンプリングされたため、このＨレベルが位相比較結果になる。このように位相比較結果がＨレベルである場合には、デジタル値ＤＱのＬＳＢであるビットｂ１は、ｂ１＝１に設定される。そしてＥ１１に示すように、最終的なデジタル値である出力コードとして、ＤＱ＝１０１１（２進数）が出力される。

このようなバイナリーサーチの手法を用いれば、信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを、高速に求めることが可能になる。例えば前述の特許文献４の従来手法では、図１８の場合には、最終的なデジタル値ＤＱを求めるのに、最大で例えば１５回の時間計測が必要になってしまう。これに対して本実施形態の手法によれば、図１８に示すように、例えば４回の更新期間で最終的なデジタル値ＤＱを求めることができ、時間デジタル変換の高速化を図れる。

特に、分解能Δｔを小さくして、デジタル値ＤＱのビット数Ｌが大きくなった場合に、従来手法では、例えば２^Ｌ程度の回数の時間計測が必要になってしまい、変換時間が非常に長くなってしまう。これに対して本実施形態の手法によれば、例えばＬ回の更新期間で最終的なデジタル値ＤＱを求めることができ、従来手法に比べて時間デジタル変換の大幅な高速化を図れる。

なお、デジタル値ＤＱの上位ビット側を図１８のバイナリーサーチ手法で求めた後、下位ビット側（例えばＬＳＢを含む下位ビット。或いはＬＳＢの下位ビット）については、例えば図１５〜図１７で説明した更新手法で求めるようにしてもよい。例えば図１８では、逐次比較型のＡ／Ｄ変換のように、探索範囲（逐次比較範囲）を順次に狭めながら、探索範囲内の値になるようにクロックサイクル指定値ＣＩＮを更新している。これに対して図１５〜図１７の更新手法では、Δシグマ型のＡ／Ｄ変換のように、位相比較結果に基づいて、ＣＩＮを±ＧＫだけ増減させる更新を行っている。ＧＫはゲイン係数であり、ＧＫ≦１である。具体的には、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が遅れているという位相比較結果である場合には、ＣＩＮを＋ＧＫだけ増加させる更新（デジタル演算処理）を行う。一方、信号ＳＴＰの方がクロック信号ＣＫ２よりも位相が進んでいるという位相比較結果である場合には、ＣＩＮを−ＧＫだけ減少させる更新（デジタル演算処理）を行う。このように２つの手法を組み合わせることで、時間デジタル変換の高速化と高精度化を両立して実現することが可能になる。

６．他の構成例
図１９に本実施形態の回路装置１０の他の構成例を示す。図１９の回路装置１０では、図１の同期化回路１１０として複数のＰＬＬ回路１２０、１３０が設けられている。

ＰＬＬ回路１２０（第１のＰＬＬ回路）はクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１２０は、発振子ＸＴＡＬ１（第１の発振子）を用いて生成されたクロック周波数ｆ１のクロック信号ＣＫ１と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ１と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１２０は、クロック信号ＣＫ１と基準クロック信号ＣＫＲを第１の位相同期タイミング毎（第１の期間毎）に位相同期させる（遷移タイミングを一致させる）。

ＰＬＬ回路１３０（第２のＰＬＬ回路）はクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期を行う。具体的にはＰＬＬ回路１３０は、発振子ＸＴＡＬ２（第２の発振子）を用いて生成されたクロック周波数ｆ２のクロック信号ＣＫ２と、基準クロック信号ＣＫＲとが入力され、クロック信号ＣＫ２と基準クロック信号ＣＫＲとの位相同期を行う。例えばＰＬＬ回路１３０は、クロック信号ＣＫ２と基準クロック信号ＣＫＲを第２の位相同期タイミング毎（第２の期間毎）に位相同期させる（遷移タイミングを一致させる）。

基準クロック信号ＣＫＲは、例えば発振子ＸＴＡＬ３（第３の発振子）を発振回路１０３により発振させることで生成される。基準クロック信号ＣＫＲのクロック周波数ｆｒは、クロック信号ＣＫ１、ＣＫ２のクロック周波数ｆ１、ｆ２とは異なる周波数であり、例えばクロック周波数ｆ１、ｆ２よりも低い周波数である。発振子ＸＴＡＬ３としては、発振子ＸＴＡＬ１、ＸＴＡＬ２と同様の素子を用いることができ、例えば水晶振動子などを用いることができる。水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号ＣＫＲを生成でき、結果的に、クロック信号ＣＫ１、ＣＫ２のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れるようになる。

このように本実施形態では、ＰＬＬ回路１２０によりクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期され、ＰＬＬ回路１３０によりクロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期される。これによりクロック信号ＣＫ１とクロック信号ＣＫ２が位相同期するようになる。なお３つ以上のＰＬＬ回路（３つ以上の発振子）を設けてクロック信号ＣＫ１、ＣＫ２の位相同期を行う変形実施も可能である。

具体的にはＰＬＬ回路１２０は、分周回路１２２、１２４（第１、第２の分周回路）と、位相検出器１２６（第１の位相比較器）を含む。分周回路１２２は、クロック信号ＣＫ１のクロック周波数ｆ１を１／Ｎ１にする分周を行って、クロック周波数がｆ１／Ｎ１となる分周クロック信号ＤＣＫ１を出力する。分周回路１２４は、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ１にする分周を行って、クロック周波数がｆｒ／Ｍ１となる分周クロック信号ＤＣＫ２を出力する。そして位相検出器１２６は、分周クロック信号ＤＣＫ１と分周クロック信号ＤＣＫ２の位相比較を行い、アップ／ダウン信号である信号ＰＱ１をチャージポンプ回路１２８に出力する。そして発振回路１０１（ＶＣＸＯ）は、チャージポンプ回路１２８からの制御電圧ＶＣ１に基づいて発振周波数が制御される発振子ＸＴＡＬ１の発振動作を行って、クロック信号ＣＫ１を生成する。

ＰＬＬ回路１３０は、分周回路１３２、１３４（第３、第４の分周回路）と、位相検出器１３６（第２の位相比較器）を含む。分周回路１３２は、クロック信号ＣＫ２のクロック周波数ｆ２を１／Ｎ２にする分周を行って、クロック周波数がｆ２／Ｎ２となる分周クロック信号ＤＣＫ３を出力する。分周回路１３４は、基準クロック信号ＣＫＲのクロック周波数ｆｒを１／Ｍ２にする分周を行って、クロック周波数がｆｒ／Ｍ２となる分周クロック信号ＤＣＫ４を出力する。そして位相検出器１３６は、分周クロック信号ＤＣＫ３と分周クロック信号ＤＣＫ４の位相比較を行い、アップ／ダウン信号である信号ＰＱ２をチャージポンプ回路１３８に出力する。そして発振回路１０２（ＶＣＸＯ）は、チャージポンプ回路１３８からの制御電圧ＶＣ２に基づいて発振周波数が制御される発振子ＸＴＡＬ２の発振動作を行って、クロック信号ＣＫ２を生成する。

図２０は図１９の回路装置１０の動作を説明する信号波形図である。なお図２０では、説明の簡素化のためにＮ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定した例を示しているが、実際には、時間デジタル変換の分解能を高めるためにＮ１、Ｍ１、Ｎ２、Ｍ２は非常に大きな数に設定される。

図２０に示すようにクロック信号ＣＫ１をＮ１＝４分周した信号が、分周クロック信号ＤＣＫ１となり、基準クロック信号ＣＫＲをＭ１＝３分周した信号が、分周クロック信号ＤＣＫ２となり、期間Ｔ１２毎に位相同期が行われる。即ちＰＬＬ回路１２０により、Ｔ１２＝Ｎ１／ｆ１＝Ｍ１／ｆｒの関係が成り立つように、クロック信号ＣＫ１、基準クロック信号ＣＫＲの位相同期が行われる。

またクロック信号ＣＫ２をＮ２＝５分周した信号が、分周クロック信号ＤＣＫ３となり、基準クロック信号ＣＫＲをＭ２＝４分周した信号が、分周クロック信号ＤＣＫ４となり、期間Ｔ３４毎に位相同期が行われる。即ち、ＰＬＬ回路１３０により、Ｔ３４＝Ｎ２／ｆ２＝Ｍ２／ｆｒの関係が成り立つように、クロック信号ＣＫ２、基準クロック信号ＣＫＲの位相同期が行われる。このように期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲが位相同期し、期間Ｔ３４毎に、クロック信号ＣＫ２と基準クロック信号ＣＫＲが位相同期することで、クロック信号ＣＫ１、ＣＫ２は、期間ＴＡＢ毎に位相同期されることになる。ここでＴＡＢ＝Ｔ１２×Ｍ２＝Ｔ３４×Ｍ１の関係が成り立つ。例えばＭ２＝４、Ｍ１＝３の場合には、ＴＡＢ＝Ｔ１２×４＝Ｔ３４×３になる。

図１９の分周回路１２２、１２４、１３２、１３４の分周比Ｎ１、Ｍ１、Ｎ２、Ｍ２は、実際には非常に大きい数に設定される。図２１に分周比の設定の一例を示す。例えば基準クロック信号ＣＫＲのクロック周波数がｆｒ＝１０１ＭＨｚの場合に、分周回路１２２、１２４の分周比をＮ１＝１０１、Ｍ１＝１００に設定することで、ＰＬＬ回路１２０によりｆ１＝１０２．０１ＭＨｚのクロック信号ＣＫ１が生成される。また分周回路１３２、１３４の分周比をＮ２＝１０２、Ｍ２＝１０１に設定することで、ＰＬＬ回路１３０によりｆ２＝１０２ＭＨｚのクロック信号ＣＫ２が生成される。これにより、図２で説明した時間デジタル変換の分解能（時間分解能）を、Δｔ＝｜１／ｆ１−１／ｆ２｜＝０．９６ｐｓ（ピコセカンド）に設定でき、非常に高い分解能の時間デジタル変換を実現できるようになる。

図２１に示すように、Ｎ１とＭ１は２以上の異なる整数であり、Ｎ２とＭ２も２以上の異なる整数である。またＮ１、Ｍ１の少なくとも１つと、Ｎ２、Ｍ２の少なくとも１つは異なる整数になっている。また、望ましくは、Ｎ１とＮ２は、最大公約数が１で、最小公倍数がＮ１×Ｎ２になっており、Ｍ１とＭ２は、最大公約数が１で、最小公倍数がＭ１×Ｍ２になっている。

また図２１では｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立っている。即ち、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝１の関係が成り立つようにＮ１、Ｍ１、Ｎ２、Ｍ２が設定されている。Ｎ１＝４、Ｍ１＝３、Ｎ２＝５、Ｍ２＝４に設定される図２０を例にとれば、｜Ｎ１×Ｍ２−Ｎ２×Ｍ１｜＝｜４×４−５×３｜＝１になる。これはクロック信号ＣＫ１の１６個分の長さとクロック信号ＣＫ２の１５個分の長さが等しいことを意味する。このようにすれば期間ＴＡＢ毎に、クロック信号ＣＫ１とクロック信号ＣＫ２が、１クロックサイクル分（１クロック期間）ずつずれるようになる。これにより、ノギス（バーニア）の原理を利用した時間デジタル変換を容易に実現できるようになる。

図１９、図２０では、期間ＴＡＢよりも短い期間Ｔ１２毎にクロック信号ＣＫ１と基準クロック信号ＣＫＲの位相同期が行われ、期間ＴＡＢよりも短い期間Ｔ３４毎にクロック信号ＣＫ２と基準クロック信号ＣＫＲの位相同期が行われる。従って、前述の図１４の構成例に比べて位相比較を行う頻度が多くなり、クロック信号ＣＫ１、ＣＫ２のジッター（累積ジッター）や位相ノイズの低減等を図れるようになる。特に、高分解能のΔｔを実現するために、Ｎ１、Ｍ１、Ｎ２、Ｍ２を大きな数に設定した場合に、図１４の構成例では、同期期間の長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図１９、図２０では、短い期間Ｔ１２、Ｔ３４毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を向上できるという利点がある。

なお図１９のＰＬＬ回路１２０、１３０はアナログ方式の回路構成になっているが、デジタル方式（ＡＤＰＬＬ）の回路構成を採用してもよい。この場合には各ＰＬＬ回路（１２０、１３０）は、カウンター及びＴＤＣを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号（ＣＫＲ）のクロック周波数（ｆｒ）を、クロック信号（ＣＫ１、ＣＫ２）のクロック周波数（ｆ１、ｆ２）で除算した結果の整数部に相当するデジタルデータを生成する。ＴＤＣは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ（ＦＣＷ１、ＦＣＷ２）と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路（１０１、１０２）に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号（ＣＫ１、ＣＫ２）を生成する。なおＴＤＣを用いる代わりに、Ｂａｎｇ−Ｂａｎｇタイプの位相検出器とＰＩ制御を用いた構成で、デジタル方式のＰＬＬ回路を実現してもよい。

７．ジッターと分解能
以上のように本実施形態では高分解能の時間デジタル変換を実現しているが、クロック信号のジッターの累積等が原因となって、高分解能に対応する精度を実現できないという問題がある。例えばジッターを単純にホワイトノイズとすると、その累積ジッターは例えばランダムウォークになる。即ち、自己相関のない完全な雑音のようなジッター（ホワイトノイズ）に対し、その累積和となる累積ジッターは、ランダムウォークとなり、自己相関がある。

例えばランダムウォークは、図２２のＣ１に示すように正規分布（ガウス分布）に分布収束する。量子ウォークはＣ２、Ｃ３に示すように、有限な台（コンパクト・サポート）をもつ所与の確率密度関数に収束する。

例えば図８ではクロック信号ＣＫ１、ＣＫ２を期間ＴＳ毎に位相同期させている。そして図２３のＤ１に示すようにクロック信号ＣＫ１、ＣＫ２には、クロックサイクル毎のジッターがある。またクロック信号ＣＫ１、ＣＫ２は期間ＴＫ毎に位相同期しているが、Ｄ２は、この期間ＴＫでの累積ジッターである。ここで、クロック信号ＣＫ１、ＣＫ２の１クロックサイクル当たりのジッター量をＪとし、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号（又は基準クロック信号）についての、期間ＴＫでのクロック数をＫとする。このとき、ランダムウォークと仮定すると、累積ジッター量（ジッター積算誤差）は、例えばＫ^１／２×Ｊと表すことができる。量子ウォークであると仮定すると、累積ジッター量は、例えばＫ×Ｊと表すことができる。

ここでジッター量Ｊは、理想的なクロック信号に対する位相のズレを表すものであり、ＲＭＳ値で表され、単位は時間である。例えばジッター量Ｊは、発振子の性能等により決まる規格値（最大規格値）であり、例えば１クロック当たりでの平均的な位相のズレを表すＲＭＳ値である。クロック数Ｋは、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号が、他方のクロック信号又は基準クロック信号（ＣＫＲ）に対して位相同期するタイミングと次に位相同期するタイミングの間の期間ＴＫにおける、一方のクロック信号のクロック数である。図８の例では、クロック数Ｋは、クロック信号ＣＫ１、ＣＫ２のクロック数Ｎ、Ｍに相当する。また期間ＴＫは、図８の期間ＴＳに相当する。そしてクロックロック信号ＣＫ１、ＣＫ２の一方のクロック信号の周波数をｆ（ｆ１、ｆ２）とし、時間デジタル変換の分解能をΔｔとした場合に、Ｋ＝１／（ｆ×Δｔ）と表すことができる。一方、図１９の例では、クロック数Ｋは、図２１のＮ１、Ｎ２に相当する。また期間ＴＫは、図２０の期間Ｔ１２、Ｔ３４に相当する。

図２３に示すように、位相同期間隔を表す期間ＴＫでのクロック数Ｋが大きいほど、累積ジッターによる誤差が大きくなり、精度が低下してしまう。その意味において図１９の構成例では、期間ＴＫでのクロック数Ｋを小さくできるため、累積ジッターによる誤差を小さくでき、精度を向上できる。

図２４のＨ１、Ｈ２、Ｈ３は、例えばランダムウォークと仮定した場合における分解能（ｓｅｃ）とクロック信号のジッター（ｓｅｃ＿ｒｍｓ）の関係を示すものである。例えば累積ジッター量がＫ^１／２×Ｊと表される場合における分解能とジッターの関係を示すものであり、Ｈ１、Ｈ２、Ｈ３は、クロック信号（ＣＫ１、ＣＫ２）の周波数が１００ＭＨｚ、１ＧＨｚ、１０ＭＨｚの場合に相当する。図２４において、Ｈ４に示す領域は、ジッターが主因となって精度を悪化させる領域である。Ｈ５に示す領域は、分解能が主因となって精度を悪化させる領域である。

例えば図２４のＨ１は、クロック信号の周波数が１００ＭＨｚであり、クロック数Ｋが１０^４程度である場合を示している。例えばＨ１において、分解能（Δｔ）が１ｐｓ（１０^−１２ｓｅｃ）である場合に、ジッター（Ｊ）が０．０１ｐｓ（１０^−１４ｓｅｃ＿ｒｍｓ）となっており、Ｋ＝１０^４とすると、Δｔ＝Ｋ^１／２×Ｊの関係が成り立っている。例えばクロック信号の周波数を１ＧＨｚというように高くすると、クロック数Ｋを小さくできるため、Δｔ＝Ｋ^１／２×Ｊの関係を表すラインはＨ２に示すようになり、ジッターに対する要求が緩やかになる。一方、クロック信号の周波数を１０ＭＨｚというように低くすると、クロック数Ｋが大きくなるため、Δｔ＝Ｋ^１／２×Ｊの関係を表すラインはＨ３に示すようになり、ジッターに対する要求が厳しくなる。

そして本実施形態では、クロック信号ＣＫ１、ＣＫ２の１クロックサイクル当たりのジッター量をＪとし、時間デジタル変換の分解能をΔｔとした場合に、少なくともＪ≦Δｔの関係が成り立つ。例えば図２５のＨ６は、Ｊ＝Δｔの関係が成り立つラインを示しており、これは図２４のＨ４に示すようにジッターが主因で精度が劣化する領域に対応し、ジッターが少なくとも分解能を越えないというジッターの上限を示すものである。例えば分解能（Δｔ）が１ｐｓ（１０^−１２ｓｅｃ）である場合には、ジッター量Ｊは少なくとも１ｐｓ（１０^−１２ｓｅｃ＿ｒｍｓ）以下であることが要求され、ジッター量Ｊが１ｐｓ（ＲＭＳ値）よりも大きくなることを許容しない。ジッター量Ｊが１ｐｓよりも大きくなると、Δｔ＝１ｐｓというように高分解能にしたことが意味をなさなくなるからである。

また本実施形態では、クロック信号ＣＫ１、ＣＫ２の一方のクロック信号が、他方のクロック信号又は基準クロック信号（ＣＫＲ）に対して位相同期するタイミングと次に位相同期するタイミングの間の期間ＴＫにおける、一方のクロック信号のクロック数をＫとした場合に、Ｊ≧Δｔ／Ｋの関係が成り立つ。例えば図２５のＨ７は、Ｊ＝Δｔ／Ｋの関係が成り立つラインを示しており、これは図２４のＨ５に示すように分解能が主因で精度が劣化する領域に対応し、分解能に対するジッターの下限を示すものである。例えばＨ７は量子ウォークに対応するものである。このようにＪ≧Δｔ／Ｋとすれば、累積ジッターの振る舞いが量子ウォークと想定した場合にも対応できるようになり、ジッター特性が必要以上に良い発振子を選択しなくても済むようになる。

例えばクロック信号（ＣＫ１、ＣＫ２）の周波数をｆ（ｆ１、ｆ２）とし、期間ＴＫのクロック数をＫとした場合に、Ｋ＝１／（ｆ×Δｔ）が成り立つ。図８の例では、Ｎ＝１／（ｆ１×Δｔ）、Ｍ＝１／（ｆ２×Δｔ）が成り立つ。これは、期間ＴＫ（ＴＳ）毎に、一方のクロック信号と他方のクロック信号（ＣＫ１、ＣＫ２）の位相が１クロックサイクル分だけずれることを意味している。従って、Ｊ≧Δｔ／Ｋの関係式は、クロック信号の周波数ｆで表すと、Ｊ≧ｆ×Δｔ^２という関係式になる。

また本実施形態では、例えば（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）の関係が成り立つ。例えばクロック周波数が１００ＭＨｚである場合に、図２５のＨ１は、Ｊ＝Δｔ／Ｋ^１／２のラインに相当し、これはランダムウォークのラインに相当する。この場合に例えば図２５のＨ８に示す範囲であれば、図２４のＨ４に示すようにジッターが主因で精度が低下したり、Ｈ５に示すように分解能が主因で精度が低下しないようになる。（１／１０）×（Δｔ／Ｋ^１／２）≦Ｊ≦１０×（Δｔ／Ｋ^１／２）は、図２５のＨ８に示す範囲にあることを示すものであり、分解能とジッターの関係は、Ｈ８に示す範囲にあることが望ましい。Ｈ８の範囲の領域は、累積ジッターが精度を律速する領域と、分解能が精度を律速する領域の境の領域となるため、オーバスペックな発振子を用いなくても、高精度の時間デジタル変換を実現することが可能になる。

例えばランダムウォークと仮定すると、分解能と累積ジッター量が拮抗する関係式は、Ｊ＝Δｔ／Ｋ^１／２と表すことができる。そして、前述したように、Ｋ＝１／（ｆ×Δｔ）が成り立つ場合には、Ｊ＝Δｔ／Ｋ^１／２は、Ｊ＝（ｆ×Δｔ^３）^１／２という関係式になる。従って図２５のように、クロック信号の周波数ｆを１０ＭＨｚ〜１ＧＨｚの範囲とすると、（１０^７×Δｔ^３）^１／２≦Ｊ≦（１０^９×Δｔ^３）^１／２の関係が成り立つことになる。クロック信号の周波数ｆを１０ＫＨｚ〜１０ＧＨｚの範囲とすると、（１０^４×Δｔ^３）^１／２≦Ｊ≦（１０^１０×Δｔ^３）^１／２の関係が成り立つことになる。

８．物理量測定装置、電子機器、移動体
図２６に本実施形態の物理量測定装置４００の構成例を示す。物理量測定装置４００は、本実施形態の回路装置１０と、クロック信号ＣＫ１を生成するための発振子ＸＴＡＬ１（第１の発振子、第１の振動片）と、クロック信号ＣＫ２を生成するための発振子ＸＴＡＬ２（第２の発振子、第２の振動片）を含む。また物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容されるパッケージ４１０を含むことができる。パッケージ４１０は、例えばベース部４１２とリッド部４１４により構成される。ベース部４１２は、セラミック等の絶縁材料からなる例えば箱型等の部材であり、リッド部４１４は、ベース部４１２に接合される例えば平板状等の部材である。ベース部４１２の例えば底面には外部機器と接続するための外部接続端子（外部電極）が設けられている。ベース部４１２とリッド部４１４により形成される内部空間（キャビティー）に、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２が収容される。そしてリッド部４１４により密閉することで、回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２がパッケージ４１０内に気密に封止される。

回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２は、パッケージ４１０内に実装される。そして発振子ＸＴＡＬ１、ＸＴＡＬ２の端子と、回路装置１０（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。回路装置１０には、発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させるための発振回路１０１、１０２が設けられ、これらの発振回路１０１、１０２により発振子ＸＴＡＬ１、ＸＴＡＬ２を発振させることで、クロック信号ＣＫ１、ＣＫ２が生成される。

例えば前述の特許文献４の従来手法では、第１、第２の発振回路は第１、第２の水晶発振器に設けられており、回路装置は第１、第２の発振回路を内蔵していない。このため同期化回路１１０による第１、第２のクロック信号の位相同期を実現することはできない。また第１、第２の発振回路に共通する制御処理を、回路装置において実行することができないという不利点がある。

なお、物理量測定装置４００の構成としては種々の変形実施が可能である。例えばベース部４１２が、平板状の形状であり、リッド部４１４が、その内側に凹部が形成されるような形状であってもよい。またパッケージ４１０内での回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２の実装形態や配線接続などについても種々の変形実施が可能である。また発振子ＸＴＡＬ１、ＸＴＡＬ２は完全に別体に構成されている必要は無く、１つの部材に形成された第１、第２の発振領域であってもよい。また物理量測定装置４００（パッケージ４１０）に３つ以上の発振子を設けてもよい。この場合には回路装置１０に、それに対応する３つ以上の発振回路を設ければよい。

図２７に、本実施形態の回路装置１０を含む電子機器５００の構成例を示す。この電子機器５００は、本実施形態の回路装置１０、発振子ＸＴＡＬ１、ＸＴＡＬ２、処理部５２０を含む。また通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。回路装置１０と発振子ＸＴＡＬ１、ＸＴＡＬ２により物理量測定装置４００が構成される。なお電子機器５００は図２７の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計、血圧測定装置等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、印刷装置、投影装置、ロボット、携帯情報端末（スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。また処理部５２０は、物理量測定装置４００で測定された物理量情報を用いた種々の処理を行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２８に、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置１０（発振器）は、例えば、車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２８は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６（移動体）には、本実施形態の回路装置１０と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置に測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置１０や物理量測定装置が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（クロックサイクル指定情報等）と共に記載された用語（クロックサイクル指定値等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作や、時間デジタル変換処理、第１、第２の信号の生成処理、位相比較処理、位相同期処理等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＳＴＡ、ＳＴＰ…第１、第２の信号、ＣＫ１、ＣＫ２…第１、第２のクロック信号、
ＸＴＡＬ１、ＸＴＡＬ２、ＸＴＡＬ３…第１、第２、第３の発振子、
ｆ１、ｆ２…第１、第２のクロック周波数、Δｔ…分解能、
ＣＩＮ…クロックサイクル指定値（クロックサイクル指定情報）、
ＣＣＴ…クロックサイクル値、ＤＱ…デジタル値、ＴＤＦ…時間差、
ＴＲ…クロック間時間差、ＴＣＮＴ…カウント値、ＴＳ…測定期間、
ＴＭ、ＴＭＡ、ＴＭＢ…位相同期タイミング、
ＴＰ、ＴＰ１〜ＴＰ４…更新期間、Ｎ…クロック数、
ＯＳ１、ＯＳ２…発振信号、ＬＰ１、ＬＰ２…発振ループ、
１０…回路装置、２０…時間デジタル変換回路、２１、２２…位相検出器、３０…処理部、３２…信号出力部、４４…カウンター、
１０１、１０２、１０３…発振回路、１１０…同期化回路、
１１２…カウンター、１２０…ＰＬＬ回路、１２２、１２４…分周回路、
１２６…位相検出器、１２８…チャージポンプ回路、１３０…ＰＬＬ回路、
１３２、１３４…分周回路、１３６…位相検出器、１３８…チャージポンプ回路、
２０６…自動車（移動体）、２０７…車体、２０８…制御装置、２０９…車輪、
４００…物理量測定装置、４１０…パッケージ、４１２…ベース部、４１４…リッド部、５００…電子機器、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部

Claims (15)

1. 第１のクロック周波数の第１のクロック信号と、前記第１のクロック周波数とは異なる第２のクロック周波数の第２のクロック信号とが入力され、第１の信号と第２の信号の遷移タイミングの時間差をデジタル値に変換する時間デジタル変換回路と、
   前記第１のクロック信号と前記第２のクロック信号の位相を同期させる同期化回路と、
   を含み、
   前記時間デジタル変換回路は、
   前記第１のクロック信号と前記第２のクロック信号の位相同期タイミングの後、前記第１のクロック信号に基づいて前記第１の信号の信号レベルを遷移させ、前記第１の信号に対応して信号レベルが遷移する前記第２の信号と、前記第２のクロック信号との位相比較を行うことで、前記時間差に対応する前記デジタル値を求め、
   前記第１のクロック信号は、第１の発振子を用いて生成されるクロック信号であり、前記第２のクロック信号は、第２の発振子を用いて生成されるクロック信号であることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記位相同期タイミングの後、前記第１のクロック信号のクロックサイクル毎に、前記第１の信号の信号レベルを遷移させることを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第１の信号に対応して信号レベルが遷移する前記第２の信号と、前記第２のクロック信号との位相比較を、前記第１のクロック信号のクロックサイクル毎に行うことで、前記時間差に対応する前記デジタル値を求めることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記同期化回路は、
   前記第１のクロック信号と前記第２のクロック信号を前記位相同期タイミング毎に位相同期させることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記位相同期タイミングの後、前記第１のクロック信号に基づいて前記第１の信号の信号レベルが遷移し、前記第１の信号に対応して前記第２の信号の信号レベルが遷移する場合に、前記第２の信号と前記第２のクロック信号の位相の前後関係が入れ替わるタイミングを特定することで、前記時間差に対応する前記デジタル値を求めることを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第１のクロック周波数と前記第２のクロック周波数の周波数差に対応する分解能で時間デジタル変換を行うことを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記位相同期タイミングの後、第ｉのクロックサイクルでの前記第１のクロック信号と前記第２のクロック信号の遷移タイミングの時間差をクロック間時間差ＴＲ＝ｉ×Δｔとした場合に、分解能Δｔで時間デジタル変換を行うことを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記位相同期タイミングの後、第ｊのクロックサイクルにおいて、前記第２の信号と前記第２のクロック信号の位相の前後関係が入れ替わった場合に、クロック間時間差ＴＲ＝ｊ×Δｔに対応するデジタル値を、前記時間差に対応する前記デジタル値として求めることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記時間デジタル変換回路は、
   前記第１のクロック信号に基づいて、前記第１のクロック信号のクロックサイクル毎に前記第１の信号を出力する信号出力部を含むことを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記時間デジタル変換回路は、
    前記第２の信号と前記第２のクロック信号の位相比較結果の信号が第１の電圧レベルである場合には、カウント値が非更新となり、前記位相比較結果の信号が第２の電圧レベルである場合には、前記カウント値が更新されるカウンターを含み、前記カウンターの前記カウント値に基づいて、前記時間差に対応する前記デジタル値を求めることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項に記載の回路装置において、
    前記時間デジタル変換回路は、
    前記第２の信号及び前記第２のクロック信号の一方の信号に基づき他方の信号をサンプリングすることで、前記第２の信号と前記第２のクロック信号との位相比較を行うことを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載の回路装置において、
    前記同期化回路として、前記第１のクロック信号と基準クロック信号との位相同期を行う第１のＰＬＬ回路と、前記第２のクロック信号と前記基準クロック信号との位相同期を行う第２のＰＬＬ回路と、を含むことを特徴とする回路装置。
13. 請求項１乃至１２のいずれか一項に記載の回路装置と、
    前記第１のクロック信号を生成するための前記第１の発振子と、
    前記第２のクロック信号を生成するための前記第２の発振子と、
    を含むことを特徴とする物理量測定装置。
14. 請求項１乃至１２のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
15. 請求項１乃至１２のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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