以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.第1の構成例
上述したように、従来の位相差検出方式では信号の積分がセンサーで行われており、センサーの出力信号が位相差信号となっている。この方式は、例えば3次元計測等に利用されている。即ち、2次元センサーを用いて各画素での測距を行い、測定対象の3次元情報を取得する。
位相差検出方式は、送信信号と受信信号の位相差(時間差)を測定するので、一種の時間デジタル変換器と考えられる。しかしながら、送信信号を自発する必要があることや、センサーで位相差に変換していることから、時間デジタル変換器として用途が限られている。例えば、2つの信号経路の遅延差の測定や、PLLにおける位相差検出等に従来の位相差検出方式の時間デジタル変換器を適用することは困難である。
図1は、本実施形態の回路装置の第1の構成例である。回路装置100は、パルス信号生成部40(パルス信号生成回路)、積分処理部60(積分処理回路)、測定部30(測定回路)を含む。なお、本実施形態は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、図1では基準クロック信号RFCKがパルス信号生成部40に入力されているが、これに限定されず、基準クロック信号RFCKを位相又は周波数の基準として生成されたクロック信号がパルス信号生成部40に入力されてもよい。
図1の回路装置100は、入力信号SG1と基準クロック信号RFCKの位相差を検出し、入力信号SG1と基準クロック信号RFCKの遷移タイミングの時間差をデジタル値(時間差データTQ)に変換する時間デジタル変換回路である。
図2は、本実施形態における位相差(時間差)測定の手法を説明する図である。なお以下では、各信号の遷移タイミングが信号の立ち上がりエッジである場合を例に説明するが、信号の遷移タイミングはこれに限定されない。即ち、遷移タイミングは信号レベルが変化するタイミングであればよい。
パルス信号生成部40は、基準クロック信号RFCK及び入力信号SG1に基づいて、パルス信号PSG1を生成する。また、積分処理部60は、パルス信号PSG1に基づいて、基準クロック信号RFCKの立ち上がりエッジと入力信号SG1の立ち上がりエッジの間の位相差に対応する位相差信号PH1を生成する。測定部30は、位相差信号PH1から、基準クロック信号RFCKの立ち上がりエッジと入力信号SG1の立ち上がりエッジの間の位相差を求める。例えば、基準クロック信号RFCKの1周期を360度として、位相差が60度だったとする。測定部30は、位相差信号PH1から位相差60度を求め、その位相差60度を表すデジタル値を時間差データTQとして出力する。或いは、基準クロック信号RFCKの1周期をTRFとした場合に、位相差60度を時間差TDF=(60度/360度)×TRFに変換し、その時間差TDFを表す時間差データTQを出力する。
入力信号SG1としては種々の信号を想定できる。例えば、入力信号SG1は、TOF方式の測距センサーにおけるストップ信号であってもよい。この場合、基準クロック信号RFCKに基づいてスタート信号が生成され、そのスタート信号とストップ信号の間の時間を測定することになる。或いは、入力信号SG1は、基準信号(例えば基準クロック、時刻パルス等)に同期すべき信号(例えば、基準クロック又は時刻パルスに同期するタイミング信号、クロック信号等)であってもよい。この場合、基準信号が基準クロック信号RFCKに相当し、基準信号とそれに同期すべき信号との間の時間差を測定することになる。この例では、基準クロック信号RFCKと入力信号SG1の前後関係は決まっていない。例えば、基準クロック信号RFCKの遷移タイミング、入力信号SG1の遷移タイミングの順に入力された場合には正の値の位相差(時間差TDF)を出力し、入力信号SG1の遷移タイミング、基準クロック信号RFCKの遷移タイミングの順に入力された場合には負の値の位相差(時間差TDF)を出力する。
位相差信号PH1は、信号値が0度〜360度の位相差に対応した信号であり、例えば信号値と0度〜360度の位相差が1対1に対応する信号である。例えば、位相差信号は、位相差のサインとコサインの組み合わせ、又はそれらに類似した信号の組み合わせ(例えば図4のPHQ、PHI)である。なお、位相差信号はこれに限定されず、位相差信号から位相差を特定できる信号であればよい。
より具体的には、本実施形態では、パルス信号生成部40は、入力信号SG1に基づいて、基準クロック信号RFCKのパルス幅に対応するパルス幅のパルス信号PSG1を生成する。積分処理部60は、基準クロック信号RFCKとパルス信号PSG1とに基づく積分処理を行い、基準クロック信号RFCKと入力信号SG1の位相差を表す位相差信号PH1を生成する。
図3は、パルス信号生成部及び積分処理部の動作を説明するタイミングチャートである。
パルス信号生成部40は、入力信号SG1からパルス信号PSG1を生成する。入力信号SG1とパルス信号PSG1の立ち上がりエッジ(遷移タイミング)は、同じタイミングであり、パルス信号PSG1のパルス幅TPSは、基準クロック信号RFCKのパルス幅TH(ハイレベルの期間)と同じである。積分処理部60は、パルス信号PSG1がアクティブ(ハイレベル、第1の論理レベル)である積分期間において基準クロック信号RFCKを積分する。具体的には、積分期間において基準クロック信号RFCKがローレベルの期間TAMでは負の信号レベルを積分し、基準クロック信号RFCKがハイレベルの期間TAPでは正の信号レベルを積分し、その積分値PHI(信号)を出力する。積分される負の信号レベルと正の信号レベルは絶対値が同じ信号レベルである。また積分処理部60は、基準クロック信号RFCKと位相が90度異なるクロック信号RFCK’を積分期間において積分する。具体的には、積分期間においてクロック信号RFCK’がローレベルの期間TBMでは負の信号レベルを積分し、クロック信号RFCK’がハイレベルの期間TBPでは正の信号レベルを積分し、その積分値PHQ(信号)を出力する。積分処理部60は、積分値PHI、PHQを位相差信号PH1として出力する。
図4は、積分値の特性を示す図である。積分値が変化する範囲の上限を+VPとし、下限を−VPとする。積分値PHIは疑似的なコサイン波の特性を有する。具体的には、コサイン波と同位相の三角波であり、コサイン波の頂点(0度、180度、360度)とゼロクロス点(90度、270度)の間を直線補間(直線近似)した波形である。また積分値PHQは疑似的なサイン波の特性を有する。具体的には、サイン波と同位相の三角波であり、サイン波のゼロクロス点(0度、180度、360度)と頂点(90度、270度)の間を直線補間(直線近似)した波形である。サインとコサインの値に対して、0度〜360度の範囲で角度(位相差)を一意に決めることができるので、積分値PHI、PHQから位相差を決定できる。例えば、図4に示すように積分値(PHI,PHQ)=(−VP/2、+VP/2)の場合、位相差は135度と決定できる。
以上の本実施形態によれば、基準クロック信号RFCKのパルス幅に対応するパルス幅のパルス信号PSG1が生成される。これにより、パルス信号PSG1のパルス幅で規定される積分期間において基準クロック信号RFCKを積分する積分処理が可能となり、基準クロック信号RFCKと入力信号SG1の位相差に対応した積分値を位相差信号PH1として生成できるようになる。そして、このような手法で位相差検出することで、従来の位相差検出方式のようにTOF方式の測距センサーに限らず、種々の用途に適用可能な時間デジタル変換回路を実現できる。
また本実施形態では、パルス信号生成部40は遅延回路(図7の遅延回路41)を有する。回路装置100は、遅延回路の遅延時間を、基準クロック信号RFCKのパルス幅THに対応する遅延時間に設定する遅延制御回路(図7の遅延制御回路50)を含む。そして、遅延回路と遅延制御回路を含んでDLL(Delay Locked Loop)回路(図7のDLL回路130)が構成される。
このようにすれば、基準クロック信号RFCKのパルス幅THに対応する遅延時間に設定された遅延回路により、基準クロック信号RFCKのパルス幅THに対応するパルス幅TPSのパルス信号PSG1を生成できる。
また本実施形態では、回路装置100はセレクター(図7のセレクター15)を有する。セレクターは、パルス幅測定モードでは、遅延回路に基準クロック信号RFCKを出力し、位相差検出モードでは、パルス信号生成部40に入力信号SG1を出力する。
例えば、パルス幅測定モードは間欠的に設定される。即ち、パルス幅測定モードが設定される第1の期間と、位相差検出モードが設定される第2の期間が交互に繰り返され、第2の期間において位相差の検出(時間差の測定)が行われる。第2の期間は入力信号SG1の入力を待機する待機期間に相当する。この待機期間中に入力信号SG1が入力されると、位相差(時間差)が測定される。1つの第2の期間中に1回の測定が行われてもよいし、複数回の測定が行われてもよい。
このようにすれば、パルス幅測定モードにおいて遅延回路と遅延制御回路により遅延回路の遅延時間を設定できる。そして、位相差検出モードにおいてパルス信号生成部40が入力信号SG1に基づいてパルス信号PSG1を生成し、そのパルス信号PSG1に基づいて位相差を検出(時間差を測定)できる。
また本実施形態では、回路装置100は、基準クロック信号RFCKに基づいて、互いに位相が異なる第1〜第nのクロック信号(図12のクロック信号CKAI1、CKBI1、CKCI1)を生成するクロック信号生成部(図7のクロック信号生成部120)を含む。積分処理部60は、第1〜第nのクロック信号と入力信号SG1に基づく積分処理を行う第1〜第nの積分器(図11の積分器61〜63)を有する。
具体的には、第1〜第nのクロック信号の位相は、基準クロック信号RFCKを基準として360度/n刻みである。例えば、図12ではn=3であり、第1〜第3のクロック信号(CKAI1、CKBI1、CKCI1)の位相は360度/3=120度刻みである。なお、第1〜第3のクロック信号(CKAI1、CKBI1、CKCI1)と位相が90度異なるクロック信号(CKAQ1、CKBQ1、CKCQ1)、それらと位相が180度異なるクロック信号(CKAI2、CKBI2、CKCI2、CKAQ2、CKBQ2、CKCQ2)を加えると、360度/12=30度の多相クロックになっている。
このようにすれば、図13〜図15で後述するように、互いに位相が異なる第1〜第nの積分値の特性(PHAI1、PHBI1、PHCI1)が得られる。これにより、入力位相差に対して、位相が異なるn個の特性に基づくn個の積分値が得られる。積分処理は積分器の特性ばらつき等によって非線形性を有する可能性があり、それによって入力位相差と出力位相差の間に非線形性が生じる可能性がある。この点、本実施形態によれば、n個の積分値を例えば平均して位相差を求めることで、入力位相差と出力位相差の間の非線形性を低減できる。
また本実施形態では、測定部30は、第1〜第nの積分器(図11の積分器61〜63)の出力信号に基づいて、基準クロック信号RFCKと入力信号SG1との位相差を測定する。
このようにすれば、基準クロック信号RFCKと入力信号SG1との位相差に対して、位相が異なるn個の特性に基づくn個の積分値(第1〜第nの積分器の出力信号)が得られる。そして、このn個の積分値に基づいて位相差を測定することで、上述のように入力位相差と出力位相差の間の非線形性を低減できる。
また本実施形態では、クロック信号生成部は、第1〜第nのクロック信号の第iのクロック信号(iは1以上n以下の整数)として、基準クロック信号RFCKに対して位相が(i−1)×Δθ異なるクロック信号を生成する。第1〜第nの積分器の第iの積分器は、第iのクロック信号とパルス信号PSG1に基づく積分処理を行う。測定部30は、第1〜第nの積分器の出力信号に基づいて第1〜第nの位相差を求め、第1〜第nの位相差の平均処理を行って位相差を求める。
例えば、図12ではn=3であり、第1〜第3のクロック信号はCKAI1、CKBI1、CKCI1である。またΔθ=360度/3=120度である。第1のクロック信号CKAI1、第2のクロック信号CKBI1、第3のクロック信号CKCI1は、基準クロック信号RFCKに対して位相が0×120度=0度、1×120度=120度、2×120度=240度異なっている。測定部30は、第1〜第3の積分器(積分器61〜63)の出力信号(積分値PHAI1、PHBI1、PHCI1)に基づいて第1〜第3の位相差を求め、第1〜第3の位相差の平均処理を行って位相差を求める。
本実施形態によれば、位相が異なるn個の特性に基づくn個の積分値に基づいて第1〜第nの位相差が求められ、その第1〜第nの位相差の平均処理を行って位相差が求められる。このような平均処理によって、積分器のばらつきが平均化され、入力位相差と出力位相差の間の非線形性を低減できる。
また本実施形態では、クロック信号生成部は、基準クロック信号RFCKに基づいて、互いに位相が90度異なる第1相のクロック信号(図12のCKAI1)と第2相のクロック信号(図12のCKAQ1)を生成する。積分処理部60は、第1相のクロック信号と入力信号SG1に基づく積分処理を行う第1相用の積分器(図11の積分器61)と、第2相のクロック信号と入力信号SG1に基づく積分処理を行う第2相用の積分器(図11の積分器64)とを有する。測定部30(図16の補正処理部36)は、第1相用の積分器と第2相用の積分器の間のばらつきを補正する補正処理を行って、位相差を測定する。
具体的には、測定部30は、第1相用の積分器と第2相用の積分器の間のフルスケールばらつきを低減する補正、及び第1相用の積分器と第2相用の積分器の間のオフセットばらつきを低減する補正のうち、少なくとも一方を補正処理として行う。
図19、図20で後述するように、第1相用の積分器と第2相用の積分器の間のばらつきにより、入力位相差に対する出力位相差の線形性が低下する(非線形性が生じる)可能性がある。この点、本実施形態によれば、第1相用の積分器と第2相用の積分器の間のばらつきを補正する補正処理が行われるので、その補正処理後の積分値で位相差を求めることで、入力位相差に対する出力位相差の線形性を向上できる。
また本実施形態では、測定部30は、第2のセレクター(図16のセレクター31)と、A/D変換回路(図16のA/D変換回路32)と、処理部(図16の処理部33)と、を含む。第2のセレクターは、第1相用の積分器の出力信号と第2相用の積分器の出力信号のいずれかを選択する。A/D変換回路は、第2のセレクターからの信号(MXQ)をA/D変換し、A/D変換された第1相用の積分器の出力信号と第2相用の積分器の出力信号である位相差データ(ADQ)を出力する。処理部は、位相差データに対して補正処理を行い、補正処理後の位相差データに基づいて位相差を求める。
このようにすれば、第1相の積分器の出力信号及び第2相の積分器の出力信号を時分割にA/D変換できる。これにより、回路規模を節約できる。また、このようなA/D変換を行うことで、デジタル信号処理により積分器の出力信号(積分値)に基づいて位相差(時間差)を求めることができる。また、デジタル信号処理により補正処理を行うことで、積分器のばらつき補正を簡素な構成で実現できる。
2.第2の構成例
図5は、本実施形態の回路装置の第2の構成例である。図5の回路装置100は、第1の位相差信号出力部10、第2の位相差信号出力部20、測定部30、カウンター110を含む。なお、本実施形態は図5の構成に限定されず、その構成要素の一部(例えばカウンター110等)を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
第1の位相差信号出力部10は、パルス信号生成部40(第1のパルス信号生成部)、積分処理部60(第1の積分処理部)を含む。パルス信号生成部40は、入力信号SG1(第1の信号)に基づいて、基準クロック信号RFCKのパルス幅に対応するパルス幅のパルス信号PSG1(第1のパルス信号)を生成する。積分処理部60は、基準クロック信号RFCKとパルス信号PSG1とに基づく積分処理を行い、基準クロック信号RFCKと入力信号SG1の位相差を表す位相差信号PH1(第1の位相差信号)を生成する。
第2の位相差信号出力部20は、第2のパルス信号生成部70、第2の積分処理部80を含む。第2のパルス信号生成部70は、第2の信号SG2に基づいて、基準クロック信号RFCKのパルス幅に対応するパルス幅の第2のパルス信号PSG2を生成する。第2の積分処理部80は、基準クロック信号RFCKと第2のパルス信号PSG2とに基づく積分処理を行い、基準クロック信号RFCKと第2の信号SG2の位相差を表す第2の位相差信号PH2を生成する。
カウンター110は、入力信号SG1がアクティブになってから、第2の信号SG2がアクティブになるまでの基準クロック信号RFCKのクロック数をカウントする。そして、測定部30は、カウンター110のカウント値CNQと位相差信号PH1と第2の位相差信号PH2に基づいて、入力信号SG1と第2の信号SG2の時間差を測定する。
図6は、第2の構成例の回路装置の動作を説明するタイミングチャートである。カウンター110は、入力信号SG1がアクティブになったことを検出してカウント動作を開始し、第2の信号SG2がアクティブになったことを検出してカウント動作を停止する。図6の例では、入力信号SG1の立ち上がりエッジから第2の信号SG2の立ち上がりエッジまでの間に基準クロック信号RFCKが1クロック入力されるので、カウント値CNQ=1となる。
図6に示すように、入力信号SG1と基準クロック信号RFCKの位相差が60度と検出され、第2の信号SG2と基準クロック信号RFCKの位相差が270度と検出されたとする。この場合、測定部30は、入力信号SG1と第2の信号SG2の位相差を、−60度+(CNQ×360度)+270度と求める。図6ではCNQ=1なので、入力信号SG1と第2の信号SG2の位相差は570度となる。測定部30は、入力信号SG1と第2の信号SG2の位相差570度を表すデジタル値を時間差データTQとして出力する。或いは、基準クロック信号RFCKの1周期をTRFとした場合に、位相差570度を時間差TDF=(570度/360度)×TRFに変換し、その時間差TDFを表す時間差データTQを出力する。
第2の信号SG2が入力信号SG1よりも前に入力された場合には、カウンター110は、第2の信号SG2がアクティブになったことを検出してカウント動作を開始し、入力信号SG1がアクティブになったことを検出してカウント動作を停止する。この場合、カウント値CNQの符号を負にする。
本実施形態によれば、基準クロック信号RFCKと入力信号SG1(第1の信号)の位相差が検出され、基準クロック信号RFCKと第2の信号SG2の位相差が検出され、それらの位相差に基づいて、入力信号SG1と第2の信号SG2の遷移タイミングの時間差が測定される。これにより、入力信号SG1(例えばスタート信号)を時間デジタル変換回路が自発しない場合であっても、入力信号SG1と第2の信号SG2の遷移タイミングの時間差を測定できる。
また、従来の位相差検出方式ではセンサーで積分処理を行うため、ダイナミックレンジ(測定できる位相差や距離、時間のレンジ)を広げることが困難である。この点、本実施形態によれば、入力信号SG1(第1の信号)と第2の信号SG2の位相差が360度より大きい(時間差が基準クロック信号RFCKの1周期より大きい)場合であっても、位相差を検出できる。これにより、広いダイナミックレンジの測定が可能になる。
3.詳細な構成例
図7は、本実施形態の回路装置の詳細な構成例である。回路装置100は、位相差信号出力部10(位相差信号出力回路)、測定部30、クロック信号生成部120(クロック信号生成回路)を含む。なお、本実施形態は図7の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
クロック信号生成部120は、クロック信号MCK(マスタークロック信号)からクロック信号RFCK2、CKI、CKQを生成する。クロック信号RFCK2は、基準クロック信号RFCKの2倍の周波数を有するクロック信号である。クロック信号CKI、CKQは、基準クロック信号RFCKから位相がシフトされたクロック信号(多相クロック信号)である。クロック信号MCKは、基準クロック信号RFCKよりも周波数が高いクロック信号であり、回路装置100の内部で生成されるクロック信号、又は回路装置100の外部から供給されるクロック信号である。例えば、クロック信号生成部120は分周器等から構成される。
位相差信号出力部10は、セレクター15、DLL回路130、積分処理部60を含む。DLL回路130は、パルス信号生成部40、遅延制御回路50を含む。
セレクター15は、入力信号SG1とクロック信号RFCK2のいずれかを選択し、その選択した信号SLQ1を出力する。パルス信号生成部40は、遅延回路41を含み、パルス幅が遅延回路41の遅延時間で設定されるパルス信号PSG1を生成する。遅延制御回路50は、遅延回路41の遅延時間を制御する制御信号CT1を出力し、その遅延時間が基準クロック信号RFCKのパルス幅となるように制御する。例えば、遅延回路41は、複数の遅延素子が直列に接続された回路である。遅延素子は、例えばインバーターと、インバーターの出力に設けられた可変容量キャパシター(負荷容量)である。そして可変容量キャパシターの容量値が制御信号CT1により制御され、遅延回路41の遅延時間が制御される。遅延制御回路50は、遅延回路41の出力信号DLQ1とクロック信号RFCK2との位相差を検出して信号DT1を出力する位相差検出部51(位相差検出回路)と、信号DT1に基づいて制御信号CT1を出力する制御部52(制御回路)とを含む。積分処理部60は、パルス信号PSG1とクロック信号CKI、CKQに基づいて積分処理を行い、位相差信号PH1を出力する。
図8は、詳細な構成例の回路装置の動作を説明するフローチャートである。動作を開始すると測定部30(図16の処理部33)はパルス幅測定モードを設定する(S1)。パルス幅測定モードでは、位相差信号出力部10は、基準クロック信号RFCKのパルス幅を測定して遅延回路の遅延時間(遅延量)を設定(ロック)する。
図9は、パルス幅測定モードにおける位相差信号出力部の動作を説明する図である。なお、図9では動作に関わる構成要素を図示し、他の構成要素は図示を省略する。
パルス幅測定モードでは、セレクター15は、クロック信号RFCK2を選択し、信号SLQ1として出力する。遅延回路41は、信号SLQ1(=RFCK2)を遅延させた信号DLQ1を出力する。位相差検出部51は、クロック信号RFCK2と信号DLQ1の位相差を検出し、その検出された位相差を表す信号DT1を出力する。制御部52は、信号DT1に基づいて、クロック信号RFCK2と信号DLQ1の位相差がゼロとなるように制御信号CT1を生成する。クロック信号RFCK2の周波数は、基準クロック信号RFCKの周波数の2倍なので、遅延回路41の遅延時間は、基準クロック信号RFCKの半周期(基準クロック信号RFCKのデューティーが50%の場合において基準クロック信号RFCKのハイパルスの幅)にロックされる。
図8に示すように、測定部30は、基準クロック信号RFCKと入力信号SG1の位相差を検出する位相差検出モードを設定する(S2)。
図10は、位相差検出モードにおける位相差信号出力部の動作を説明する図である。なお、図10では動作に関わる構成要素を図示し、他の構成要素は図示を省略する。
パルス信号生成部40は、遅延回路41、ラッチ回路42、NOR回路43を含む。位相差検出モードでは、セレクター15は、入力信号SG1を選択し、信号SLQ1として出力する。ラッチ回路42は、信号SLQ1(=SG1)の立ち上がりエッジでハイレベルを取り込み、信号LQ1をローレベルからハイレベルに変化させ、信号LQB1(LQ1の論理反転信号)をハイレベルからローレベルに変化させる。遅延回路41は、制御信号CT1で設定される遅延時間で信号LQ1を遅延させ、信号DLQ1を出力する。制御信号CT1は、パルス幅測定モードで設定された値が維持されている。NOR回路43は、信号LQB1と信号DLQ1の否定論理和信号をパルス信号PSG1として出力する。制御信号CT1は、パルス幅測定モードで設定された値が維持されており、パルス信号PSG1のパルス幅は基準クロック信号RFCKのパルス幅と同じになる。積分処理部60は、パルス信号PSG1に基づいて積分処理を行い、位相差信号PH1を出力する。
図8に示すように、測定部30は、位相差検出モードにおいて出力される位相差信号PH1を位相差データにA/D変換する(S3)。次に、測定部30は、デジタル信号処理により位相差データから基準クロック信号RFCKと入力信号SG1の遷移タイミングの位相差(時間差)を求める(S4)。
4.積分処理部
図11は、積分処理部の詳細な構成例である。積分処理部60は、積分器61〜66(複数の積分器、第1〜第6の積分器)を含む。
クロック信号生成部120は、クロック信号CKAI、CKBI、CKCI、CKAQ、CKBQ、CKCQを生成し、積分器61、62、63、64、65、66に供給する。クロック信号CKAI、CKBI、CKCIは図7のクロック信号CKIに対応し、クロック信号CKAQ、CKBQ、CKCQは図7のクロック信号CKQに対応する。積分器61、62、63、64、65、66は、供給されるクロック信号とパルス信号PSG1に基づいて積分処理を行い、積分値PHAI1、PHBI1、PHCI1、PHAQ1、PHBQ1、PHCQ1を出力する。積分値PHAI1、PHBI1、PHCI1、PHAQ1、PHBQ1、PHCQ1は、図7の位相差信号PH1に対応する。
図12は、クロック信号生成部が生成するクロック信号のタイミングチャートである。
クロック信号CKAI、CKBI、CKCI、CKAQ、CKBQ、CKCQの各々は、位相が反転した(位相が180度異なる)2つのクロック信号の組み合わせである。例えば、クロック信号CKAIは、クロック信号CKAI1、CKAI2から構成される。そして、これら12個のクロック信号は、基準クロック信号RFCKに対して30度(=360度/12)ずつ位相がずれた多相クロック信号になっている。
具体的には、クロック信号CKAI1は基準クロック信号RFCKと同位相であり、クロック信号CKBI1、CKCI1は、基準クロック信号RFCKに対して位相が120度、240度だけ遅れている。クロック信号CKAQ1、CKBQ1、CKCQ1は、クロック信号CKAI1、CKBI1、CKCI1に対して位相が90度だけ遅れている。そしてクロック信号CKAI2、CKBI2、CKCI2、CKAQ2、CKBQ2、CKCQ2は、クロック信号CKAI1、CKBI1、CKCI1、CKAQ1、CKBQ1、CKCQ1に対して位相が反転されている(位相が180度異なっている)。
図13〜図15は、多相クロックによる積分処理の積分値の特性を示す図である。横軸の位相差は、基準クロック信号RFCKと入力信号SG1の位相差である。図12で説明したように、基準クロック信号RFCKを基準としてクロック信号CKAI、CKBI、CKCIの位相は0度、120度、240度になっている。そのため、図13〜図15に示すように、積分値PHAI1の特性に対して、積分値PHBI1、PHCI1の特性は120度、240度ずれている。同様に、積分値PHAQ1の特性に対して、積分値PHBQ1、PHCQ1の特性は120度、240度ずれている。
測定部30は、積分値PHAI1、PHAQ1から第1の位相差を求め、積分値PHBI1、PHBQ1から第2の位相差を求め、積分値PHCI1、PHCQ1から第3の位相差を求める。そして、第1〜第3の位相差の平均値を、入力信号SG1と基準クロック信号RFCKの位相差として求める。
理想的には、積分値PHAI1、PHAQ1の組だけでも、入力位相差に対して線形な特性の出力位相差が得られる。入力位相差は、入力された基準クロック信号RFCKと入力信号SG1の位相差であり、出力位相差は、積分処理に基づく位相差である。しかしながら、積分器の誤差(例えば積分値のフルスケール誤差やオフセット等)によって、入力位相差と出力位相差が線形にならない可能性がある。
この点、本実施形態では、位相を異ならせた多相クロックで積分処理を行って複数の位相差(第1〜第3の位相差)を求め、その複数の位相差を平均するので、入力位相差と出力位相差の間の非線形性を平均化できる。例えば、入力位相差が180度の場合、図13において積分値PHAI1の特性が−VPで折り返す点になっている。このような特性が折り返す点では非線形性が出やすくなる。しかし、図14、図15では、位相差180度における積分値PHBI1、PHCI1の特性は直線になっている。このため、第1〜第3の位相差を平均することで、非線形性を低減できる。
5.測定部
図16は、測定部の詳細な構成例である。測定部30は、セレクター31(マルチプレクサー)、A/D変換回路32、処理部33(デジタル信号処理部、処理回路、ロジック回路)を含む。
セレクター31には、位相差信号出力部10から積分値PHAI1、PHAQ1、PHBI1、PHBQ1、PHCI1、PHCQ1が入力される。セレクター31は、これらの信号を1つずつ時分割に選択し、その選択した信号を信号MXQとして出力する。A/D変換回路32は、信号MXQとして入力される積分値PHAI1、PHAQ1、PHBI1、PHBQ1、PHCI1、PHCQ1を時分割にA/D変換し、そのA/D変換された積分値(積分データ)をデータADQとして出力する。処理部33は、デジタル信号処理により、データADQに基づいて時間差データTQを求める。
具体的には、処理部33は、位相差算出部34と補正処理部36を含む。補正処理部36は、積分器のばらつき補正を補正する補正処理を、A/D変換された積分値PHAI1、PHAQ1、PHBI1、PHBQ1、PHCI1、PHCQ1に対して行う。この補正処理は、図19〜図21で後述する。位相差算出部34は、補正処理された積分値PHAI1、PHAQ1から第1の位相差を求め、補正処理された積分値PHBI1、PHBQ1から第2の位相差を求め、補正処理された積分値PHCI1、PHCQ1から第3の位相差を求める。位相差算出部34は、第1〜第3の位相差を平均して、入力信号SG1と基準クロック信号RFCKの位相差を求める。処理部33は、その位相差に基づいて時間差データTQを出力する。位相差を時間差に変換する手法は、図2等で説明した手法と同様である。
6.積分器
図17は、積分器の詳細な構成例である。また図18は、積分器の動作を説明するタイミングチャートである。なお、ここでは図11の積分器61を例に説明するが、他の積分器(図11の積分器62〜66)も同様の構成である。
図17に示すように、積分器61は、積分信号生成部GIS、電流生成部IGEN、積分部CINTを含む。
積分信号生成部GISは、パルス信号PSG1とクロック信号CKAI(CKAI1、CKAI2)から積分信号INCKA、INCKBを生成する。図18に示すように、パルス信号PSG1とクロック信号CKAI1の論理積を積分信号INCKAとして出力し、パルス信号PSG1とクロック信号CKAI2の論理積を積分信号INCKBとして出力する。
電流生成部IGENは、積分信号INCKA、INCKBに基づいて電流IP、INを生成し、その電流IP、INを積分部CINTの入力ノードNINP、NINNに供給する。具体的には、積分信号INCKAがハイレベル(アクティブ)であり、積分信号INCKBがローレベル(非アクティブ)である場合には、スイッチ素子SWA1、SWA2がオンになり、スイッチ素子SWB1、SWB2がオフになる。そして、電流源IBBから一定電流値の負電流が電流IPとしてノードNINPに供給され、電流源IBAから一定電流値の正電流が電流INとしてノードNINNに供給され、IP−IN<0となる。一方、積分信号INCKAがローレベル(非アクティブ)であり、積分信号INCKBがハイレベル(アクティブ)である場合には、スイッチ素子SWA1、SWA2がオフになり、スイッチ素子SWB1、SWB2がオンになる。そして、電流源IBAから一定電流値の正電流が電流IPとしてノードNINPに供給され、電流源IBBから一定電流値の負電流が電流INとしてノードNINNに供給され、IP−IN>0となる。
積分部CINTは、差動入力された電流IP、INを積分し、その積分値を電圧VOUT、VOUTNとして差動出力する。即ち、電流IP、INにより供給される電荷を電圧VOUTP、VOUTNに変換する電荷電圧変換を行う。積分部CINTは、負の入力電荷を正の電圧に変換する反転増幅を行う。即ち、積分信号INCKAがハイレベルであり、積分信号INCKBがローレベルである場合、上述のようにIP−IN<0なので、図18に示すようにVOUTP−VOUTNが増加する方向に電圧VOUTP、VOUTNが変化する。一方、積分信号INCKAがローレベルであり、積分信号INCKBがハイレベルである場合、上述のようにIP−IN>0なので、図18に示すようにVOUTP−VOUTNが減少する方向に電圧VOUTP、VOUTNが変化する。このようにしてパルス信号PSG1が積分値PHAI1に変換され、図13に示す積分値PHAI1の特性が得られる。
積分部CINTにおいて、制御信号APCK(クロック信号)がローレベル(非アクティブ)であり、制御信号APCKの論理反転信号である制御信号XAPCK(クロック信号)がハイレベル(アクティブ)である場合、スイッチ素子SWP1〜SWP4がオフになり、スイッチ素子SWP5〜SWP8がオンになる。この場合、キャパシターCP1〜CP4、アンプ回路AMPにより差動の積分回路(差動の電荷電圧変換回路)が構成され、上述の積分動作が行われる。一方、制御信号APCKがハイレベル(アクティブ)であり、制御信号XAPCKがローレベル(非アクティブ)である場合、スイッチ素子SWP1〜SWP4がオンになり、スイッチ素子SWP5〜SWP8がオフになる。この場合、入力ノードNINP、NINNがコモン電圧VCMに設定され、入力電荷がリセットされ、電圧VOUTP、VOUTNがコモン電圧VCMにリセットされる。
7.積分器のばらつき補正
図19は、積分器間における積分値の特性のばらつきを説明する図である。図20は、入力位相差に対する出力位相差の特性例である。
図19に示すように、積分値PHAQ1の変化範囲の上限が+VPであり、下限が−VPであるとする。即ち、積分値PHAQ1のフルスケール(出力フルスケール)が2VPであるとする。このとき、積分値PHAI1’のように、積分値PHAI1も同一のフルスケール2VPであることが理想である。この理想の場合には、図20の特性CHAのように、入力位相差に対して出力位相差が線形な特性となる。
しかしながら、図19に示す積分値PHAI1”のように、積分値PHAI1のフルスケールが2VP’≠2VPとなる可能性がある。例えば、図17において電流源IBA、IBBが出力する電流の大きさが積分器間でばらつくことで、積分器間でのフルスケールのばらつきが生じる。このようなフルスケールのばらつきが生じた場合、図20の特性CHA’のように、入力位相差に対して出力位相差が非線形な特性となる。
またフルスケールのばらつきだけでなく、オフセットのばらつきが生じる可能性がある。オフセットのばらつきによっても、入力位相差に対して出力位相差が非線形な特性となる可能性がある。
図21は、積分器のばらつき補正を説明する図である。なお、図21では参考にパルス信号PSG1を図示しているが、ばらつき補正時にはパルス信号PSG1は積分器に供給されなくてよい。
図21に示すように、回路装置100は各積分器について上限測定、下限測定、オフセット測定を行う。これらの測定は、基準クロック信号RFCKと入力信号SG1の位相差(時間差)を測定する前に行っておく。例えば回路装置100の電源投入時などに行う。
上限測定時には、積分信号生成部GISが、パルス信号PSG1と同じパルス幅でハイレベルになる積分信号INCKAを出力し、ローレベルの積分信号INCKBを出力する。これは積分値の上限を測定することに相当するので、例えば図19では+VP’が積分値として得られる。下限測定時には、積分信号生成部GISが、ローレベルの積分信号INCKAを出力し、パルス信号PSG1と同じパルス幅でハイレベルになる積分信号INCKBを出力する。これは積分値の下限を測定することに相当するので、例えば図19では−VP’が積分値として得られる。オフセット測定時には、積分信号生成部GISが、ローレベルの積分信号INCKA、INCKBを出力する。これは積分値のオフセットを測定することに相当するので、例えば図19では0が積分値として得られる。
上記の測定で得られた積分値の上限をIMAXとし、下限をIMINとし、オフセットをIOFとし、フルスケールの期待値をFLSとする。また、基準クロック信号RFCKと入力信号SG1の時間差を測定した際に得られた積分値をMESとする。測定部30の処理部33は、補正された積分値MES’を例えばMES’=(FLS/(IMAX−IMIN))×(MES−IOF)により求める。例えば図19の例ではMES’=(VP/VP’)×MESとなる。このような補正を、各積分器について行う。そして、この補正された積分値に基づいて位相差を求め、その位相差に基づいて時間差を求める。
なお、オフセット測定を行わず、上限と下限の測定値で積分値を補正してもよい。この場合、MES’=(FLS/(IMAX−IMIN))×MESである。
8.PLLへの適用例
図22は、本実施形態の手法をPLL(Phase Locked Loop)に適用した場合の回路装置の構成例である。図22の回路装置100は、位相比較部260(位相比較回路)、処理部250(処理回路)、デジタル制御発振器230、分周器240を含む。
位相比較部260は、図1、図7等で説明したパルス信号生成部40、積分処理部60、測定部30を含む。位相比較部260には、基準クロック信号CKINと分周クロック信号CKDVが入力される。基準クロック信号CKINは図7のマスタークロック信号MCKとしてクロック信号生成部120に入力される。また分周クロック信号CKDVは入力信号SG1としてパルス信号生成部40に入力される。位相比較部260は、基準クロック信号RFCK(CKIN)と分周クロック信号CKDVの位相差を検出し、その位相差に対応した時間差データTQを出力する。
処理部250は、時間差データTQに基づいて発振制御データCTDを生成する。発振制御データCTDの値は、基準クロック信号RFCK(CKIN)と分周クロック信号CKDVの位相差をゼロにする(ゼロに近づける)ように制御される。
デジタル制御発振器230は、発振制御データCTDに対応する発振周波数のクロック信号CKOUTを生成する。例えば、デジタル制御発振器230は、発振制御データCTDに対応する発振周波数で振動子を発振させる発振器である。例えば、デジタル制御発振器230は、発振制御データCTDをD/A変換するD/A変換回路と、そのD/A変換回路の出力電圧(制御電圧)に対応した発振周波数で発振する電圧制御発振器と、を含む。
分周器240は、デジタル制御発振器230が生成したクロック信号CKOUTを所定の分周比で分周し、その分周クロック信号CKDVを位相比較部260に帰還させる。
9.物理量測定装置、電子機器、移動体
図23は、本実施形態の回路装置を含む物理量測定装置の構成例である。物理量測定装置200は、信号供給部210(信号供給回路)、回路装置100、処理部220(処理回路、処理装置)を含む。なお、本実施形態は図23の構成に限定されず、その構成要素の一部(例えば信号供給部)を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
図23の物理量測定装置200は、時間デジタル変換の結果に基づいて種々の物理量を測定する装置である。例えば、測定される物理量は時間や距離等であるが、これらに限定されない。
信号供給部210は、回路装置100から基準クロック信号RFCKが入力され、回路装置100に入力信号SG1を供給する。基準クロック信号RFCKは例えば図7のクロック信号生成部120が生成する。例えば物理量測定装置200が測距センサーである場合、信号供給部210は、発光部、受光部、制御部を含む。そして、制御部が基準クロック信号RFCKに基づいて送信信号を生成し、その送信信号により発光部を発光させる。また制御部は、受光部からの受光信号を波形成形して受信信号を生成し、その受信信号を入力信号SG1として回路装置100に供給する。
回路装置100は、基準クロック信号RFCKと入力信号SG1の遷移タイミングの時間差を測定し、時間差データTQを出力する。処理部220は、時間差データTQに基づいて種々のデジタル信号処理を行う。例えば、処理部220は、時間差データTQを物理量に変換する処理を行い、その物理量のデータを出力する。
なお、本実施形態の回路装置を含む物理量測定装置の構成は図23に限定されない。例えば、物理量測定装置は、図22のPLLを含み、そのPLLが出力するクロック信号CKOUTに基づいて動作して物理量を測定する物理量測定回路を含んでもよい。
図24は、本実施形態の回路装置を含む電子機器の構成例である。電子機器300は、回路装置100、アンテナANT、通信部510(通信装置)、処理部520(処理装置)を含む。また操作部530(操作装置)、表示部540(表示装置)、記憶部550(メモリー)を含むことができる。例えば回路装置100と処理部520により物理量測定装置が構成される。或いは、回路装置100が図22のようなPLLを含んでもよい。なお電子機器300は図24の構成に限定されず、これらの一部の構成要素(例えばアンテナANT、通信部510等)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図24の電子機器300としては、例えば、ECU(Electronic Control Unit)等の車載の電子装置や、医療用又は工業用の超音波検査装置等の超音波測定装置や、電波や超音波を用いたレーダーを想定できる。また、電子機器300として、ゲーム装置や、デジタルカメラ又はビデオカメラ等の映像機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートPC又はタブレットPC等の携帯情報端末(移動端末)や、コンテンツを配信するコンテンツ提供端末や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。
通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520は、電子機器300の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理を行う。例えば、回路装置100が時間差データを出力し、処理部520が時間差データを用いたデジタル処理を行う。或いは、回路装置100がPLLによりクロック信号を出力し、そのクロック信号に基づいて電子機器300の各部が動作してもよい。処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部530は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。なお操作部530としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部530及び表示部540の機能を兼ねることになる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。
図25は、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置100(物理量測定装置、PLL)は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図25は移動体の具体例としての自動車206を概略的に示している。例えば、自動車206には、本実施形態の回路装置100を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置により生成された物理量に基づいて動作する。例えば、制御装置208は、自動車206と物体との距離に応じて運転アシスト制御や自動運転制御を行うECUであってもよい。或いは、自動車206には、図22のようなPLLを含む回路装置100が組み込まれる。制御装置208は、PLLが出力するクロック信号に基づいて種々の制御を行う。なお本実施形態の回路装置や物理量測定装置が組み込まれる機器は、このような制御装置208には限定されず、自動車206等の移動体に設けられる種々の機器(車載機器)に組み込むことが可能である。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。