JP2019027843A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents

Abstract

【課題】対象信号の遷移タイミングを高精度に検出することが可能な回路装置、物理量測定装置、電子機器及び移動体等を提供すること。
【解決手段】回路装置１０は、対象信号（ＳＴＰ）が入力されるアナログフロントエンド回路（ＡＦＥ回路３０）と、アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路２０と、を含む。アナログフロントエンド回路は、対象信号の電圧レベルとしきい値電圧Ｖｔｈ１〜Ｖｔｈ４との間の比較を行い、比較結果信号（ＳＴＰ１〜ＳＴＰ４）を出力する比較回路ＣＰ１〜ＣＰ４を有する。処理回路２０は、比較結果信号（ＳＴＰ１〜ＳＴＰ４）とアナログフロントエンド回路の遅延時間情報とに基づいて、対象信号の遷移タイミングを求める。
【選択図】 図２

Description

本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。

従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。例えば、ＴＯＦ（Time Of Flight）の手法を用いて距離計測を行うレーザーレーダー等に時間デジタル変換回路が用いられている。レーザーレーダーでは、所与の発光タイミングでレーザーを発光させて目標に照射し、その目標から反射したレーザー光を受光し、発光タイミングを示す発光信号と受光信号との間の時間差に基づいて目標までの距離を計測する。

このようなレーザーレーダーの従来例は、例えば特許文献１に開示されている。特許文献１の従来技術では、目標から反射したレーザー光の受光信号の信号レベルを時系列にＡ／Ｄ変換し、その時系列にＡ／Ｄ変換された信号レベルに対して移動平均処理やピーク検出処理を行い、その処理の結果に基づいて目標までの距離を検出している。この従来技術では、受光信号を時系列にＡ／Ｄ変換するために、非常に高速なサンプリングレート（２ＧＨｚ）のＡ／Ｄ変換器を用いている。

特開２０１０−２８６３０７号公報

時間を高精度に計測するために、対象信号の遷移タイミングを高精度に検出するという要求がある。例えば、時間デジタル変換が高性能（例えば高分解能や低測定ばらつき等）になると、遷移タイミングの検出誤差が時間計測の誤差に影響を与えるおそれがある。

上述の距離計測では、対象信号である受光信号の遷移タイミングを高精度に検出することで、距離計測を高精度化することが可能である。特許文献１の従来技術では、非常に高速なサンプリングレートのＡ／Ｄ変換器を用いて受光信号をＡ／Ｄ変換することで、高精度化を図っている。しかしながら、高速なサンプリングレートのＡ／Ｄ変換器は高価であり、コストの上昇を招く。

本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、対象信号が入力されるアナログフロントエンド回路と、前記アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路と、を含み、前記アナログフロントエンド回路は、前記対象信号の電圧レベルと第１〜第ｎのしきい値電圧との間の比較を行い、第１〜第ｎの比較結果信号を出力する第１〜第ｎの比較回路（ｎは２以上の整数）を有し、前記処理回路は、前記第１〜第ｎの比較結果信号と前記アナログフロントエンド回路の遅延時間情報とに基づいて、前記対象信号の遷移タイミングを求める回路装置に関係する。

本発明の一態様によれば、対象信号と第１〜第ｎのしきい値電圧との間の比較により得られた比較結果信号に基づいて対象信号の遷移タイミングを求めることができる。この比較結果信号から対象信号の電圧レベルの時間変化の情報を得ることが可能となり、対象信号の遷移タイミングの検出精度を高めることができる。また本発明の一態様によれば、アナログフロントエンド回路の遅延時間情報に基づいて対象信号の遷移タイミングを求めることで、アナログフロントエンド回路における信号の遅延時間を補正することが可能になる。これにより、対象信号の遷移タイミングの検出精度を更に高めることができる。このようにして、例えば高速なサンプリングレートのＡ／Ｄ変換器によらなくても、対象信号の遷移タイミングを高精度に検出することが可能になる。

また本発明の一態様では、前記処理回路は、前記第１〜第ｎの比較結果信号に基づいて、前記対象信号についての時間に対する電圧変化の特性を表す時間電圧特性情報を求め、前記時間電圧特性情報に基づいて前記遅延時間情報を求めてもよい。

対象信号の波形は、対象信号の取得条件に応じて変化するので、アナログフロントエンド回路に入力される対象信号は種々の時間電圧特性を有する。このように対象信号の時間電圧特性が変化すると、アナログフロントエンド回路における信号の遅延時間が変化するおそれがある。本発明の一態様によれば、第１〜第ｎの比較結果信号に基づいて対象信号の時間電圧特性情報を求めることができる。そして、その時間電圧特性情報に基づいて遅延時間情報を求めることで、対象信号の遷移タイミングを求める際の遅延時間の補正を高精度化できる。

また本発明の一態様では、前記アナログフロントエンド回路は、少なくとも１つの前記第１〜第ｎの比較結果信号の遷移タイミングにおける前記対象信号の電圧レベルに基づく測定電圧を測定する測定回路を有し、前記処理回路は、前記測定電圧に基づいて前記遅延時間情報を求めてもよい。

対象信号の電圧レベルが第１〜第ｎのしきい値電圧を越えたタイミングと、第１〜第ｎの比較結果信号が遷移するタイミングとの間には遅延がある。このため、比較結果信号が遷移するタイミングでは、対象信号の電圧レベルは第１〜第ｎのしきい値電圧と異なっている。本発明の一態様によれば、少なくとも１つの比較結果信号の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定することで、上記遅延の情報を取得できる。そして、その測定電圧に基づいて遅延時間情報を求めることで、第１〜第ｎの比較回路における遅延時間に対応した遅延時間情報を求めることが可能になる。

また本発明の一態様では、前記測定回路は、第ｉの比較結果信号（ｉは１以上ｎ以下の整数）の遷移タイミングにおける前記対象信号の電圧レベルをサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされた電圧レベルと、第ｉのしきい値電圧とが入力され、前記サンプリング回路によりサンプリングされた電圧レベルと前記第ｉのしきい値電圧の差分電圧を前記測定電圧としてＡ／Ｄ変換するＡ／Ｄ変換回路と、を有してもよい。

このようにすれば、第ｉの比較結果信号の遷移タイミングにおける対象信号の電圧レベルがサンプリングされ、そのサンプリングされた電圧レベルと、第ｉのしきい値電圧との差分電圧が測定電圧としてＡ／Ｄ変換される。これにより、比較回路の比較結果信号の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定できるようになる。

また本発明の一態様では、前記測定回路は、前記第１〜第ｎの比較結果信号のうちいずれかを前記第ｉの比較結果信号として選択するセレクターを有してもよい。

このようにすれば、第１〜第ｎの比較結果信号のうちの少なくとも１つの比較結果信号の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。具体的には、第ｉの比較結果信号の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。

また本発明の一態様では、第ｊの比較回路（ｊは１以上ｎ以下の整数）は、初期化期間において第ｊのしきい値電圧が一端に入力され、比較期間において前記対象信号が前記一端に入力されるキャパシターと、前記キャパシターの他端に接続される増幅回路と、を有してもよい。

このようにすれば、初期化期間においてキャパシターの一端に第ｊのしきい値電圧が入力されることで、第ｊのしきい値電圧を基準とする電位差をキャパシターに保持させることが可能になる。そして、比較期間においてキャパシターの一端に対象信号が入力されることで、キャパシターの両端の電位差が保持されたまま対象信号の電圧レベルの変化にともなってキャパシターの他端の電圧を変化させることができるようになる。そして、このキャパシターの他端の電圧が増幅回路に入力され、その増幅回路の出力に基づいて比較結果信号を出力できるようになる。

また本発明の一態様では、前記増幅回路は、インバーターと、前記初期化期間において前記インバーターの出力と入力を接続し、前記比較期間において前記インバーターの出力と入力を非接続にするスイッチと、を有してもよい。

このようにすれば、初期化期間においてインバーターの出力と入力が接続されることで、キャパシターの他端がインバーターのしきい値電圧になる。これにより、第ｊのしきい値電圧とインバーターのしきい値電圧の差分が、キャパシターの両端の電位差として保持される。そして、比較期間においてインバーターの出力と入力が非接続になることで、インバーターが、キャパシターの他端の電圧とインバーターのしきい値電圧との差に基づく論理レベルを出力できるようになる。これにより、対象信号の電圧レベルが第ｊのしきい値電圧を越えるタイミングを検出して、その検出結果を比較結果信号として出力できる。

また本発明の一態様では、前記アナログフロントエンド回路は、第１の信号としきい値電圧とを比較する第１の信号用比較回路を有し、前記処理回路は、前記第１の信号用比較回路からの出力信号と前記第１〜第ｎの比較結果信号との間の遷移タイミングの時間差をデジタル値に変換して第１〜第ｎの時間デジタル変換値を出力する第１〜第ｎの時間デジタル変換回路と、前記第１〜第ｎの時間デジタル変換値と前記遅延時間情報とに基づいて、前記第１の信号と前記対象信号である第２の信号との間の遷移タイミングの時間差を求める演算回路と、を有してもよい。

このようにすれば、第１〜第ｎの時間デジタル変換値に基づいて、アナログフロントエンド回路における信号の遅延を考慮しない場合の第１の信号と第２の信号の間の遷移タイミングの時間差を求めることが可能になる。また、遅延時間情報に基づいて、上記遅延を考慮しない場合の時間差を補正することが可能になる。なお、演算の順序はこれに限定されない。即ち、遅延を考慮しない場合の時間差の演算と、それを補正する演算とを別の演算として行う場合に限定されない。

また本発明の一態様では、第ｋの時間デジタル変換値をｔｋ（ｋは１以上ｎ以下の整数）とし、第ｍの時間デジタル変換値をｔｍ（ｍは１以上ｎ以下でｍ≠ｋの整数）とし、第ｋのしきい値電圧をＶｔｈｋとし、第ｍのしきい値電圧をＶｔｈｍとし、第ｍの比較結果信号の遷移タイミングにおける前記対象信号の前記電圧レベルをＶｓｍｐとしたとき、前記アナログフロントエンド回路は、Ｖｏｓ＝Ｖｓｍｐ−Ｖｔｈｍを測定する測定回路を有し、前記遅延時間情報は、ｔｃ＝Ｖｏｓ×（ｔｍ−ｔｋ）／（Ｖｔｈｍ−Ｖｔｈｋ）であり、前記演算回路は、ｔ０＝（Ｖｔｈｍ×ｔｋ−Ｖｔｈｋ×ｔｍ）／（Ｖｔｈｍ−Ｖｔｈｋ）−ｔｃを前記対象信号の遷移タイミングとして求めてもよい。

このようにすれば、対象信号の電圧レベルの時間変化の傾きが、第ｋ、第ｍの時間デジタル変換値ｔｋ、ｔｍから（ｔｍ−ｔｋ）／（Ｖｔｈｍ−Ｖｔｈｋ）により求められ、その傾きと測定電圧Ｖｏｓから遅延時間情報としてｔｃが求められる。また、アナログフロントエンド回路における遅延を考慮しない場合の対象信号の遷移タイミングが、第ｋ、第ｍの時間デジタル変換値ｔｋ、ｔｍから（Ｖｔｈｍ×ｔｋ−Ｖｔｈｋ×ｔｍ）／（Ｖｔｈｍ−Ｖｔｈｋ）により求められる。そして、その遷移タイミングからｔｃを減算することで、遅延が補正された対象信号の遷移タイミングを求めることが可能となる。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む物理量測定装置に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置及び物理量測定装置の第１の構成例。 ＡＦＥ回路及び処理回路の詳細な構成例。 本実施形態における時間差のデジタル値の演算処理を説明する図。 本実施形態における時間差のデジタル値の演算処理を説明する図。 １つのしきい値電圧を用いて対象信号の遷移タイミングを検出した場合の説明図。 １つのしきい値電圧を用いて対象信号の遷移タイミングを検出した場合の説明図。 ＡＦＥ回路の第２の詳細な構成例。 比較回路の詳細な構成例。 ＡＦＥ回路の動作を説明するタイミングチャート。 本実施形態の回路装置及び物理量測定装置の第２の構成例。 信号ＳＴＡと信号ＳＴＰの関係を示す図。 本実施形態の時間デジタル変換手法を説明する信号波形図。 本実施形態の時間デジタル変換の具体方式の一例。 時間デジタル変換回路の第１の変形例。 時間デジタル変換回路の第２の変形例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．物理量測定装置、回路装置
図１は、本実施形態の回路装置、及びその回路装置を含む物理量測定装置の第１の構成例である。物理量測定装置４００は、回路装置１０、処理装置４１０、発光部４２０（光源、発光装置）、受光部４３０（受光センサー、受光装置）、ローパスフィルター４４０、４５０を含む。回路装置１０は、ＡＦＥ回路３０（アナログフロントエンド回路）、処理回路２０（時間デジタル変換回路）を含む。回路装置１０は、例えば集積回路装置（半導体回路装置）により実現される。なお、物理量測定装置及び回路装置は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、物理量測定装置は、発光部及び受光部ではなく超音波プローブを含む超音波測定装置であってもよい。また、物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

処理装置４１０は、発光を指示する制御信号ＬＤＣＴと、発光タイミングを表す発光パルス信号ＰＳＴＡ（広義には発光信号）とを出力する。パルス信号ＰＳＴＡと制御信号ＬＤＣＴは同一の信号であってもよい。処理装置４１０は、例えばＭＰＵ（Micro Processing Unit）やＣＰＵ（Central Processing Unit）等のプロセッサー、或いはＥＣＵ（Electronic Control Unit）等の制御装置である。

発光部４２０は、制御信号ＬＤＣＴを受けて、光パルス（広義には光）を出力する。発光部４２０は、例えば光源と、その光源を駆動する駆動回路とを含む。光源は、例えばレーザー光源等である。なお駆動回路は処理装置４１０に含まれてもよい。受光部４３０は、測定対象（目標）から反射した光パルスを光電変換して受光パルス信号ＰＳＴＰ（広義には受光信号）を出力する。受光部４３０は、例えばフォトダイオードやフォトトランジスター等の受光センサーである。

ローパスフィルター４４０は、発光パルス信号ＰＳＴＡを平滑化（ノイズ低減、ローパスフィルター処理）して、処理後の信号を第１の信号ＳＴＡ（スタート信号）として出力する。ローパスフィルター４５０は、受光パルス信号ＰＳＴＰを平滑化（ノイズ低減、ローパスフィルター処理）して、処理後の信号を第２の信号ＳＴＰ（ストップ信号）として出力する。ローパスフィルター４４０、４５０は、例えばキャパシターと抵抗で構成されるパッシブローパスフィルターである。なお、ローパスフィルター４４０、４５０が回路装置１０に内蔵されてもよい。

ＡＦＥ回路３０は、第１の信号ＳＴＡの電圧レベルとしきい値電圧とを比較し、第１の信号ＳＴＡの電圧レベルがしきい値電圧を超えたタイミングを検出する。また第２の信号ＳＴＰの電圧レベルと複数のしきい値電圧とを比較し、第２の信号ＳＴＰの電圧レベルが各しきい値電圧を超えたタイミングを検出する。ＡＦＥ回路３０は、これらの比較結果信号を検出情報ＤＴＳとして出力する。またＡＦＥ回路３０は、ＡＦＥ回路３０における信号の遅延時間を補正するための補正用情報を検出情報ＤＴＳとして出力する。遅延時間は、ＡＦＥ回路３０に遅延がないと仮定した場合の比較結果信号の出力タイミングと、実際の比較結果信号の出力タイミングとの間の時間差に相当する。補正用情報は、後述するように、所与のタイミングにおける第２の信号ＳＴＰの電圧値をＡ／Ｄ変換したＡ／Ｄ変換データである。

処理回路２０は、検出情報ＤＴＳに基づいて、第１の信号ＳＴＡと第２の信号ＳＴＰの遷移タイミングの時間差を表すデジタル値ＤＱを求め、そのデジタル値ＤＱを出力する。具体的には、比較結果信号に基づき求められる遷移タイミングの時間差を、Ａ／Ｄ変換データに基づき求められる遅延時間情報で補正して、デジタル値ＤＱを求める。遅延時間情報は、ＡＦＥ回路３０における信号の遅延時間を表す情報である。

なお、上記では所与のタイミングにおける第２の信号ＳＴＰの電圧値をＡ／Ｄ変換したＡ／Ｄ変換データに基づいて遅延時間情報を求める例を説明したが、遅延時間情報はこれに限定されない。例えば、処理回路２０に遅延時間情報が入力される構成であってもよい。例えば、回路装置１０が、遅延時間情報を記憶するメモリーやレジスター等を含み、処理回路２０が、そのメモリーやレジスター等から遅延時間情報を読み出してもよい。

図２は、ＡＦＥ回路及び処理回路の詳細な構成例である。ＡＦＥ回路３０は、第２の信号ＳＴＰ（ストップ信号）の電圧レベルと、第１〜第４のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４（第１〜第ｎのしきい値電圧）とを比較し、第１〜第４のストップ信号ＳＴＰ１〜ＳＴＰ４（第１〜第ｎのストップ信号、第１〜第ｎの比較結果信号）を出力する第１〜第４の比較回路ＣＰ１〜ＣＰ４（第１〜第ｎの比較回路）を含む。ＳＴＰ１〜ＳＴＰ４は波形整形されたストップ信号である。またＡＦＥ回路３０は、第１の信号ＳＴＡ（スタート信号）に基づいて、第１〜第４のスタート信号ＳＴＡ１〜ＳＴＡ４（第１〜第ｎのスタート信号、比較結果信号）を出力する比較回路ＣＰ０を含む。ＳＴＡ１〜ＳＴＡ４は波形整形されたスタート信号である。またＡＦＥ回路３０は、ストップ信号ＳＴＰ１〜ＳＴＰ４のうち少なくとも１つのストップ信号の遷移タイミングにおいて、第２の信号ＳＴＰの電圧レベルを測定し、その測定電圧の情報ＭＳＱを出力する測定回路３２を含む。

比較回路ＣＰ０は、信号ＳＴＡの電圧レベルとしきい値電圧Ｖｔｈ０を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてスタート信号ＳＴＡ１〜ＳＴＡ４を出力する第１〜第４のバッファー回路を含む。比較回路ＣＰ１は、信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ１を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてストップ信号ＳＴＰ１を出力するバッファー回路を含む。同様に、比較回路ＣＰ２、ＣＰ３、ＣＰ４は、各々、信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４を比較するコンパレーターと、コンパレーターの出力信号をバッファリングしてストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４を出力するバッファー回路を含む。測定回路３２は、ストップ信号ＳＴＰ１〜ＳＴＰ４のうち少なくとも１つのストップ信号の遷移タイミングにおいて、第２の信号ＳＴＰの電圧レベルをサンプリングするサンプリング回路と、サンプリングされた電圧レベルをＡ／Ｄ変換するＡ／Ｄ変換回路と、を含む。Ａ／Ｄ変換された電圧レベルのデータが測定電圧の情報ＭＳＱとして出力される。

処理回路２０は、第１〜第４の時間デジタル変換値ＤＱ１〜ＤＱ４（第１〜第ｎの時間デジタル変換値）を出力する第１〜第４の時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４（第１〜第ｎの時間デジタル変換回路）を含む。また処理回路２０は、時間デジタル変換値ＤＱ１〜ＤＱ４と測定電圧の情報ＭＳＱとに基づいて、第１の信号ＳＴＡと第２の信号ＳＴＰの遷移タイミングの時間差を表すデジタル値ＤＱを演算する演算回路２２と、を含む。

時間デジタル変換回路ＴＤＣ１は、スタート信号ＳＴＡ１とストップ信号ＳＴＰ１の遷移タイミングの時間差をデジタル値に変換する処理を行って時間デジタル変換値ＤＱ１を出力する。同様に時間デジタル変換回路ＴＤＣ２、ＴＤＣ３、ＴＤＣ４は、各々、スタート信号ＳＴＡ２、ＳＴＡ３、ＳＴＡ４とストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４の遷移タイミングの時間差をデジタル値に変換する処理を行って時間デジタル変換値ＤＱ２、ＤＱ３、ＤＱ４を出力する。

演算回路２２は、時間デジタル変換値ＤＱ１〜ＤＱ４と測定電圧の情報ＭＳＱとに基づいて演算処理を行い、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求める。具体的には、時間デジタル変換値ＤＱ１〜ＤＱ４のうち少なくとも２つの時間デジタル変換値に基づく補正前の遷移タイミングと、その少なくとも２つの時間デジタル変換値及び測定電圧の情報ＭＳＱに基づく補正値（遅延時間情報）とを求め、その遷移タイミングから補正値を減算してデジタル値ＤＱを求める。なお、補正前の遷移タイミングと補正値とを別々に演算する場合に限定されず、少なくとも２つの時間デジタル変換値及び測定電圧の情報ＭＳＱとに基づいて所与の演算式に従ってデジタル値ＤＱが演算されていればよい。演算回路２２は、デジタル信号での演算を行うロジック回路で構成される。例えば、演算回路２２は、デジタル値ＤＱを演算する処理を時分割処理により実行するＤＳＰ（Digital Signal Processor）や、或いはデジタル値ＤＱの演算をハードウェア化したロジック回路である。

比較回路ＣＰ１〜ＣＰ４のしきい値電圧Ｖｔｈ１〜Ｖｔｈ４は互いに異なる電圧となっており、例えばＶｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４の関係が成り立っている。これにより、信号ＳＴＰの傾き情報を得ることができる。従って演算回路２２が、信号ＳＴＰの傾き情報により信号ＳＴＰの正確な遷移タイミングを特定し、信号ＳＴＡとＳＴＰの遷移タイミングの時間差に対応するデジタル値ＤＱを求めることができる。また、演算回路２２が補正値（遅延時間情報）を求め、その補正値により遷移タイミングを補正してデジタル値ＤＱを求めることで、ＡＦＥ回路３０における信号の遅延時間を補正でき、時間計測を高精度化できる。この演算処理の詳細は図３、図４で後述する。

なお、上記では比較回路ＣＰ０がスタート信号ＳＴＡ１〜ＳＴＡ４を時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４に出力する例を説明したが、これに限定されない。例えば、比較回路ＣＰ０が、コンパレーターと１つのバッファー回路とを含み、バッファー回路がコンパレーターの出力信号をバッファリングしてスタート信号を時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４に出力してもよい。また、上記では信号ＳＴＡが回路装置１０の外部から入力される場合を例に説明したが、これに限定されない。例えば、回路装置１０が信号ＳＴＡを自発してもよい。この自発型の場合、スタート信号ＳＴＡ１〜ＳＴＡ４は、ＡＦＥ回路３０から入力されるのではなく、処理回路２０の内部で生成されることになる。この場合、比較回路ＣＰ０を省略することができる。そして、時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４は、自発したスタート信号ＳＴＡ１〜ＳＴＡ４と比較回路ＣＰ１〜ＣＰ４からのストップ信号ＳＴＰ１〜ＳＴＰ４との間の遷移タイミングの時間差をデジタル値に変換する。

２．時間差のデジタル値の演算処理
図３、図４は、本実施形態における時間差のデジタル値の演算処理を説明する図である。なお以下ではしきい値電圧Ｖｔｈ１、Ｖｔｈ２を用いる例を説明するが、これに限定されず、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４のうちいずれか２つのしきい値を用いればよい。

図３に示すように、ＡＦＥ回路３０に入力される信号ＳＴＰはパルス波形である（パルス波形を含む）。この波形は、例えば光の伝達経路の状況や、光を反射する対象物の特性、受光部の特性、受光信号の伝達経路（例えばローパスフィルター等）の伝達特性等の種々の要因によって、なだらかに変化する波形（なまった波形）となっている。本実施形態では、比較回路ＣＰ１、ＣＰ２が、信号ＳＴＰの電圧レベルがしきい値電圧Ｖｔｈ１、Ｖｔｈ２を越えたタイミングｔ１、ｔ２を検出する。そして処理回路２０が、信号ＳＴＰの波形を近似する直線を求め、その直線を外挿して直線のゼロクロス点（ＳＴＰの電圧レベルがゼロとなる点）を求め、そのゼロクロス点を遷移タイミングｔ０として求める。図４で説明するように、実際に検出されるタイミングｔ１、ｔ２は理想的なタイミングから遅延するので、遷移タイミングｔ０を求める際に、測定回路３２からの測定電圧の情報ＭＳＱに基づいて補正を行う。

図４のＳＧ１は、ＡＦＥ回路３０に入力される信号ＳＴＰの電圧波形を模式的に（直線的に）示したものである。ＳＧ２は、ＡＦＥ回路３０における信号の遅延時間だけ仮想的に遅延させた信号ＳＴＰの電圧波形である。

比較回路ＣＰ１、ＣＰ２は、信号ＳＴＰの電圧レベルがしきい値電圧Ｖｔｈ１、Ｖｔｈ２より小さい場合にはローレベル（第１の論理レベル）のストップ信号ＳＴＰ１、ＳＴＰ２を出力し、信号ＳＴＰの電圧レベルがしきい値電圧Ｖｔｈ１、Ｖｔｈ２より大きい場合にはハイレベル（第２の論理レベル）のストップ信号ＳＴＰ１、ＳＴＰ２を出力する。ＡＦＥ回路３０における信号の遅延が無いと仮定した理想的な場合、ストップ信号ＳＴＰ１、ＳＴＰ２は、タイミングｔｘ１、ｔｘ２でローレベルからハイレベルに変化する。実際には、ＡＦＥ回路３０における信号の遅延時間だけタイミングが遅れるので、タイミングｔ１、ｔ２（ｔ１＞ｔｘ１、ｔ２＞ｔｘ２）でストップ信号ＳＴＰ１、ＳＴＰ２がローレベルからハイレベルに変化する。

この遅延時間を補正するために、測定回路３２はタイミングｔ２における信号ＳＴＰの電圧レベルをサンプリングする。このサンプリングされた電圧をＶｓｍｐとする。測定回路３２は、電圧Ｖｓｍｐとしきい値電圧Ｖｔｈ２の差分電圧である測定電圧ＶｏｓをＡ／Ｄ変換し、そのＡ／Ｄ変換データを測定電圧の情報ＭＳＱとして出力する。処理回路２０は、比較回路ＣＰ１、ＣＰ２により検出されたタイミングｔ１、ｔ２と、測定回路３２により測定された測定電圧Ｖｏｓとに基づいて、下式（１）〜（３）により信号ＳＴＰの遷移タイミングｔ０を求める。ｔ０’は、ＡＦＥ回路３０における信号の遅延が無いと仮定した理想的な場合の遷移タイミングを表す。ｔｃは、遷移タイミングを補正する補正値であり、ＡＦＥ回路３０における信号の遅延時間に対応する。

補正値ｔｃは、しきい値電圧Ｖｔｈ１、Ｖｔｈ２及びタイミングｔ１、ｔ２から求めた直線の傾きで、測定回路３２により測定された測定電圧Ｖｏｓを除算した値になっている。このような補正値ｔｃで遷移タイミングを補正することで、ＡＦＥ回路３０における信号の遅延を補正した高精度な時間デジタル変換が可能になる。

なお、上式（１）〜（３）は演算の順序を限定するものではない。即ち、下式（２）、（３）によりｔ０’、ｔｃを演算してから下式（１）によりｔ０を求めてもよいし、下式（２）、（３）を下式（１）に代入した式に基づく演算によりｔ０を求めてもよい。

また、図３、図４では信号ＳＴＰ１、ＳＴＰ２の遷移タイミングを用いて信号ＳＴＰの遷移タイミングｔ０を求めているが、本実施形態においては信号ＳＴＡ１、ＳＴＡ２と信号ＳＴＰ１、ＳＴＰ２の遷移タイミングの時間差に基づいて、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差が求められる。即ち、タイミングｔ１は、信号ＳＴＡ１と信号ＳＴＰ１の遷移タイミングの時間差として計測され、タイミングｔ２は、信号ＳＴＡ２と信号ＳＴＰ２の遷移タイミングの時間差として計測される。そして、遷移タイミングｔ０は、信号ＳＴＡと信号ＳＴＰの遷移タイミングの時間差として演算される。

以上の実施形態によれば、回路装置１０は、対象信号（ＳＴＰ）が入力されるＡＦＥ回路３０（アナログフロントエンド回路）と、ＡＦＥ回路３０からの出力信号（ＤＴＳ）に基づいて演算処理を行う処理回路２０と、を含む。ＡＦＥ回路３０は、対象信号の電圧レベルとしきい値電圧Ｖｔｈ１〜Ｖｔｈ４（第１〜第ｎのしきい値電圧（ｎは２以上の整数））との間の比較を行い、比較結果信号（ＳＴＰ１〜ＳＴＰ４。第１〜第ｎの比較結果信号）を出力する比較回路ＣＰ１〜ＣＰ４（第１〜第ｎの比較回路）を有する。処理回路２０は、比較結果信号（ＳＴＰ１〜ＳＴＰ４）とＡＦＥ回路３０の遅延時間情報とに基づいて、対象信号の遷移タイミング（ｔ０）を求める。

このようにすれば、対象信号としきい値電圧Ｖｔｈ１〜Ｖｔｈ４との間の比較により得られた比較結果信号に基づいて対象信号の遷移タイミングを求めることができる。対象信号の電圧レベルがしきい値電圧Ｖｔｈ１〜Ｖｔｈ４になったタイミングを比較結果信号から知ることができるので、その情報から対象信号の電圧レベルの時間変化の情報を得ることができる。この時間変化の情報から、対象信号の遷移タイミングを正確に推定できるようになる。例えば、上式（１）〜（３）では比較結果信号に基づいて対象信号の電圧レベルの時間変化を直線で近似して、その直線のゼロクロス点から対象信号の遷移タイミングを推定できる。

例えば図５、図６に示すように、１つのしきい値電圧Ｖｔｈを用いて対象信号（ＳＴＰ）の遷移タイミングを検出したとする。図５、図６のｔｒｆは、基準となるタイミング（例えば信号ＳＴＡの遷移タイミング）である。図５、図６では、対象信号の電圧レベルがしきい値電圧Ｖｔｈとなるタイミングｔ１ａ、ｔ１ｂが対象信号の遷移タイミングとして検出される。このとき、図５のように対象信号の波高が高い場合（例えば図１の距離測定装置において対象物の距離が近い場合）、波形の立ち上がりでしきい値電圧Ｖｔｈに達する。一方、図６のように対象信号の波高が低い場合（例えば図１の距離測定装置において対象物の距離が遠い場合）、波形のピークに近い位置でしきい値電圧Ｖｔｈに達する。このため、遷移タイミングとして検出されるｔ１ａ、ｔ１ｂは対象信号の波形（例えば、波高や、時間変化の傾き等）に依存して誤差を含んだ値になっている。例えば、対象信号の電圧レベルがゼロから上昇し始めるタイミングを基準にすると、その基準からｔ１ａ、ｔ１ｂまでの時間は、対象信号の波形に依存して異なった時間になる。この点、本実施形態によれば、対象信号の電圧レベルと複数のしきい値電圧を比較することによって、例えば対象信号の波形の直線近似等が可能になり、対象信号の遷移タイミングの検出誤差を低減できる。

また本実施形態によれば、ＡＦＥ回路３０の遅延時間情報に基づいて対象信号の遷移タイミングを求めることで、更に高精度に対象信号の遷移タイミングを検出できる。即ち、遅延時間情報に基づいて、ＡＦＥ回路３０における対象信号の遅延時間を補正することが可能になり、対象信号の遷移タイミングの検出誤差を低減できる。例えば上式（１）〜（３）では補正値ｔｃが遅延時間情報に対応しており、この遅延時間情報により遷移タイミングが補正される。例えば、遅延時間が、時間デジタル変換の分解能又は精度（ばらつき）の同程度以上である場合、遅延時間が時間デジタル変換の性能に与える影響が大きくなるおそれがある。本実施形態では、その遅延時間を補正することによって、高性能な時間デジタル変換（高性能な物理量測定）を実現できるようになる。

以上のように、本実施形態では比較回路ＣＰ１〜ＣＰ４の比較結果信号とＡＦＥ回路３０の遅延時間情報に基づいて対象信号の遷移タイミングを高精度に検出可能である。このため、物理量測定装置の低コスト化を図ることができる。例えば、特許文献１の従来技術では、受光信号の波形を計測するための高サンプリングレートのＡ／Ｄ変換器を用いているが、本実施形態では、そのような高サンプリングレートのＡ／Ｄ変換器によらなくても、対象信号の遷移タイミングを高精度に検出できる。

また本実施形態では、処理回路２０は、比較結果信号（ＳＴＰ１〜ＳＴＰ４）に基づいて、対象信号（ＳＴＰ）についての時間に対する電圧変化の特性を表す時間電圧特性情報を求め、その時間電圧特性情報に基づいて遅延時間情報を求める。

対象信号の波形は、対象信号の取得条件（物理量の測定条件）に応じて変化するので、ＡＦＥ回路３０に入力される対象信号は種々の時間電圧特性を有する。例えば、図５、図６に示すように、対象信号の波高が変わると対象信号の電圧レベルの時間変化の傾きが変化する。また、図１のような距離測定装置では、光の伝達経路の状況や、光を反射する対象物の特性、受光部の特性等の測定条件によって対象信号の波形が変化する。このように対象信号の時間電圧特性が変化すると、ＡＦＥ回路３０における対象信号の遅延時間が変化する場合がある。例えば、対象信号の電圧レベルの時間変化の傾きが小さいほど、比較回路ＣＰ１〜ＣＰ４（コンパレーター）の反応時間が長くなる傾向にある。この点、本実施形態によれば、比較回路ＣＰ１〜ＣＰ４の比較結果信号に基づいて対象信号の時間電圧特性情報を求めることができる。そして、その時間電圧特性情報に基づいて遅延時間情報を求めることで、対象信号の遷移タイミングを求める際の遅延時間の補正を高精度化できる。

なお、図４及び上式（１）〜（３）では、対象信号の電圧レベルの時間変化の傾きが時間電圧特性情報に対応しているが、時間電圧特性情報はこれに限定されない。例えば、比較結果信号（ＳＴＰ１〜ＳＴＰ４）のうち３つ以上の比較結果信号の遷移タイミングを用いて、対象信号の電圧レベルの時間変化を曲線で近似（フィッティング）し、その曲線の情報を時間電圧特性情報としてもよい。そして、その曲線と測定電圧Ｖｏｓに基づいて対象信号の遷移タイミングを求めてもよい。

また本実施形態では、ＡＦＥ回路３０は、比較回路ＣＰ１〜ＣＰ４のうちの少なくとも１つの比較回路の比較結果信号（ＳＴＰ１〜ＳＴＰ４のうちの少なくとも１つ）の遷移タイミングにおける対象信号（ＳＴＰ）の電圧レベルに基づく測定電圧Ｖｏｓを測定する測定回路３２を有する。処理回路２０は、測定電圧Ｖｏｓに基づいて遅延時間情報を求める。

図４で説明したように、対象信号の電圧レベルがしきい値電圧Ｖｔｈ１〜Ｖｔｈ４を越えたタイミングと、比較回路ＣＰ１〜ＣＰ４の比較結果信号が遷移するタイミングとの間には遅延がある。このため、比較結果信号が遷移するタイミングでは、対象信号の電圧レベルはしきい値電圧Ｖｔｈ１〜Ｖｔｈ４と異なっている。本実施形態では、少なくとも１つの比較回路の比較結果信号の遷移タイミングにおける対象信号（ＳＴＰ）の電圧レベルに基づく測定電圧Ｖｏｓを測定することで、上記遅延の情報を取得できる。そして、その測定電圧Ｖｏｓに基づいて遅延時間情報を求めることで、比較回路ＣＰ１〜ＣＰ４における実際の遅延時間に対応した遅延時間情報を求めることが可能になる。上述したように、ＡＦＥ回路３０における遅延時間は、対象信号の取得条件（物理量の測定条件）に応じて異なったものとなる。本実施形態によれば、このような遅延時間の変動があっても正確な遅延時間情報を取得することができる。

なお、図４では測定電圧Ｖｏｓは、比較結果信号（ＳＴＰ２）の遷移タイミングにおける対象信号（ＳＴＰ）の電圧レベル（Ｖｓｍｐ）と、しきい値電圧Ｖｔｈ２との差分電圧である。但し測定電圧はこれに限定されず、比較結果信号の遷移タイミングにおける対象信号の電圧レベルに対応した電圧であればよい。例えば、測定電圧は、比較結果信号の遷移タイミングにおける対象信号の電圧レベルそのものであってもよい。この場合、例えばＡ／Ｄ変換回路が、比較結果信号の遷移タイミングにおける対象信号の電圧レベルをＡ／Ｄ変換し、演算回路２２が、しきい値電圧Ｖｔｈ２を表すデータをＡ／Ｄ変換データから減算して、図４のＶｏｓに対応するデータを取得してもよい。

また、図４及び上式（１）〜（３）では、１つの比較回路の比較結果信号に基づいて測定電圧を測定しているが、これに限定されず、複数の比較回路の比較結果信号に基づいて測定電圧を測定してもよい。即ち、複数の比較結果信号の各々の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定してもよい。この場合、複数の比較結果信号の各々の遷移タイミングに対応して測定電圧が得られ、その複数の測定電圧（のうち１又は複数の測定電圧）に基づいて対象信号の遷移タイミングを求めることが可能になる。

また本実施形態では、ＡＦＥ回路３０は、第１の信号ＳＴＡとしきい値電圧Ｖｔｈ０とを比較する比較回路ＣＰ０（第１の信号用比較回路）を有する。処理回路２０は、時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４（第１〜第ｎの時間デジタル変換回路）と、演算回路２２とを有する。時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４は、比較回路ＣＰ０からの出力信号（ＳＴＡ１〜ＳＴＡ４。比較結果信号）と比較回路ＣＰ１〜ＣＰ４からの比較結果信号（ＳＴＰ１〜ＳＴＰ４）との間の遷移タイミングの時間差をデジタル値に変換して時間デジタル変換値ＤＱ１〜ＤＱ４（第１〜第ｎの時間デジタル変換値）を出力する。演算回路２２は、時間デジタル変換値ＤＱ１〜ＤＱ４と遅延時間情報とに基づいて、第１の信号ＳＴＡと対象信号である第２の信号ＳＴＰとの間の遷移タイミングの時間差を求める。

このようにすれば、時間デジタル変換値ＤＱ１〜ＤＱ４に基づいて、遅延を考慮しない場合の信号ＳＴＡと信号ＳＴＰの間の遷移タイミングの時間差を求めることが可能になる。また、遅延時間情報に基づいて、遅延を考慮しない場合の時間差を補正することが可能になる。例えば上式（１）〜（３）では、ｔ０’が、遅延を考慮しない場合の時間差に相当し、ｔｃが遅延時間情報に相当する。そして、ｔ０’からｔｃを減算して補正することで、信号ＳＴＡと信号ＳＴＰの間の遷移タイミングの時間差が求められる。

また本実施形態において、時間デジタル変換値ＤＱ１〜ＤＱ４（第１〜第ｎの時間デジタル変換値）の第ｋの時間デジタル変換値をｔｋ（ｋは１以上ｎ以下の整数）とし、第ｍの時間デジタル変換値をｔｍ（ｍは１以上ｎ以下でｍ≠ｋの整数）とする。なお、本実施形態ではｎ＝４であるが、ｎは４に限定されない。また、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４（第１〜第ｎのしきい値電圧）の第ｋのしきい値電圧をＶｔｈｋとし、第ｍのしきい値電圧をＶｔｈｍとする。また、比較回路ＣＰ１〜ＣＰ４（第１〜第ｎの比較回路）の第ｍの比較回路の比較結果信号（ＳＴＰｍ）の遷移タイミングにおける対象信号（ＳＴＰ）の電圧レベルをＶｓｍｐとする。このとき、ＡＦＥ回路３０は、Ｖｏｓ＝Ｖｓｍｐ−Ｖｔｈｍを測定する測定回路３２を有する。遅延時間情報は、ｔｃ＝Ｖｏｓ×（ｔｍ−ｔｋ）／（Ｖｔｈｍ−Ｖｔｈｋ）である。そして、演算回路２２は、ｔ０＝（Ｖｔｈｍ×ｔｋ−Ｖｔｈｋ×ｔｍ）／（Ｖｔｈｍ−Ｖｔｈｋ）−ｔｃを対象信号の遷移タイミングとして求める。なお、上式（１）〜（３）では、ｋ＝１、ｍ＝２の場合を説明しているが、これに限定されない。

このようにすれば、対象信号の電圧レベルの時間変化の傾きが、時間デジタル変換値ｔｋ、ｔｍから（ｔｍ−ｔｋ）／（Ｖｔｈｍ−Ｖｔｈｋ）により求められ、その傾きと測定電圧Ｖｏｓから遅延時間情報としてｔｃが求められる。また、ＡＦＥ回路３０における遅延を考慮しない場合の対象信号の遷移タイミングが、時間デジタル変換値ｔｋ、ｔｍから（Ｖｔｈｍ×ｔｋ−Ｖｔｈｋ×ｔｍ）／（Ｖｔｈｍ−Ｖｔｈｋ）により求められる。そして、その遷移タイミングからｔｃを減算することで、遅延が補正された対象信号の遷移タイミングを求めることが可能となっている。

３．ＡＦＥ回路
図７は、ＡＦＥ回路の第２の詳細な構成例である。ＡＦＥ回路３０は、比較回路ＣＰ０、第１〜第４の比較回路ＣＰ１〜ＣＰ４、Ｄ／Ａ変換回路ＤＡＣＡ、ＤＡＣＢ（広義には電圧出力回路）、測定回路３２を含む。なお、既に上述した構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。

Ｄ／Ａ変換回路ＤＡＣＡは、例えば不図示のレジスター等に設定された設定情報に基づいて、その設定情報に対応するしきい値電圧Ｖｔｈ０を出力する。即ち、設定情報であるコード値をしきい値電圧Ｖｔｈ０にＤ／Ａ変換する。Ｄ／Ａ変換回路ＤＡＣＢは、例えば不図示のレジスター等に設定された設定情報に基づいて、その設定情報に対応するしきい値電圧Ｖｔｈ１〜Ｖｔｈ４を出力する。即ち、設定情報である第１〜第４のコード値をしきい値電圧Ｖｔｈ１〜Ｖｔｈ４にＤ／Ａ変換する。例えば、Ｄ／Ａ変換回路ＤＡＣＡ、ＤＡＣＢの各々は、第１の電圧のノードと第２の電圧のノードの間に接続されるラダー抵抗と、ラダー抵抗により分割された複数の電圧のうちいずれかを選択し、選択した電圧をしきい値電圧として出力するスイッチと、で構成される。

なお、Ｄ／Ａ変換回路ＤＡＣＡ、ＤＡＣＢは、一体のＤ／Ａ変換回路として構成されてもよい。また、しきい値電圧Ｖｔｈ０、Ｖｔｈ１〜Ｖｔｈ４は固定の電圧であってもよい。この場合、ＡＦＥ回路３０は、Ｄ／Ａ変換回路ＤＡＣＡ、ＤＡＣＢではなく、しきい値電圧Ｖｔｈ０を出力する電圧出力回路と、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４を出力する電圧出力回路とを含んでもよい。

測定回路３２は、セレクターＳＬＡ（デジタルセレクター、ロジックセレクター）、セレクターＳＬＢ（アナログセレクター）、スイッチ素子ＳＷＡ（スイッチ）、キャパシターＣＡ、Ａ／Ｄ変換回路３４を含む。

セレクターＳＬＡには、ストップ信号ＳＴＰ１〜ＳＴＰ４が入力され、セレクターＳＬＡは、ストップ信号ＳＴＰ１〜ＳＴＰ４のいずれかを選択する。セレクターＳＬＡは、選択した信号の論理反転信号をトリガー信号ＴＲＸ（サンプリング制御信号）として出力する。セレクターＳＬＡは、例えばロジック回路で構成される。

スイッチ素子ＳＷＡは、トリガー信号ＴＲＸによりオン及びオフが制御される。具体的には、トリガー信号ＴＲＸがハイレベル（第２の論理レベル）のときオンになり、トリガー信号ＴＲＸがローレベル（第１の論理レベル）のときオフになる。スイッチ素子ＳＷＡは、アナログスイッチであり、例えばトランジスターで構成される。

キャパシターＣＡは、トリガー信号ＴＲＸがハイレベルの期間において信号ＳＴＰの電圧レベルをサンプリングし、トリガー信号ＴＲＸがハイレベルからローレベルになったときの信号ＳＴＰの電圧レベルをホールドする。

セレクターＳＬＢには、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４が入力され、セレクターＳＬＢは、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４のいずれかを選択し、選択したしきい値電圧を電圧Ｖｔｈｓとして出力する。具体的には、セレクターＳＬＡがストップ信号ＳＴＰ１を選択しているとき、セレクターＳＬＢがしきい値電圧Ｖｔｈ１を選択する。同様に、セレクターＳＬＡがストップ信号ＳＴＰ２、ＳＴＰ３、ＳＴＰ４を選択しているとき、各々、セレクターＳＬＢがしきい値電圧Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４を選択する。例えば、セレクターＳＬＢは、トランジスターで構成されたアナログスイッチにより構成される。

Ａ／Ｄ変換回路３４には、キャパシターＣＡがサンプリングしてホールドしている電圧Ｖｓｍｐと、セレクターＳＬＢにより選択された電圧Ｖｔｈｓとで構成される差動電圧が入力される。Ａ／Ｄ変換回路３４は、この差動電圧をＡ／Ｄ変換し、そのＡ／Ｄ変換データを測定電圧の情報ＭＳＱとして出力する。

Ａ／Ｄ変換回路３４は、増幅回路ＡＭＰ（差動増幅回路）、Ａ／Ｄ変換器ＡＤＣを含む。増幅回路ＡＭＰには、電圧Ｖｓｍｐと電圧Ｖｔｈｓとで構成される差動電圧が入力される。増幅回路ＡＭＰは、この差動電圧を差動増幅し、増幅後の差動電圧をＡ／Ｄ変換器ＡＤＣに出力する。増幅回路ＡＭＰは、例えばゲインを可変に設定可能なプログラマブルゲインアンプである。或いは、増幅回路ＡＭＰはゲインが固定の増幅回路であってもよい。Ａ／Ｄ変換器ＡＤＣは、増幅回路ＡＭＰからの差動電圧をＡ／Ｄ変換し、そのＡ／Ｄ変換データを測定電圧の情報ＭＳＱとして出力する。Ａ／Ｄ変換器ＡＤＣの方式としては、例えば逐次比較型、フラッシュ型、パイプライン型又は二重積分型等を採用できる。

図８は、比較回路の詳細な構成例である。なお、以下では比較回路ＣＰ２を例に説明するが、比較回路ＣＰ１、ＣＰ３、ＣＰ４も同様な構成である。また図８では、セレクターＳＬＡがストップ信号ＳＴＰ２をトリガー信号ＴＲＸとして選択し、セレクターＳＬＢがしきい値電圧Ｖｔｈ２を選択している例を説明し、セレクターＳＬＡ、ＳＬＢの図示を省略する。なお、信号ＳＴＡとしきい値電圧Ｖｔｈ０とを比較する比較回路ＣＰ０についても、図８の比較回路ＣＰ２と同様に構成できる。

比較回路ＣＰ２は、リセット信号ＲＳＫでオン及びオフが制御されるスイッチ素子ＳＷＢ１、ＳＷＢ２（スイッチ）と、リセット信号ＲＳＫの論理反転信号ＲＳＫＸでオン及びオフが制御されるスイッチ素子ＳＷＢ３、ＳＷＢ４（スイッチ）と、を含む。また比較回路ＣＰ２は、入力電圧をバッファリングして、入力電圧と同じ電圧の出力電圧を出力するバッファー回路ＢＦＢと、バッファー回路ＢＦＢの出力とインバーターＩＶＢ１の入力との間に設けられるキャパシターＣＢと、スイッチ素子ＳＷＢ２により入出力が帰還されるインバーターＩＶＢ１（増幅回路）と、インバーターＩＶＢ１の出力がスイッチ素子ＳＷＢ４を介して入力されるインバーターＩＶＢ２と、を含む。スイッチ素子ＳＷＢ１〜ＳＷＢ４は、アナログスイッチであり、例えばトランジスターで構成される。バッファー回路ＢＦＢは、例えばアンプ回路であり、例えばボルテージフォロア等である。なお、図２において比較回路がコンパレーターとバッファー回路で構成されると説明したが、図８において、スイッチ素子ＳＷＢ１〜ＳＷＢ４、バッファー回路ＢＦＢ、キャパシターＣＢ、インバーターＩＶＢ１がコンパレーターに相当し、インバーターＩＶＢ２がバッファー回路に相当する。

図９は、ＡＦＥ回路の動作を説明するタイミングチャートである。ここでは、図８の構成を図７に適用した場合のＡＦＥ回路３０の動作を説明する。なお、以下では比較回路ＣＰ２の動作を例に説明するが、比較回路ＣＰ１、ＣＰ３、ＣＰ４も同様の動作である。

図９に示すように、初期化期間ＴＲＳにおいてリセット信号ＲＳＫがハイレベルになり、比較回路ＣＰ２のスイッチ素子ＳＷＢ１、ＳＷＢ２がオンになり、スイッチ素子ＳＷＢ３、ＳＷＢ４がオフになる。そうすると、スイッチ素子ＳＷＢ１を介してバッファー回路ＢＦＢにしきい値電圧Ｖｔｈ２が入力され、インバーターＩＶＢ１の入出力がスイッチ素子ＳＷＢ２により帰還される。バッファー回路ＢＦＢがバッファリングしたしきい値電圧Ｖｔｈ２がキャパシターＣＢの一端に入力され、インバーターＩＶＢ１のしきい値電圧（ロジカルしきい値電圧）がキャパシターＣＢの他端に入力される。

次に、比較期間ＴＣＰにおいてリセット信号ＲＳＫがローレベルになり、比較回路ＣＰ２のスイッチ素子ＳＷＢ１、ＳＷＢ２がオフになり、スイッチ素子ＳＷＢ３、ＳＷＢ４がオンになる。そうすると、スイッチ素子ＳＷＢ３を介してバッファー回路ＢＦＢに信号ＳＴＰが入力され、インバーターＩＶＢ１の入出力が非接続（帰還されない状態）となり、インバーターＩＶＢ１の出力がスイッチ素子ＳＷＢ４を介してインバーターＩＶＢ２に入力される。このとき、キャパシターＣＢには、しきい値電圧Ｖｔｈ２とインバーターＩＶＢ１のしきい値電圧との差分（初期化期間ＴＲＳにおいてキャパシターＣＢにサンプリングされた電位差）が保持されている。このキャパシターＣＢに保持された電位差によって比較動作が可能になっている。即ち、信号ＳＴＰの電圧レベルがしきい値電圧Ｖｔｈ２より低いときは、インバーターＩＶＢ１の入力がしきい値電圧より低いので、ストップ信号ＳＴＰ２はローレベルである。信号ＳＴＰの電圧レベルがしきい値電圧Ｖｔｈ２を越えたとき、インバーターＩＶＢ１の入力がしきい値電圧を越えるので、ストップ信号ＳＴＰ２はローレベルからハイレベルに変化する。なお、同様に、比較期間ＴＣＰにおいて信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ１、Ｖｔｈ３、Ｖｔｈ４との比較が行われ、信号ＳＴＡの電圧レベルとしきい値電圧Ｖｔｈ０との比較が行われる。

比較期間ＴＣＰにおいて、信号ＳＴＡとしてパルス信号が入力されると、その信号ＳＴＡの電圧レベルとしきい値電圧Ｖｔｈ０とが比較回路ＣＰ０により比較され、スタート信号ＳＴＡ１がローレベルからハイレベルになり、ハイレベルからローレベルになる。同様に信号ＳＴＰとしてパルス信号が入力されると、その信号ＳＴＰの電圧レベルとしきい値電圧Ｖｔｈ１〜Ｖｔｈ４とが比較回路ＣＰ１〜ＣＰ４により比較され、ストップ信号ＳＴＰ１〜ＳＴＰ４がローレベルからハイレベルになり、ハイレベルからローレベルになる。Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３＜Ｖｔｈ４の場合、ＳＴＰ１、ＳＴＰ２、ＳＴＰ３、ＳＴＰ４の順にローレベルからハイレベルになり、ＳＴＰ４、ＳＴＰ３、ＳＴＰ２、ＳＴＰ１の順にハイレベルからローレベルになる。

ストップ信号ＳＴＰ２がローレベルからハイレベルになると、トリガー信号ＴＲＸがハイレベルからローレベルになる。トリガー信号ＴＲＸがハイレベルの間は、測定回路３２のサンプリング動作はサンプリング状態である。即ち、スイッチ素子ＳＷＡがオンになっており、信号ＳＴＰの電圧レベルがキャパシターＣＡにサンプリングされる。トリガー信号ＴＲＸがハイレベルからローレベルになると、スイッチ素子ＳＷＡがオンからオフになり、そのときの信号ＳＴＰの電圧レベル（Ｖｓｍｐ）がキャパシターＣＡにホールドされる。トリガー信号ＴＲＸは、所与のタイミングまでローレベルに保持され、その間はキャパシターＣＡにサンプリング電圧がホールドされる。所与のタイミングは、例えばＡ／Ｄ変換器ＡＤＣが入力電圧のサンプリングを終了した後のタイミングである。

増幅回路ＡＭＰは、キャパシターＣＡにホールドされた電圧（Ｖｓｍｐ）としきい値電圧Ｖｔｈ２の差動電圧を増幅し、Ａ／Ｄ変換器ＡＤＣは、増幅回路ＡＭＰの出力差動電圧をサンプリング及びホールドし、そのホールドした電圧をＡ／Ｄ変換する。サンプリングの終了タイミング（ホールドするタイミング）は、比較期間ＴＣＰの終了後、トリガー信号ＴＲＸがローレベルからハイレベルになるまでの間の所与のタイミングである。例えばＡ／Ｄ変換器ＡＤＣが逐次比較型のＡ／Ｄ変換回路である場合、変換動作において逐次比較動作を行い、その逐次比較動作によって得られたＡ／Ｄ変換データを測定電圧の情報ＭＳＱとして出力する。

以上の実施形態によれば、測定回路３２は、サンプリング回路とＡ／Ｄ変換回路３４とを有する。サンプリング回路は、比較結果信号（ＳＴＡ１〜ＳＴＡ４。第１〜第ｎの比較結果信号）の第ｉの比較結果信号（ＳＴＰｉ。ｉは１以上ｎ以下の整数）の遷移タイミングにおける対象信号（ＳＴＰ）の電圧レベルをサンプリングする。Ａ／Ｄ変換回路３４は、サンプリング回路によりサンプリングされた電圧レベル（Ｖｓｍｐ）と、しきい値電圧Ｖｔｈ１〜Ｖｔｈ４の第ｉのしきい値電圧Ｖｔｈｉ（Ｖｔｈｓ）とが入力され、サンプリング回路によりサンプリングされた電圧レベル（Ｖｓｍｐ）と第ｉのしきい値電圧Ｖｔｈｉとの差分電圧を測定電圧ＶｏｓとしてＡ／Ｄ変換する。

図７、図８では、サンプリング回路は、スイッチ素子ＳＷＡとキャパシターＣＡに対応する。なお、図７、図８では、Ａ／Ｄ変換回路３４は増幅回路ＡＭＰとＡ／Ｄ変換器ＡＤＣとを含むが、これに限定されず、例えば増幅回路ＡＭＰは省略されてもよい。即ち、サンプリング回路によりサンプリングされた電圧レベルと、第ｉのしきい値電圧ＶｔｈｉがＡ／Ｄ変換器ＡＤＣに入力されてもよい。

本実施形態によれば、第ｉの比較結果信号（ＳＴＰｉ）の遷移タイミングにおける対象信号の電圧レベルがサンプリングされ、サンプリングされた電圧レベル（Ｖｓｍｐ）と、第ｉのしきい値電圧Ｖｔｈｉとの差分電圧が測定電圧（Ｖｏｓ）としてＡ／Ｄ変換される。これにより、比較回路の比較結果信号の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定できるようになる。

また本実施形態では、測定回路３２は、比較結果信号（ＳＴＰ１〜ＳＴＰ４。第１〜第ｎの比較結果信号）のうちいずれかを第ｉの比較結果信号（ＳＴＰｉ）として選択するセレクターＳＬＡを有する。サンプリング回路は、セレクターにより選択された第ｉの比較結果信号（ＳＴＰｉ）の遷移タイミングにおける対象信号（ＳＴＰ）の電圧レベルをサンプリングする。

このようにすれば、比較結果信号（ＳＴＰ１〜ＳＴＰ４）のうちの少なくとも１つの比較結果信号の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。具体的には、第ｉの比較結果信号（ＳＴＰｉ）の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。

また本実施形態では、比較回路ＣＰ１〜ＣＰ４の第ｊの比較回路（ｊは１以上ｎ以下の整数）ＣＰｊは、初期化期間ＴＲＳにおいてしきい値電圧Ｖｔｈ１〜Ｖｔｈ４のしきい値電圧Ｖｔｈｊが一端に入力され、比較期間ＴＣＰにおいて対象信号（ＳＴＰ）が一端に入力されるキャパシターＣＢと、キャパシターＣＢの他端に接続される増幅回路（ＩＶＢ１、ＳＷＢ２）と、を有する。

このようにすれば、初期化期間ＴＲＳにおいてキャパシターＣＢの一端にしきい値電圧Ｖｔｈｊが入力されることで、しきい値電圧Ｖｔｈｊを基準とする電位差をキャパシターＣＢに保持させることが可能になる。そして、比較期間ＴＣＰにおいてキャパシターＣＢの一端に対象信号が入力されることで、キャパシターＣＢの両端の電位差が保持されたまま対象信号の電圧レベルの変化にともなってキャパシターＣＢの他端の電圧を変化させることができるようになる。そして、このキャパシターＣＢの他端の電圧が増幅回路に入力され、その増幅回路の出力に基づいて比較結果信号を出力できるようになる。

また本実施形態では、増幅回路は、インバーターＩＶＢ１とスイッチ（ＳＷＢ２）とを有する。スイッチは、初期化期間ＴＲＳにおいてインバーターＩＶＢ１の出力と入力を接続し、比較期間ＴＣＰにおいてインバーターの出力と入力を非接続にする。

このようにすれば、初期化期間ＴＲＳにおいてインバーターＩＶＢ１の出力と入力が接続されることで、キャパシターＣＢの他端がインバーターＩＶＢ１のしきい値電圧（ロジカルしきい値電圧）になる。これにより、しきい値電圧ＶｔｈｊとインバーターＩＶＢ１のしきい値電圧の差分が、キャパシターＣＢの両端の電位差として保持される。そして、比較期間ＴＣＰにおいてインバーターの出力と入力が非接続になることで、インバーターＩＶＢ１が、キャパシターＣＢの他端の電圧を増幅（反転増幅）する増幅回路として機能する。この増幅回路の出力電圧は実質的にローレベル（第１の電源電圧、低電位側電源電圧）又はハイレベル（第２の電源電圧、高電位側電源電圧）であり、入力電圧（キャパシターＣＢの他端の電圧）と所与のしきい値電圧の差分電圧が正、負の場合、それぞれローレベル、ハイレベルを出力する。これにより、対象信号の電圧レベルがしきい値電圧Ｖｔｈｊを越えるタイミングを検出して、その検出結果を比較結果信号として出力できる。

４．回路装置、物理量測定装置の第２の構成例
図１０は、本実施形態の回路装置、及びその回路装置を含む物理量測定装置の第２の構成例である。物理量測定装置４００は、第１〜第３の発振子ＸＴＡＬ１〜ＸＴＡＬ３と回路装置１０を含む。回路装置１０は、ＡＦＥ回路３０と処理回路２０と第１、第２のＰＬＬ回路１２０、１３０を含む。また回路装置１０は、発振回路１０３、制御回路１２、信号端子ＰＳＡ、ＰＳＰ、発振用の端子Ｐ１〜Ｐ６を含むことができる。なお、物理量測定装置４００は、図１のように発光部４２０や受光部４３０等を更に含んだ距離測定装置として構成されてもよい。

発振子ＸＴＡＬ１〜ＸＴＡＬ３は、例えば水晶振動片などの振動片（圧電振動片）により実現される。例えばカット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子ＸＴＡＬ１〜ＸＴＡＬ３は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。

ＡＦＥ回路３０は、信号端子ＰＳＡ、ＰＳＰからの信号ＳＴＡ、ＳＴＰの波形整形を行う。処理回路２０は、波形整形された信号ＳＴＡ、ＳＴＰの遷移タイミングの時間差をデジタル値ＤＱに変換する。発振回路１０３は発振子ＸＴＡＬ３を発振させる発振動作を行って、クロック周波数がｆｒの基準クロック信号ＣＫＲを生成する。ＰＬＬ回路１２０、１３０は、各々、基準クロック信号ＣＫＲに位相同期したクロック信号ＣＫ１、ＣＫ２を生成する。具体的にはＰＬＬ回路１２０の制御信号生成回路１２１が、発振回路１０１からのクロック信号ＣＫ１と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ１を、発振回路１０１に出力することで、ＣＫ１をＣＫＲに位相同期させる。またＰＬＬ回路１３０の制御信号生成回路１３１が、発振回路１０２からのクロック信号ＣＫ２と発振回路１０３からの基準クロック信号ＣＫＲとの位相比較に基づく制御信号ＳＣ２を、発振回路１０２に出力することで、ＣＫ２をＣＫＲに位相同期させる。クロック信号ＣＫ１、ＣＫ２が基準クロック信号ＣＫＲに位相同期することで、ＣＫ１、ＣＫ２が位相同期するようになり、ＣＫ１、ＣＫ２の周波数関係や位相関係を所定の関係に保つことができる。例えばＣＫ１、ＣＫ２のクロック周波数をｆ１、ｆ２とした場合に、ＰＬＬ回路１２０、１３０（同期化回路、制御部）により、Ｎ／ｆ１＝Ｍ／ｆ２の周波数関係（Ｎ、Ｍは２以上の互いに異なる整数）を保つような制御が行われる。このようなクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換を行えば、ＣＫ１、ＣＫ２を適切な周波数関係に設定して時間デジタル変換を実行できるため、高性能な時間デジタル変換を実現できる。なお制御回路１２は、例えばロジック回路で実現され、回路装置１０の制御処理などの各種の処理を行う。例えば、制御回路１２は、図７のＤ／Ａ変換回路ＤＡＣＡ、ＤＡＣＢに設定情報（コード値）を出力したり、セレクターＳＬＡ、ＳＬＢを制御する制御信号を出力したり、図８のリセット信号ＲＳＫを出力したりする。また発振回路１０１、１０２、１０３は、バッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路（レギュレーター）などを含むことができる。

なお本実施形態では３つの発振子ＸＴＡＬ１〜ＸＴＡＬ３を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は２つであってもよいし、４つ以上であってもよい。例えば図１０では２つのＰＬＬ回路１２０、１３０を設けているが、１つのＰＬＬ回路だけを設ける構成にしてもよい。例えばＰＬＬ回路が、第１の発振回路により生成されたクロック信号ＣＫ１と、当該ＰＬＬ回路が有する第２の発振回路（ＶＣＸＯ）により生成されたクロック信号ＣＫ２との位相比較を行い、位相比較結果（制御電圧）に基づき第２の発振回路の発振周波数を制御して、ＣＫ１とＣＫ２を位相同期させる。この場合には第１、第２の発振回路用の２つの発振子だけを設ければよい。

５．時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図１１は、信号ＳＴＡ（スタート信号）と信号ＳＴＰ（ストップ信号）の関係を示す図である。処理回路２０は、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換する。具体的には、ＡＦＥ回路３０が信号ＳＴＡを波形成形してスタート信号ＳＴＡ１〜ＳＴＡ４を生成し、信号ＳＴＰを波形成形してストップ信号ＳＴＰ１〜ＳＴＰ４を生成する。そして、時間デジタル変換回路ＴＤＣ１が、ＳＴＡ１とＳＴＰ１の遷移タイミングの時間差ＴＤＦ１を時間デジタル変換値ＤＱ１に変換する。同様に、時間デジタル変換回路ＴＤＣ２、ＴＤＣ３、ＴＤＣ４が、各々、ＳＴＡ２とＳＴＰ２の遷移タイミングの時間差ＴＤＦ２、ＳＴＡ３とＳＴＰ３の遷移タイミングの時間差ＴＤＦ３、ＳＴＡ４とＳＴＰ４の遷移タイミングの時間差ＴＤＦ４を、時間デジタル変換値ＤＱ２、ＤＱ３、ＤＱ４に変換する。そして演算回路２２が、時間差ＴＤＦ１〜ＴＤＦ４の時間デジタル変換値ＤＱ１〜ＤＱ４に基づいて時間差ＴＤＦのデジタル値ＤＱを求める。デジタル値ＤＱは、例えば上式（１）〜（３）で説明した手法により求められる。即ち、図１１のＴＤＦ１、ＴＤＦ２を上式（２）、（３）のｔ１、ｔ２に代入することで、図１１のＴＤＦが上式（１）のｔ０として求められる。

なお図１１では、ＴＤＦは信号ＳＴＡとＳＴＰの立ち上がりの遷移タイミング間（立ち上がりエッジ間）の時間差となっているが、信号ＳＴＡとＳＴＰの立ち下がりの遷移タイミング間（立ち下がりエッジ間）の時間差であってもよい。例えば本実施形態では、図１で説明したように信号ＳＴＡを用いて照射光（例えばレーザー光）が対象物（例えば車の周囲の物体）に出射される。そして対象物からの反射光の受光により信号ＳＴＰが生成される。このようにすれば、信号ＳＴＡとＳＴＰの遷移タイミングの時間差ＴＤＦをデジタル値ＤＱに変換することで、例えばタイムオブフライト（ＴＯＦ）の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。或いは本実施形態では、信号ＳＴＡを用いて送信音波（例えば超音波）が対象物（例えば生体）に送信される。そして対象物からの受信音波の受信により信号ＳＴＰが生成される。このようにすれば対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。なお図１１において、信号ＳＴＡにより送信データを送信し、受信データの受信による信号ＳＴＰを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。

図１２は、本実施形態の時間デジタル変換手法を説明する信号波形図である。なお、以下では時間デジタル変換回路ＴＤＣ１の動作を例に説明するが、時間デジタル変換回路ＴＤＣ２〜ＴＤＣ４も同様の動作である。

位相同期タイミングＴＭＡにおいて、クロック信号ＣＫ１、ＣＫ２の位相同期が行われており、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。その後、クロック信号ＣＫ１、ＣＫ２のクロック間時間差ＴＲ（位相差）が、Δｔ、２Δｔ、３Δｔ・・・というように、クロックサイクル（ＣＣＴ）毎にΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢにおいて、例えばクロック信号ＣＫ１、ＣＫ２の位相同期が行われ、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致している。

本実施形態では、複数の発振子ＸＴＡＬ１、ＸＴＡＬ２を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路ＴＤＣ１は、クロック周波数ｆ１、ｆ２の周波数差｜ｆ１−ｆ２｜に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差｜ｆ１−ｆ２｜を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能（時間分解能）は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表すことができる。そして時間デジタル変換回路ＴＤＣ１は、Δｔ＝｜１／ｆ１−１／ｆ２｜＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）となる分解能Δｔで、時間をデジタル値に変換する。分解能はΔｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）と表され、周波数差｜ｆ１−ｆ２｜に対応する分解能となっている。

このようにすればクロック周波数ｆ１、ｆ２の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差｜ｆ１−ｆ２｜を小さくすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数ｆ１、ｆ２を高い周波数にすることで、分解能Δｔを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号ＣＫ１、ＣＫ２を発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子ＸＴＡＬ１、ＸＴＡＬ２として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数ｆ１、ｆ２の変動を最小限に抑えることができる。従って、分解能Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。

図１２に示すように、位相同期タイミングＴＭＡとＴＭＢの間の期間ＴＡＢの長さは、クロック信号ＣＫ１のＮクロック数に対応する長さになっている。また期間ＴＡＢの長さは、クロック信号ＣＫ２のＭクロック数に対応する長さになっている。ここでＮ、Ｍは２以上の互いに異なる整数である。図１２ではＮ＝１７、Ｍ＝１６でありＮ−Ｍ＝１になっている。またＴＡＢ＝Ｎ／ｆ１＝Ｍ／ｆ２の関係が成り立っている。ｆ２＝１６ＭＨｚとし、Ｎ＝１７、Ｍ＝１６に設定すれば、ｆ１＝１７ＭＨｚとなり、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つ。例えばＮ／ｆ１＝Ｍ／ｆ２の関係が成り立つように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。このようにすれば位相同期タイミングＴＭＡでクロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致した後、クロック間時間差ＴＲが、Δｔ、２Δｔ、３Δｔ・・・というようにΔｔずつ増えて行く。そして次の位相同期タイミングＴＭＢでは、クロック信号ＣＫ１、ＣＫ２の遷移タイミングが一致してクロック間時間差ＴＲが０になる。その後、クロックサイクル毎にクロック間時間差ＴＲがΔｔずつ増えて行くようになる。

このように、位相同期タイミングで０になり、その後にΔｔ（分解能）ずつ増えて行くクロック間時間差ＴＲを作り出すことで、分解能Δｔで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、分解能Δｔでの時間デジタル変換の処理において、図１２に示すように、期間ＴＡＢ内の各クロックサイクル（ＣＣＴ）でのクロック間時間差ＴＲを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングＴＭＡ、ＴＭＢにおいてクロック信号ＣＫ１、ＣＫ２の遷移タイミングを一致（略一致）させることで、時間デジタル変換の精度向上等も図れる。

本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばＰＬＬ回路１２０、１３０（同期化回路）により、クロック信号ＣＫ１、ＣＫ２が所与の周波数関係又は位相関係になるように、発振回路１０１、１０２の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号ＣＫ１、ＣＫ２の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングＴＭＡ、ＴＭＢでのクロック信号ＣＫ１、ＣＫ２の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。

このように本実施形態では、Ｎ／ｆ１＝Ｍ／ｆ２の関係式が成り立つように発振回路が制御される。また時間デジタル変換の分解能は、Δｔ＝｜ｆ１−ｆ２｜／（ｆ１×ｆ２）の関係式で表される。従って、下式（４）が成り立つようになる。

Δｔ＝｜Ｎ−Ｍ｜／（Ｎ×ｆ２）＝｜Ｎ−Ｍ｜／（Ｍ×ｆ１） （４）

このようにすれば、時間デジタル変換に要求される分解能Δｔに応じてＮ、Ｍ等を設定して、クロック信号ＣＫ１、ＣＫ２を生成できるようになる。例えば時間デジタル変換の分解能としてΔｔ＝２ｎｓ（ナノセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１００ＭＨｚであったとする。この場合には、上式（４）において、Ｎ＝５、Ｍ＝４に設定することで、分解能Δｔ＝｜５−４｜／（５×ｆ２）＝２ｎｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２５ＭＨｚになる。また時間デジタル変換の分解能としてΔｔ＝１ｐｓ（ピコセカンド）の分解能が要求され、クロック信号ＣＫ２のクロック周波数がｆ２＝１２２．８６５ＭＨｚであったとする。この場合には、上式（４）において、Ｎ＝８１３９、Ｍ＝８１３８に設定することで、分解能Δｔ＝｜８１３９−８１３８｜／（８１３９×ｆ２）＝１ｐｓでの時間デジタル変換を実現できる。この時、Ｎ／ｆ１＝Ｍ／ｆ２の関係式から、クロック信号ＣＫ１のクロック周波数はｆ１＝（Ｎ／Ｍ）×ｆ２＝１２２．８８０ＭＨｚになる。

また図１２において、位相同期タイミングＴＭＡの後、第１〜第ｉのクロックサイクル（ｉは２以上の整数）でのクロック信号ＣＫ１、ＣＫ２の遷移タイミングの時間差であるクロック間時間差ＴＲは、Δｔ〜ｉ×Δｔとなっている。例えば位相同期タイミングＴＭＡの後、第１のクロックサイクル（ＣＣＴ＝１）ではＴＲ＝Δｔとなっている。同様に第２〜第１５のクロックサイクル（ＣＣＴ＝２〜１５）ではＴＲ＝２Δｔ〜１５Δｔとなっている。即ち、第ｊのクロックサイクル（１≦ｊ≦ｉ）でのクロック間時間差はＴＲ＝ｊ×Δｔとなる。

この場合に本実施形態では、信号ＳＴＡ１とＳＴＰ１の遷移タイミングの時間差ＴＤＦ１が、クロック信号ＣＫ１、ＣＫ２の遷移タイミングのクロック間時間差であるＴＲ＝Δｔ〜ｉ×Δｔのいずれに対応するのかを特定することで、ＴＲに対応する時間デジタル変換値ＤＱ１を求める。例えば図１２のＢ１に示すクロックサイクル（ＣＣＴ＝５）ではＴＲ＝５Δｔとなっている。そして信号ＳＴＡ１、ＳＴＰ１の時間差ＴＤＦ１はＴＲ＝５Δｔよりも長く、ＴＤＦ１＞ＴＲ＝５Δｔとなっている。Ｂ２に示すクロックサイクル（ＣＣＴ＝１４）ではＴＲ＝１４Δｔとなっている。そしてＴＤＦ１はＴＲ＝１４Δｔよりも短く、ＴＤＦ１＜ＴＲ＝１４Δｔとなっている。Ｂ３に示すクロックサイクル（ＣＣＴ＝１０）ではＴＲ＝１０Δｔとなっている。そしてＴＤＦ１はＴＲ＝１０Δｔと等しく（略同一）なっており、ＴＤＦ１＝ＴＲ＝１０Δｔとなっている。従って、信号ＳＴＡ１、ＳＴＰ１の時間差ＴＤＦ１はＴＲ＝１０Δｔに対応していると特定される。この結果、時間差ＴＤＦ１に対応する時間デジタル変換値ＤＱ１は、例えばＴＲ＝１０Δｔに対応するデジタル値であると判断できる。このようにすれば、位相同期タイミングＴＭＡの後、Δｔずつ増えて行くクロック間時間差ＴＲを利用して、信号ＳＴＡ１とＳＴＰ１の時間差ＴＤＦ１を求める時間デジタル変換を実現できるようになる。

図１３は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングＴＭＡ、ＴＭＢの間の期間を更新期間ＴＰとする。具体的にはクロック信号ＣＫ１、ＣＫ２の第１、第２の位相同期タイミングの間の期間が更新期間ＴＰ１であり、第２、第３の位相同期タイミングの間の期間が更新期間ＴＰ２であり、第３、第４の位相同期タイミングの間の期間が更新期間ＴＰ３である。更新期間ＴＰ２はＴＰ１の次の更新期間であり、ＴＰ３はＴＰ２の次の更新期間である。以降の更新期間も同様である。

この場合に処理回路２０は、更新期間ＴＰ１では例えば第５のクロックサイクル（第ｍのクロックサイクル。ｍは１以上の整数）において信号ＳＴＡ１を発生し、発生した信号ＳＴＡ１に対応して信号レベルが変化する信号ＳＴＰ１を取得する。そして第５のクロックサイクルでの信号ＳＴＡ１とＳＴＰ１の時間差ＴＤＦ１とクロック間時間差ＴＲ＝５Δｔとを比較する処理を行う。ここでは、ＴＤＦ１の方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。

更新期間ＴＰ１の次の更新期間ＴＰ２では、更新期間ＴＰ１での比較処理の結果に応じて設定された第１４のクロックサイクル（第ｎのクロックサイクル。ｎは１以上の整数。ｍとｎは互いに異なる整数）において信号ＳＴＡ１を発生し、発生した信号ＳＴＡ１に対応して信号レベルが変化する信号ＳＴＰ１を取得する。例えば更新期間ＴＰ１では、ＴＤＦ１の方がＴＲ＝５Δｔよりも長いという比較処理の結果となっている。このため、次の更新期間ＴＰ２では、ＴＲが、より長くなるクロックサイクルが設定される。例えば更新期間ＴＰ１では、ＴＲ＝５Δｔとなる第５のクロックサイクルで信号ＳＴＡ１を発生していたが、更新期間ＴＰ２では、ＴＲ＝１４Δｔとなる第１４のクロックサイクルで信号ＳＴＡ１を発生する。そして第１４のクロックサイクルでのＴＤＦ１とＴＲ＝１４Δｔとを比較するための処理を行う。ここでは、ＴＤＦ１の方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっている。

更新期間ＴＰ２の次の更新期間ＴＰ３では、更新期間ＴＰ２での比較処理の結果に応じて設定された第１０のクロックサイクル（ＣＣＴ＝１０）において信号ＳＴＡ１を発生する。例えば更新期間ＴＰ２では、ＴＤＦ１の方がＴＲ＝１４Δｔよりも短いという比較処理の結果となっているため、ＴＲがより短くなるクロックサイクルが設定されている。例えばＴＲ＝１０Δｔとなる第１０のクロックサイクルで信号ＳＴＡ１を発生している。そして第１０のクロックサイクルでのＴＤＦ１とＴＲ＝１０Δｔとを比較するための処理を行う。ここでは、ＴＤＦ１とＴＲ＝１０Δｔが同一（略同一）であるという比較処理の結果となっている。従って、時間差ＴＤＦ１に対応する時間デジタル変換値ＤＱ１は、ＴＲ＝１０Δｔに対応するデジタル値であると判断される。

このように図１３では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号ＳＴＡ１を発生させるクロックサイクルが設定され、ＴＤＦ１とＴＲの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。

なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う１回の測定期間において信号ＳＴＡ１を複数回発生させて、複数回（例えば１０００回以上）の位相比較を行うことで、時間差ＴＤＦ１に対応する時間デジタル変換値ＤＱ１を求める手法（繰り返し手法）を採用してもよい。或いは、図１３において信号ＳＴＡ１を発生するクロックサイクルを指定するクロックサイクル指定値（クロックサイクル指定情報）を回路装置１０の記憶部（レジスター）に記憶する。そして各更新期間ＴＰ１、ＴＰ２、ＴＰ３・・・での信号ＳＴＰ１とクロック信号ＣＫ２との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差ＴＤＦ１に対応する時間デジタル変換値ＤＱ１を求める手法（クロックサイクル指定値の更新手法）を採用してもよい。或いは、クロック周波数ｆ１、ｆ２の周波数差に対応する分解能で、信号ＳＴＡ１とＳＴＰ１の遷移タイミングの時間差ＴＤＦ１に対応する時間デジタル変換値ＤＱ１を、バイナリーサーチにより求める手法（バイナリーサーチ手法）を採用してもよい。具体的には、信号ＳＴＰ１とクロック信号ＣＫ２の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、時間デジタル変換値ＤＱ１の探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号ＳＴＡ１を発生して位相比較を行い、最終的な時間デジタル変換値ＤＱ１を求めるようにしてもよい。或いは、信号ＳＴＡ１を回路装置１０の内部で自発的に発生するのではなく、回路装置１０の外部から入力された信号ＳＴＡ１と、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成したクロック信号ＣＫ１、ＣＫ２とに基づいて、信号ＳＴＡ１とＳＴＰ１の遷移タイミングの時間差ＴＤＦ１に対応する時間デジタル変換値ＤＱ１を求めてもよい。例えば発振回路１０１、１０２による発振子ＸＴＡＬ１、ＸＴＡＬ２の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。

６．変形例
次に本実施形態の変形例について説明する。前述の図１２、図１３では、信号ＳＴＡを自発的に発生する自発型の時間デジタル変換について説明した。自発型の場合には、回路装置１０は、発生した信号ＳＴＡを例えば図１０の信号端子ＰＳＡから外部に出力する。そして出力された信号ＳＴＡに基づいて、パルサー等を有する外部の駆動回路が、発光部等の送信デバイスに対して、スタートパルス（駆動信号）を出力する。例えば駆動回路がマイコン等の外部の処理装置により制御される場合には、信号ＳＴＡを当該処理装置に出力し、当該処理装置が駆動回路にスタートパルスの出力を指示してもよい。また駆動回路は発光部等の送信デバイスに内蔵されていてもよい。そして受光部等の受信デバイスから、ストップパルスである信号ＳＴＰが、回路装置１０の信号端子ＰＳＰに入力され、時間デジタル変換が行われる。

この場合に、回路装置１０の信号ＳＴＡの出力タイミングから駆動回路のスタートパルスの出力タイミングまでには、信号遅延による時間差があり、この時間差は時間デジタル変換値のオフセットになってしまう。このようなオフセットを除去するためには、例えば駆動回路が出力するスタートパルス（或いは処理装置のスタート指示信号）を回路装置１０側に返してもらい、当該スタートパルス（スタート指示信号）を信号ＳＴＡ’として図１０の信号端子ＰＳＡに入力すればよい。このとき、信号端子ＰＳＡを入出力兼用端子として、信号ＳＴＡを信号端子ＰＳＡから出力すると共に、駆動回路からの信号ＳＴＡ’を信号端子ＰＳＡに入力してもよい。或いは信号端子ＰＳＡとは別に、信号ＳＴＡの出力用の端子を設けてもよい。そして処理回路２０は、図１２、図１３で説明した手法により、自発的に発生した信号ＳＴＡの遷移タイミングから、外部の駆動回路（処理装置）から入力された信号ＳＴＡ’の遷移タイミングまでの時間差ＴＤＳＴＡを求める。また信号ＳＴＡの遷移タイミングから信号ＳＴＰの遷移タイミングまでの時間差ＴＤＳＴＰを求める。例えば時間差ＴＤＳＴＡは第１の時間デジタル変換部が求め、時間差ＴＤＳＴＰは第２の時間デジタル変換部が求める。そしてこれらの時間差の差分値（ＴＤＳＴＰ−ＴＤＳＴＡ）から最終的な時間デジタル変換値（ＤＱ）を求めればよい。このようにすれば、上述した信号遅延による時間差に起因するオフセットを除去でき、より適切な時間デジタル変換を実現できる。なお時間差ＴＤＳＴＡについては常時に求める必要は無く、例えば電源投入時等の初期設定時にだけ求めるようにしてもよい。

また時間デジタル変換回路ＴＤＣ１〜ＴＤＣ４は、信号ＳＴＡを自発的に発生しないパッシブ型の回路であってもよい。図１４、図１５に本実施形態の第１、第２の変形例として、パッシブ型の時間デジタル変換回路ＴＤＣ１の構成例を示す。なお、時間デジタル変換回路ＴＤＣ２〜ＴＤＣ４についても同様に構成できる。ＴＤＣ２〜ＴＤＣ４では、図１４、図１５の信号ＳＴＡ１をＳＴＡ２〜ＳＴＡ４に置き換え、信号ＳＴＰ１をＳＴＰ２〜ＳＴＰ４に置き換えればよい。

図１４の時間デジタル変換回路ＴＤＣ１は、調整回路３２０、ＤＬＬ回路３１０（ＤＬＬ：Delay locked Loop）、セレクター３１２、位相比較回路３３０を含む。ＤＬＬ回路３１０は複数の遅延素子ＤＥ１〜ＤＥｎを含む。第１のモードでは、クロック信号ＣＫ１を選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして調整回路３２０は、遅延素子ＤＥ１〜ＤＥｎからの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎとクロック信号ＣＫ２とに基づいて、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整する。ＤＥ１〜ＤＥｎの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路３２０が、ＳＣＴ１〜ＳＣＴｎの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素子での遅延量がΔｔ＝｜１／ｆ１−１／ｆ２｜となるように調整される。第２のモードでは、セレクター３１２が信号ＳＴＡ１を選択し、ＣＫ１が信号ＳＬＱとしてＤＬＬ回路３１０に入力される。そして位相比較回路３３０の位相比較器ＬＴ１〜ＬＴｎが、ＤＬＬ回路３１０からの遅延クロック信号ＤＬＣＫ１〜ＤＬＣＫｎの位相と信号ＳＴＰ１の位相を比較する。そして信号ＳＴＰ１の遷移タイミングが、遅延クロック信号ＤＬＣＫｉ−１とＤＬＣＫｉとの間にある場合には、位相比較器ＬＴｉの出力信号ＬＱｉがアクティブになる。これにより信号ＳＴＡ１と信号ＳＴＰ１の遷移タイミングの時間差ＴＤＦ１が例えばｉ×Δｔであると特定でき、分解能Δｔ＝｜１／ｆ１−１／ｆ２｜での時間デジタル変換が可能になる。

図１５は２Ｄバーニア型の例であり、時間デジタル変換回路ＴＤＣ１は、ＤＬＬ回路３４０、３５０、セレクター３４２、３５２、比較器アレイ部３６０を含む。ＤＬＬ回路３４０は図１４と同様に複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号ＤＫＡ１〜ＤＫＡｎが比較器アレイ部３６０に出力される。ＤＬＬ回路３５０も複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号ＤＫＢ１〜ＤＫＢｍが比較器アレイ部３６０に出力される。そしてＤＬＬ回路３４０、３５０では、複数の遅延素子の少なくとも１つの遅延素子の出力に基づいて遅延素子の遅延時間（遅延量）に対してフィードバック制御が行われ、遅延素子の遅延時間が所望の遅延時間にロックされる。比較器アレイ部３６０は、ｎ列ｍ行の位相比較器ＬＴ１１〜ＬＴｎｍを有し、これらの位相比較器ＬＴ１１〜ＬＴｎｍでの位相比較結果であるデジタル信号ＤＬＱ１１〜ＤＬＱｎｍに基づいて、信号ＳＴＡとＳＴＰの時間差に対応するデジタル値が求められる。

第１のモードでは、セレクター３４２、３５２が、各々、クロック信号ＣＫ１、ＣＫ２を選択し、ＣＫ１が信号ＳＬＱ１としてＤＬＬ回路３４０に入力され、ＣＫ２が信号ＳＬＱ２としてＤＬＬ回路３５０に入力される。そしてＤＬＬ回路３４０では、複数の遅延素子の全体の遅延時間がクロック信号ＣＫ１の１周期分の時間ＴＣＫ１となるように、各遅延素子の遅延時間がロックされる。ＤＬＬ回路３５０では、全体の遅延時間がクロック信号ＣＫ２の１周期分の時間ＴＣＫ２となるように、各遅延素子の遅延時間がロックされる。クロック信号ＣＫ１、ＣＫ２のクロック周波数はｆ１＜ｆ２（ＴＣＫ１＞ＴＣＫ２）に設定されており、ＤＬＬ回路３４０、３５０の遅延素子の段数ｎ、ｍは、ｎ＝ｍ＝ｋで同一となっている。従って、ＤＬＬ回路３４０の遅延素子の遅延時間ＤＬＡ＝ＴＣＫ１／ｋの方がＤＬＬ回路３５０の遅延素子の遅延時間ＤＬＢ＝ＴＣＫ２／ｋに比べて長くなる。そして第２のモードでは、セレクター３４２、３５２により、信号ＳＴＡ１がＤＬＬ回路３４０に入力され、信号ＳＴＰ１がＤＬＬ回路３５０に入力される。信号ＳＴＡ１の遷移タイミングの方が信号ＳＴＰ１の遷移タイミングよりも早いが、ＤＬＬ回路３４０での遅延素子の遅延時間ＤＬＡの方がＤＬＬ回路３５０での遅延時間ＤＬＢに比べて長くなっている。従って信号ＳＴＡ１の遷移タイミングが信号ＳＴＰ１の遷移タイミングを追い越す時間を、公知に手法により、比較器アレイ部３６０からのデジタル信号ＤＬＱ１１〜ＤＬＱｎｍに基づき特定することで、信号ＳＴＡ１とＳＴＰ１の時間差に対応するデジタル値が求められる。

図１４、図１５の時間デジタル変換回路ＴＤＣ１では、発振子ＸＴＡＬ１、ＸＴＡＬ２を用いて生成されたクロック信号ＣＫ１、ＣＫ２を用いて時間デジタル変換が行われる。従って半導体素子の遅延時間だけを用いる従来手法に比べて、時間デジタル変換の高性能化を図れる。特にクロック信号ＣＫ１、ＣＫ２をＰＬＬ回路等の同期化回路により位相同期させることで、時間デジタル変換の更なる高性能化や処理の簡素化を図れる利点がある。

７．電子機器、移動体
図１６に本実施形態の回路装置を含む電子機器の構成例を示す。電子機器５００は物理量測定装置４００、処理部５２０を含む。物理量測定装置４００は、回路装置１０、発振子ＸＴＡＬ１〜ＸＴＡＬ３を含む。また電子機器５００は、通信部５１０、操作部５３０、表示部５４０、記憶部５５０、アンテナＡＮＴを含むことができる。電子機器５００としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器（超音波測定装置、脈波計等）、車載機器（自動運転用の機器等）、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末（スマートフォン等）、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０（処理回路）は、電子機器５００の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図１７に本実施形態の回路装置（物理量測定装置）を含む移動体の例を示す。本実施形態の回路装置１０は、例えば車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図１７は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置１０と発振子を有する物理量測定装置（不図示）が組み込まれる。制御装置２０８は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車２０６の周囲の物体の距離情報が測定された場合に、制御装置２０８は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。なお本実施形態の回路装置１０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６やロボット等の移動体に設けられる種々の機器に組み込むことができる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…回路装置、１２…制御回路、２０…処理回路、２２…演算回路、
３０…ＡＦＥ回路（アナログフロントエンド回路）、３２…測定回路、
３４…Ａ／Ｄ変換回路、５０…Ａ／Ｄ変換回路、１０１，１０２，１０３…発振回路、
１２０…第１のＰＬＬ回路、１２１…制御信号生成回路、１３０…第２のＰＬＬ回路、
１３１…制御信号生成回路、２０６…自動車、２０７…車体、２０８…制御装置、
２０９…車輪、３１０…ＤＬＬ回路、３１２…セレクター、３２０…調整回路、
３３０…位相比較回路、３４０…ＤＬＬ回路、３４２…セレクター、
３５０…ＤＬＬ回路、３５２…セレクター、３６０…比較器アレイ部、
４００…物理量測定装置、４１０…処理装置、４２０…発光部、４３０…受光部、
４４０，４５０…ローパスフィルター、５００…電子機器、５１０…通信部、
５２０…処理部、５３０…操作部、５４０…表示部、５５０…記憶部、
ＡＤＣ…Ａ／Ｄ変換器、ＡＭＰ…増幅回路、ＣＢ…キャパシター、
ＣＰ０…比較回路、ＣＰ１〜ＣＰ４…第１〜第４の比較回路、ＤＱ…デジタル値、
ＤＱ１〜ＤＱ４…第１〜第４の時間デジタル変換値、ＩＶＢ１…インバーター、
ＳＬＡ…セレクター、ＳＴＡ…第１の信号、
ＳＴＡ１〜ＳＴＡ４…第１〜第４のスタート信号（比較結果信号）、
ＳＴＰ…第２の信号（対象信号）、
ＳＴＰ１〜ＳＴＰ４…第１〜第４のストップ信号（比較結果信号）、
ＳＷＢ２…スイッチ素子（スイッチ）、ＴＣＰ…比較期間、
ＴＤＣ１〜ＴＤＣ４…第１〜第４の時間デジタル変換回路、ＴＤＦ…時間差、
ＴＲＳ…初期化期間、Ｖｏｓ…測定電圧、Ｖｔｈ０…しきい値電圧、
Ｖｔｈ１〜Ｖｔｈ４…第１〜第４のしきい値電圧、
ＸＴＡＬ１〜ＸＴＡＬ３…第１〜第３の発振子、ｔ０…遷移タイミング

Claims (12)

1. 対象信号が入力されるアナログフロントエンド回路と、
   前記アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路と、
   を含み、
   前記アナログフロントエンド回路は、
   前記対象信号の電圧レベルと第１〜第ｎのしきい値電圧（ｎは２以上の整数）との間の比較を行い、第１〜第ｎの比較結果信号を出力する第１〜第ｎの比較回路を有し、
   前記処理回路は、
   前記第１〜第ｎの比較結果信号と前記アナログフロントエンド回路の遅延時間情報とに基づいて、前記対象信号の遷移タイミングを求めることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記処理回路は、
   前記第１〜第ｎの比較結果信号に基づいて、前記対象信号についての時間に対する電圧変化の特性を表す時間電圧特性情報を求め、前記時間電圧特性情報に基づいて前記遅延時間情報を求めることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記アナログフロントエンド回路は、
   少なくとも１つの前記第１〜第ｎの比較結果信号の遷移タイミングにおける前記対象信号の電圧レベルに基づく測定電圧を測定する測定回路を有し、
   前記処理回路は、
   前記測定電圧に基づいて前記遅延時間情報を求めることを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記測定回路は、
   第ｉの比較結果信号（ｉは１以上ｎ以下の整数）の遷移タイミングにおける前記対象信号の電圧レベルをサンプリングするサンプリング回路と、
   前記サンプリング回路によりサンプリングされた電圧レベルと、第ｉのしきい値電圧とが入力され、前記サンプリング回路によりサンプリングされた電圧レベルと前記第ｉのしきい値電圧の差分電圧を前記測定電圧としてＡ／Ｄ変換するＡ／Ｄ変換回路と、
   を有することを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記測定回路は、
   前記第１〜第ｎの比較結果信号のうちいずれかを前記第ｉの比較結果信号として選択するセレクターを有することを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   第ｊの比較回路（ｊは１以上ｎ以下の整数）は、
   初期化期間において第ｊのしきい値電圧が一端に入力され、比較期間において前記対象信号が前記一端に入力されるキャパシターと、
   前記キャパシターの他端に接続される増幅回路と、
   を有することを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記増幅回路は、
   インバーターと、
   前記初期化期間において前記インバーターの出力と入力を接続し、前記比較期間において前記インバーターの出力と入力を非接続にするスイッチと、
   を有することを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記アナログフロントエンド回路は、
   第１の信号としきい値電圧とを比較する第１の信号用比較回路を有し、
   前記処理回路は、
   前記第１の信号用比較回路からの出力信号と前記第１〜第ｎの比較結果信号との間の遷移タイミングの時間差をデジタル値に変換して第１〜第ｎの時間デジタル変換値を出力する第１〜第ｎの時間デジタル変換回路と、
   前記第１〜第ｎの時間デジタル変換値と前記遅延時間情報とに基づいて、前記第１の信号と前記対象信号である第２の信号との間の遷移タイミングの時間差を求める演算回路と、
   を有することを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   第ｋの時間デジタル変換値をｔｋ（ｋは１以上ｎ以下の整数）とし、第ｍの時間デジタル変換値をｔｍ（ｍは１以上ｎ以下でｍ≠ｋの整数）とし、第ｋのしきい値電圧をＶｔｈｋとし、第ｍのしきい値電圧をＶｔｈｍとし、第ｍの比較結果信号の遷移タイミングにおける前記対象信号の前記電圧レベルをＶｓｍｐとしたとき、
   前記アナログフロントエンド回路は、
   Ｖｏｓ＝Ｖｓｍｐ−Ｖｔｈｍを測定する測定回路を有し、
   前記遅延時間情報は、
   ｔｃ＝Ｖｏｓ×（ｔｍ−ｔｋ）／（Ｖｔｈｍ−Ｖｔｈｋ）であり、
   前記演算回路は、
   ｔ０＝（Ｖｔｈｍ×ｔｋ−Ｖｔｈｋ×ｔｍ）／（Ｖｔｈｍ−Ｖｔｈｋ）−ｔｃを前記対象信号の遷移タイミングとして求めることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする物理量測定装置。
11. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
12. 請求項１乃至９のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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