JP2019027843A - 回路装置、物理量測定装置、電子機器及び移動体 - Google Patents
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Abstract
【課題】対象信号の遷移タイミングを高精度に検出することが可能な回路装置、物理量測定装置、電子機器及び移動体等を提供すること。
【解決手段】回路装置10は、対象信号(STP)が入力されるアナログフロントエンド回路(AFE回路30)と、アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路20と、を含む。アナログフロントエンド回路は、対象信号の電圧レベルとしきい値電圧Vth1〜Vth4との間の比較を行い、比較結果信号(STP1〜STP4)を出力する比較回路CP1〜CP4を有する。処理回路20は、比較結果信号(STP1〜STP4)とアナログフロントエンド回路の遅延時間情報とに基づいて、対象信号の遷移タイミングを求める。
【選択図】 図2
【解決手段】回路装置10は、対象信号(STP)が入力されるアナログフロントエンド回路(AFE回路30)と、アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路20と、を含む。アナログフロントエンド回路は、対象信号の電圧レベルとしきい値電圧Vth1〜Vth4との間の比較を行い、比較結果信号(STP1〜STP4)を出力する比較回路CP1〜CP4を有する。処理回路20は、比較結果信号(STP1〜STP4)とアナログフロントエンド回路の遅延時間情報とに基づいて、対象信号の遷移タイミングを求める。
【選択図】 図2
Description
本発明は、回路装置、物理量測定装置、電子機器及び移動体等に関する。
従来より、時間をデジタル値に変換する時間デジタル変換回路が知られている。例えば、TOF(Time Of Flight)の手法を用いて距離計測を行うレーザーレーダー等に時間デジタル変換回路が用いられている。レーザーレーダーでは、所与の発光タイミングでレーザーを発光させて目標に照射し、その目標から反射したレーザー光を受光し、発光タイミングを示す発光信号と受光信号との間の時間差に基づいて目標までの距離を計測する。
このようなレーザーレーダーの従来例は、例えば特許文献1に開示されている。特許文献1の従来技術では、目標から反射したレーザー光の受光信号の信号レベルを時系列にA/D変換し、その時系列にA/D変換された信号レベルに対して移動平均処理やピーク検出処理を行い、その処理の結果に基づいて目標までの距離を検出している。この従来技術では、受光信号を時系列にA/D変換するために、非常に高速なサンプリングレート(2GHz)のA/D変換器を用いている。
時間を高精度に計測するために、対象信号の遷移タイミングを高精度に検出するという要求がある。例えば、時間デジタル変換が高性能(例えば高分解能や低測定ばらつき等)になると、遷移タイミングの検出誤差が時間計測の誤差に影響を与えるおそれがある。
上述の距離計測では、対象信号である受光信号の遷移タイミングを高精度に検出することで、距離計測を高精度化することが可能である。特許文献1の従来技術では、非常に高速なサンプリングレートのA/D変換器を用いて受光信号をA/D変換することで、高精度化を図っている。しかしながら、高速なサンプリングレートのA/D変換器は高価であり、コストの上昇を招く。
本発明は、上記の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
本発明の一態様は、対象信号が入力されるアナログフロントエンド回路と、前記アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路と、を含み、前記アナログフロントエンド回路は、前記対象信号の電圧レベルと第1〜第nのしきい値電圧との間の比較を行い、第1〜第nの比較結果信号を出力する第1〜第nの比較回路(nは2以上の整数)を有し、前記処理回路は、前記第1〜第nの比較結果信号と前記アナログフロントエンド回路の遅延時間情報とに基づいて、前記対象信号の遷移タイミングを求める回路装置に関係する。
本発明の一態様によれば、対象信号と第1〜第nのしきい値電圧との間の比較により得られた比較結果信号に基づいて対象信号の遷移タイミングを求めることができる。この比較結果信号から対象信号の電圧レベルの時間変化の情報を得ることが可能となり、対象信号の遷移タイミングの検出精度を高めることができる。また本発明の一態様によれば、アナログフロントエンド回路の遅延時間情報に基づいて対象信号の遷移タイミングを求めることで、アナログフロントエンド回路における信号の遅延時間を補正することが可能になる。これにより、対象信号の遷移タイミングの検出精度を更に高めることができる。このようにして、例えば高速なサンプリングレートのA/D変換器によらなくても、対象信号の遷移タイミングを高精度に検出することが可能になる。
また本発明の一態様では、前記処理回路は、前記第1〜第nの比較結果信号に基づいて、前記対象信号についての時間に対する電圧変化の特性を表す時間電圧特性情報を求め、前記時間電圧特性情報に基づいて前記遅延時間情報を求めてもよい。
対象信号の波形は、対象信号の取得条件に応じて変化するので、アナログフロントエンド回路に入力される対象信号は種々の時間電圧特性を有する。このように対象信号の時間電圧特性が変化すると、アナログフロントエンド回路における信号の遅延時間が変化するおそれがある。本発明の一態様によれば、第1〜第nの比較結果信号に基づいて対象信号の時間電圧特性情報を求めることができる。そして、その時間電圧特性情報に基づいて遅延時間情報を求めることで、対象信号の遷移タイミングを求める際の遅延時間の補正を高精度化できる。
また本発明の一態様では、前記アナログフロントエンド回路は、少なくとも1つの前記第1〜第nの比較結果信号の遷移タイミングにおける前記対象信号の電圧レベルに基づく測定電圧を測定する測定回路を有し、前記処理回路は、前記測定電圧に基づいて前記遅延時間情報を求めてもよい。
対象信号の電圧レベルが第1〜第nのしきい値電圧を越えたタイミングと、第1〜第nの比較結果信号が遷移するタイミングとの間には遅延がある。このため、比較結果信号が遷移するタイミングでは、対象信号の電圧レベルは第1〜第nのしきい値電圧と異なっている。本発明の一態様によれば、少なくとも1つの比較結果信号の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定することで、上記遅延の情報を取得できる。そして、その測定電圧に基づいて遅延時間情報を求めることで、第1〜第nの比較回路における遅延時間に対応した遅延時間情報を求めることが可能になる。
また本発明の一態様では、前記測定回路は、第iの比較結果信号(iは1以上n以下の整数)の遷移タイミングにおける前記対象信号の電圧レベルをサンプリングするサンプリング回路と、前記サンプリング回路によりサンプリングされた電圧レベルと、第iのしきい値電圧とが入力され、前記サンプリング回路によりサンプリングされた電圧レベルと前記第iのしきい値電圧の差分電圧を前記測定電圧としてA/D変換するA/D変換回路と、を有してもよい。
このようにすれば、第iの比較結果信号の遷移タイミングにおける対象信号の電圧レベルがサンプリングされ、そのサンプリングされた電圧レベルと、第iのしきい値電圧との差分電圧が測定電圧としてA/D変換される。これにより、比較回路の比較結果信号の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定できるようになる。
また本発明の一態様では、前記測定回路は、前記第1〜第nの比較結果信号のうちいずれかを前記第iの比較結果信号として選択するセレクターを有してもよい。
このようにすれば、第1〜第nの比較結果信号のうちの少なくとも1つの比較結果信号の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。具体的には、第iの比較結果信号の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。
また本発明の一態様では、第jの比較回路(jは1以上n以下の整数)は、初期化期間において第jのしきい値電圧が一端に入力され、比較期間において前記対象信号が前記一端に入力されるキャパシターと、前記キャパシターの他端に接続される増幅回路と、を有してもよい。
このようにすれば、初期化期間においてキャパシターの一端に第jのしきい値電圧が入力されることで、第jのしきい値電圧を基準とする電位差をキャパシターに保持させることが可能になる。そして、比較期間においてキャパシターの一端に対象信号が入力されることで、キャパシターの両端の電位差が保持されたまま対象信号の電圧レベルの変化にともなってキャパシターの他端の電圧を変化させることができるようになる。そして、このキャパシターの他端の電圧が増幅回路に入力され、その増幅回路の出力に基づいて比較結果信号を出力できるようになる。
また本発明の一態様では、前記増幅回路は、インバーターと、前記初期化期間において前記インバーターの出力と入力を接続し、前記比較期間において前記インバーターの出力と入力を非接続にするスイッチと、を有してもよい。
このようにすれば、初期化期間においてインバーターの出力と入力が接続されることで、キャパシターの他端がインバーターのしきい値電圧になる。これにより、第jのしきい値電圧とインバーターのしきい値電圧の差分が、キャパシターの両端の電位差として保持される。そして、比較期間においてインバーターの出力と入力が非接続になることで、インバーターが、キャパシターの他端の電圧とインバーターのしきい値電圧との差に基づく論理レベルを出力できるようになる。これにより、対象信号の電圧レベルが第jのしきい値電圧を越えるタイミングを検出して、その検出結果を比較結果信号として出力できる。
また本発明の一態様では、前記アナログフロントエンド回路は、第1の信号としきい値電圧とを比較する第1の信号用比較回路を有し、前記処理回路は、前記第1の信号用比較回路からの出力信号と前記第1〜第nの比較結果信号との間の遷移タイミングの時間差をデジタル値に変換して第1〜第nの時間デジタル変換値を出力する第1〜第nの時間デジタル変換回路と、前記第1〜第nの時間デジタル変換値と前記遅延時間情報とに基づいて、前記第1の信号と前記対象信号である第2の信号との間の遷移タイミングの時間差を求める演算回路と、を有してもよい。
このようにすれば、第1〜第nの時間デジタル変換値に基づいて、アナログフロントエンド回路における信号の遅延を考慮しない場合の第1の信号と第2の信号の間の遷移タイミングの時間差を求めることが可能になる。また、遅延時間情報に基づいて、上記遅延を考慮しない場合の時間差を補正することが可能になる。なお、演算の順序はこれに限定されない。即ち、遅延を考慮しない場合の時間差の演算と、それを補正する演算とを別の演算として行う場合に限定されない。
また本発明の一態様では、第kの時間デジタル変換値をtk(kは1以上n以下の整数)とし、第mの時間デジタル変換値をtm(mは1以上n以下でm≠kの整数)とし、第kのしきい値電圧をVthkとし、第mのしきい値電圧をVthmとし、第mの比較結果信号の遷移タイミングにおける前記対象信号の前記電圧レベルをVsmpとしたとき、前記アナログフロントエンド回路は、Vos=Vsmp−Vthmを測定する測定回路を有し、前記遅延時間情報は、tc=Vos×(tm−tk)/(Vthm−Vthk)であり、前記演算回路は、t0=(Vthm×tk−Vthk×tm)/(Vthm−Vthk)−tcを前記対象信号の遷移タイミングとして求めてもよい。
このようにすれば、対象信号の電圧レベルの時間変化の傾きが、第k、第mの時間デジタル変換値tk、tmから(tm−tk)/(Vthm−Vthk)により求められ、その傾きと測定電圧Vosから遅延時間情報としてtcが求められる。また、アナログフロントエンド回路における遅延を考慮しない場合の対象信号の遷移タイミングが、第k、第mの時間デジタル変換値tk、tmから(Vthm×tk−Vthk×tm)/(Vthm−Vthk)により求められる。そして、その遷移タイミングからtcを減算することで、遅延が補正された対象信号の遷移タイミングを求めることが可能となる。
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む物理量測定装置に関係する。
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
また本発明の更に他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.物理量測定装置、回路装置
図1は、本実施形態の回路装置、及びその回路装置を含む物理量測定装置の第1の構成例である。物理量測定装置400は、回路装置10、処理装置410、発光部420(光源、発光装置)、受光部430(受光センサー、受光装置)、ローパスフィルター440、450を含む。回路装置10は、AFE回路30(アナログフロントエンド回路)、処理回路20(時間デジタル変換回路)を含む。回路装置10は、例えば集積回路装置(半導体回路装置)により実現される。なお、物理量測定装置及び回路装置は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、物理量測定装置は、発光部及び受光部ではなく超音波プローブを含む超音波測定装置であってもよい。また、物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
図1は、本実施形態の回路装置、及びその回路装置を含む物理量測定装置の第1の構成例である。物理量測定装置400は、回路装置10、処理装置410、発光部420(光源、発光装置)、受光部430(受光センサー、受光装置)、ローパスフィルター440、450を含む。回路装置10は、AFE回路30(アナログフロントエンド回路)、処理回路20(時間デジタル変換回路)を含む。回路装置10は、例えば集積回路装置(半導体回路装置)により実現される。なお、物理量測定装置及び回路装置は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えば、物理量測定装置は、発光部及び受光部ではなく超音波プローブを含む超音波測定装置であってもよい。また、物理量測定装置により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
処理装置410は、発光を指示する制御信号LDCTと、発光タイミングを表す発光パルス信号PSTA(広義には発光信号)とを出力する。パルス信号PSTAと制御信号LDCTは同一の信号であってもよい。処理装置410は、例えばMPU(Micro Processing Unit)やCPU(Central Processing Unit)等のプロセッサー、或いはECU(Electronic Control Unit)等の制御装置である。
発光部420は、制御信号LDCTを受けて、光パルス(広義には光)を出力する。発光部420は、例えば光源と、その光源を駆動する駆動回路とを含む。光源は、例えばレーザー光源等である。なお駆動回路は処理装置410に含まれてもよい。受光部430は、測定対象(目標)から反射した光パルスを光電変換して受光パルス信号PSTP(広義には受光信号)を出力する。受光部430は、例えばフォトダイオードやフォトトランジスター等の受光センサーである。
ローパスフィルター440は、発光パルス信号PSTAを平滑化(ノイズ低減、ローパスフィルター処理)して、処理後の信号を第1の信号STA(スタート信号)として出力する。ローパスフィルター450は、受光パルス信号PSTPを平滑化(ノイズ低減、ローパスフィルター処理)して、処理後の信号を第2の信号STP(ストップ信号)として出力する。ローパスフィルター440、450は、例えばキャパシターと抵抗で構成されるパッシブローパスフィルターである。なお、ローパスフィルター440、450が回路装置10に内蔵されてもよい。
AFE回路30は、第1の信号STAの電圧レベルとしきい値電圧とを比較し、第1の信号STAの電圧レベルがしきい値電圧を超えたタイミングを検出する。また第2の信号STPの電圧レベルと複数のしきい値電圧とを比較し、第2の信号STPの電圧レベルが各しきい値電圧を超えたタイミングを検出する。AFE回路30は、これらの比較結果信号を検出情報DTSとして出力する。またAFE回路30は、AFE回路30における信号の遅延時間を補正するための補正用情報を検出情報DTSとして出力する。遅延時間は、AFE回路30に遅延がないと仮定した場合の比較結果信号の出力タイミングと、実際の比較結果信号の出力タイミングとの間の時間差に相当する。補正用情報は、後述するように、所与のタイミングにおける第2の信号STPの電圧値をA/D変換したA/D変換データである。
処理回路20は、検出情報DTSに基づいて、第1の信号STAと第2の信号STPの遷移タイミングの時間差を表すデジタル値DQを求め、そのデジタル値DQを出力する。具体的には、比較結果信号に基づき求められる遷移タイミングの時間差を、A/D変換データに基づき求められる遅延時間情報で補正して、デジタル値DQを求める。遅延時間情報は、AFE回路30における信号の遅延時間を表す情報である。
なお、上記では所与のタイミングにおける第2の信号STPの電圧値をA/D変換したA/D変換データに基づいて遅延時間情報を求める例を説明したが、遅延時間情報はこれに限定されない。例えば、処理回路20に遅延時間情報が入力される構成であってもよい。例えば、回路装置10が、遅延時間情報を記憶するメモリーやレジスター等を含み、処理回路20が、そのメモリーやレジスター等から遅延時間情報を読み出してもよい。
図2は、AFE回路及び処理回路の詳細な構成例である。AFE回路30は、第2の信号STP(ストップ信号)の電圧レベルと、第1〜第4のしきい値電圧Vth1〜Vth4(第1〜第nのしきい値電圧)とを比較し、第1〜第4のストップ信号STP1〜STP4(第1〜第nのストップ信号、第1〜第nの比較結果信号)を出力する第1〜第4の比較回路CP1〜CP4(第1〜第nの比較回路)を含む。STP1〜STP4は波形整形されたストップ信号である。またAFE回路30は、第1の信号STA(スタート信号)に基づいて、第1〜第4のスタート信号STA1〜STA4(第1〜第nのスタート信号、比較結果信号)を出力する比較回路CP0を含む。STA1〜STA4は波形整形されたスタート信号である。またAFE回路30は、ストップ信号STP1〜STP4のうち少なくとも1つのストップ信号の遷移タイミングにおいて、第2の信号STPの電圧レベルを測定し、その測定電圧の情報MSQを出力する測定回路32を含む。
比較回路CP0は、信号STAの電圧レベルとしきい値電圧Vth0を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてスタート信号STA1〜STA4を出力する第1〜第4のバッファー回路を含む。比較回路CP1は、信号STPの電圧レベルとしきい値電圧Vth1を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてストップ信号STP1を出力するバッファー回路を含む。同様に、比較回路CP2、CP3、CP4は、各々、信号STPの電圧レベルとしきい値電圧Vth2、Vth3、Vth4を比較するコンパレーターと、コンパレーターの出力信号をバッファリングしてストップ信号STP2、STP3、STP4を出力するバッファー回路を含む。測定回路32は、ストップ信号STP1〜STP4のうち少なくとも1つのストップ信号の遷移タイミングにおいて、第2の信号STPの電圧レベルをサンプリングするサンプリング回路と、サンプリングされた電圧レベルをA/D変換するA/D変換回路と、を含む。A/D変換された電圧レベルのデータが測定電圧の情報MSQとして出力される。
処理回路20は、第1〜第4の時間デジタル変換値DQ1〜DQ4(第1〜第nの時間デジタル変換値)を出力する第1〜第4の時間デジタル変換回路TDC1〜TDC4(第1〜第nの時間デジタル変換回路)を含む。また処理回路20は、時間デジタル変換値DQ1〜DQ4と測定電圧の情報MSQとに基づいて、第1の信号STAと第2の信号STPの遷移タイミングの時間差を表すデジタル値DQを演算する演算回路22と、を含む。
時間デジタル変換回路TDC1は、スタート信号STA1とストップ信号STP1の遷移タイミングの時間差をデジタル値に変換する処理を行って時間デジタル変換値DQ1を出力する。同様に時間デジタル変換回路TDC2、TDC3、TDC4は、各々、スタート信号STA2、STA3、STA4とストップ信号STP2、STP3、STP4の遷移タイミングの時間差をデジタル値に変換する処理を行って時間デジタル変換値DQ2、DQ3、DQ4を出力する。
演算回路22は、時間デジタル変換値DQ1〜DQ4と測定電圧の情報MSQとに基づいて演算処理を行い、信号STAと信号STPの遷移タイミングの時間差に対応するデジタル値DQを求める。具体的には、時間デジタル変換値DQ1〜DQ4のうち少なくとも2つの時間デジタル変換値に基づく補正前の遷移タイミングと、その少なくとも2つの時間デジタル変換値及び測定電圧の情報MSQに基づく補正値(遅延時間情報)とを求め、その遷移タイミングから補正値を減算してデジタル値DQを求める。なお、補正前の遷移タイミングと補正値とを別々に演算する場合に限定されず、少なくとも2つの時間デジタル変換値及び測定電圧の情報MSQとに基づいて所与の演算式に従ってデジタル値DQが演算されていればよい。演算回路22は、デジタル信号での演算を行うロジック回路で構成される。例えば、演算回路22は、デジタル値DQを演算する処理を時分割処理により実行するDSP(Digital Signal Processor)や、或いはデジタル値DQの演算をハードウェア化したロジック回路である。
比較回路CP1〜CP4のしきい値電圧Vth1〜Vth4は互いに異なる電圧となっており、例えばVth1<Vth2<Vth3<Vth4の関係が成り立っている。これにより、信号STPの傾き情報を得ることができる。従って演算回路22が、信号STPの傾き情報により信号STPの正確な遷移タイミングを特定し、信号STAとSTPの遷移タイミングの時間差に対応するデジタル値DQを求めることができる。また、演算回路22が補正値(遅延時間情報)を求め、その補正値により遷移タイミングを補正してデジタル値DQを求めることで、AFE回路30における信号の遅延時間を補正でき、時間計測を高精度化できる。この演算処理の詳細は図3、図4で後述する。
なお、上記では比較回路CP0がスタート信号STA1〜STA4を時間デジタル変換回路TDC1〜TDC4に出力する例を説明したが、これに限定されない。例えば、比較回路CP0が、コンパレーターと1つのバッファー回路とを含み、バッファー回路がコンパレーターの出力信号をバッファリングしてスタート信号を時間デジタル変換回路TDC1〜TDC4に出力してもよい。また、上記では信号STAが回路装置10の外部から入力される場合を例に説明したが、これに限定されない。例えば、回路装置10が信号STAを自発してもよい。この自発型の場合、スタート信号STA1〜STA4は、AFE回路30から入力されるのではなく、処理回路20の内部で生成されることになる。この場合、比較回路CP0を省略することができる。そして、時間デジタル変換回路TDC1〜TDC4は、自発したスタート信号STA1〜STA4と比較回路CP1〜CP4からのストップ信号STP1〜STP4との間の遷移タイミングの時間差をデジタル値に変換する。
2.時間差のデジタル値の演算処理
図3、図4は、本実施形態における時間差のデジタル値の演算処理を説明する図である。なお以下ではしきい値電圧Vth1、Vth2を用いる例を説明するが、これに限定されず、しきい値電圧Vth1〜Vth4のうちいずれか2つのしきい値を用いればよい。
図3、図4は、本実施形態における時間差のデジタル値の演算処理を説明する図である。なお以下ではしきい値電圧Vth1、Vth2を用いる例を説明するが、これに限定されず、しきい値電圧Vth1〜Vth4のうちいずれか2つのしきい値を用いればよい。
図3に示すように、AFE回路30に入力される信号STPはパルス波形である(パルス波形を含む)。この波形は、例えば光の伝達経路の状況や、光を反射する対象物の特性、受光部の特性、受光信号の伝達経路(例えばローパスフィルター等)の伝達特性等の種々の要因によって、なだらかに変化する波形(なまった波形)となっている。本実施形態では、比較回路CP1、CP2が、信号STPの電圧レベルがしきい値電圧Vth1、Vth2を越えたタイミングt1、t2を検出する。そして処理回路20が、信号STPの波形を近似する直線を求め、その直線を外挿して直線のゼロクロス点(STPの電圧レベルがゼロとなる点)を求め、そのゼロクロス点を遷移タイミングt0として求める。図4で説明するように、実際に検出されるタイミングt1、t2は理想的なタイミングから遅延するので、遷移タイミングt0を求める際に、測定回路32からの測定電圧の情報MSQに基づいて補正を行う。
図4のSG1は、AFE回路30に入力される信号STPの電圧波形を模式的に(直線的に)示したものである。SG2は、AFE回路30における信号の遅延時間だけ仮想的に遅延させた信号STPの電圧波形である。
比較回路CP1、CP2は、信号STPの電圧レベルがしきい値電圧Vth1、Vth2より小さい場合にはローレベル(第1の論理レベル)のストップ信号STP1、STP2を出力し、信号STPの電圧レベルがしきい値電圧Vth1、Vth2より大きい場合にはハイレベル(第2の論理レベル)のストップ信号STP1、STP2を出力する。AFE回路30における信号の遅延が無いと仮定した理想的な場合、ストップ信号STP1、STP2は、タイミングtx1、tx2でローレベルからハイレベルに変化する。実際には、AFE回路30における信号の遅延時間だけタイミングが遅れるので、タイミングt1、t2(t1>tx1、t2>tx2)でストップ信号STP1、STP2がローレベルからハイレベルに変化する。
この遅延時間を補正するために、測定回路32はタイミングt2における信号STPの電圧レベルをサンプリングする。このサンプリングされた電圧をVsmpとする。測定回路32は、電圧Vsmpとしきい値電圧Vth2の差分電圧である測定電圧VosをA/D変換し、そのA/D変換データを測定電圧の情報MSQとして出力する。処理回路20は、比較回路CP1、CP2により検出されたタイミングt1、t2と、測定回路32により測定された測定電圧Vosとに基づいて、下式(1)〜(3)により信号STPの遷移タイミングt0を求める。t0’は、AFE回路30における信号の遅延が無いと仮定した理想的な場合の遷移タイミングを表す。tcは、遷移タイミングを補正する補正値であり、AFE回路30における信号の遅延時間に対応する。
補正値tcは、しきい値電圧Vth1、Vth2及びタイミングt1、t2から求めた直線の傾きで、測定回路32により測定された測定電圧Vosを除算した値になっている。このような補正値tcで遷移タイミングを補正することで、AFE回路30における信号の遅延を補正した高精度な時間デジタル変換が可能になる。
なお、上式(1)〜(3)は演算の順序を限定するものではない。即ち、下式(2)、(3)によりt0’、tcを演算してから下式(1)によりt0を求めてもよいし、下式(2)、(3)を下式(1)に代入した式に基づく演算によりt0を求めてもよい。
また、図3、図4では信号STP1、STP2の遷移タイミングを用いて信号STPの遷移タイミングt0を求めているが、本実施形態においては信号STA1、STA2と信号STP1、STP2の遷移タイミングの時間差に基づいて、信号STAと信号STPの遷移タイミングの時間差が求められる。即ち、タイミングt1は、信号STA1と信号STP1の遷移タイミングの時間差として計測され、タイミングt2は、信号STA2と信号STP2の遷移タイミングの時間差として計測される。そして、遷移タイミングt0は、信号STAと信号STPの遷移タイミングの時間差として演算される。
以上の実施形態によれば、回路装置10は、対象信号(STP)が入力されるAFE回路30(アナログフロントエンド回路)と、AFE回路30からの出力信号(DTS)に基づいて演算処理を行う処理回路20と、を含む。AFE回路30は、対象信号の電圧レベルとしきい値電圧Vth1〜Vth4(第1〜第nのしきい値電圧(nは2以上の整数))との間の比較を行い、比較結果信号(STP1〜STP4。第1〜第nの比較結果信号)を出力する比較回路CP1〜CP4(第1〜第nの比較回路)を有する。処理回路20は、比較結果信号(STP1〜STP4)とAFE回路30の遅延時間情報とに基づいて、対象信号の遷移タイミング(t0)を求める。
このようにすれば、対象信号としきい値電圧Vth1〜Vth4との間の比較により得られた比較結果信号に基づいて対象信号の遷移タイミングを求めることができる。対象信号の電圧レベルがしきい値電圧Vth1〜Vth4になったタイミングを比較結果信号から知ることができるので、その情報から対象信号の電圧レベルの時間変化の情報を得ることができる。この時間変化の情報から、対象信号の遷移タイミングを正確に推定できるようになる。例えば、上式(1)〜(3)では比較結果信号に基づいて対象信号の電圧レベルの時間変化を直線で近似して、その直線のゼロクロス点から対象信号の遷移タイミングを推定できる。
例えば図5、図6に示すように、1つのしきい値電圧Vthを用いて対象信号(STP)の遷移タイミングを検出したとする。図5、図6のtrfは、基準となるタイミング(例えば信号STAの遷移タイミング)である。図5、図6では、対象信号の電圧レベルがしきい値電圧Vthとなるタイミングt1a、t1bが対象信号の遷移タイミングとして検出される。このとき、図5のように対象信号の波高が高い場合(例えば図1の距離測定装置において対象物の距離が近い場合)、波形の立ち上がりでしきい値電圧Vthに達する。一方、図6のように対象信号の波高が低い場合(例えば図1の距離測定装置において対象物の距離が遠い場合)、波形のピークに近い位置でしきい値電圧Vthに達する。このため、遷移タイミングとして検出されるt1a、t1bは対象信号の波形(例えば、波高や、時間変化の傾き等)に依存して誤差を含んだ値になっている。例えば、対象信号の電圧レベルがゼロから上昇し始めるタイミングを基準にすると、その基準からt1a、t1bまでの時間は、対象信号の波形に依存して異なった時間になる。この点、本実施形態によれば、対象信号の電圧レベルと複数のしきい値電圧を比較することによって、例えば対象信号の波形の直線近似等が可能になり、対象信号の遷移タイミングの検出誤差を低減できる。
また本実施形態によれば、AFE回路30の遅延時間情報に基づいて対象信号の遷移タイミングを求めることで、更に高精度に対象信号の遷移タイミングを検出できる。即ち、遅延時間情報に基づいて、AFE回路30における対象信号の遅延時間を補正することが可能になり、対象信号の遷移タイミングの検出誤差を低減できる。例えば上式(1)〜(3)では補正値tcが遅延時間情報に対応しており、この遅延時間情報により遷移タイミングが補正される。例えば、遅延時間が、時間デジタル変換の分解能又は精度(ばらつき)の同程度以上である場合、遅延時間が時間デジタル変換の性能に与える影響が大きくなるおそれがある。本実施形態では、その遅延時間を補正することによって、高性能な時間デジタル変換(高性能な物理量測定)を実現できるようになる。
以上のように、本実施形態では比較回路CP1〜CP4の比較結果信号とAFE回路30の遅延時間情報に基づいて対象信号の遷移タイミングを高精度に検出可能である。このため、物理量測定装置の低コスト化を図ることができる。例えば、特許文献1の従来技術では、受光信号の波形を計測するための高サンプリングレートのA/D変換器を用いているが、本実施形態では、そのような高サンプリングレートのA/D変換器によらなくても、対象信号の遷移タイミングを高精度に検出できる。
また本実施形態では、処理回路20は、比較結果信号(STP1〜STP4)に基づいて、対象信号(STP)についての時間に対する電圧変化の特性を表す時間電圧特性情報を求め、その時間電圧特性情報に基づいて遅延時間情報を求める。
対象信号の波形は、対象信号の取得条件(物理量の測定条件)に応じて変化するので、AFE回路30に入力される対象信号は種々の時間電圧特性を有する。例えば、図5、図6に示すように、対象信号の波高が変わると対象信号の電圧レベルの時間変化の傾きが変化する。また、図1のような距離測定装置では、光の伝達経路の状況や、光を反射する対象物の特性、受光部の特性等の測定条件によって対象信号の波形が変化する。このように対象信号の時間電圧特性が変化すると、AFE回路30における対象信号の遅延時間が変化する場合がある。例えば、対象信号の電圧レベルの時間変化の傾きが小さいほど、比較回路CP1〜CP4(コンパレーター)の反応時間が長くなる傾向にある。この点、本実施形態によれば、比較回路CP1〜CP4の比較結果信号に基づいて対象信号の時間電圧特性情報を求めることができる。そして、その時間電圧特性情報に基づいて遅延時間情報を求めることで、対象信号の遷移タイミングを求める際の遅延時間の補正を高精度化できる。
なお、図4及び上式(1)〜(3)では、対象信号の電圧レベルの時間変化の傾きが時間電圧特性情報に対応しているが、時間電圧特性情報はこれに限定されない。例えば、比較結果信号(STP1〜STP4)のうち3つ以上の比較結果信号の遷移タイミングを用いて、対象信号の電圧レベルの時間変化を曲線で近似(フィッティング)し、その曲線の情報を時間電圧特性情報としてもよい。そして、その曲線と測定電圧Vosに基づいて対象信号の遷移タイミングを求めてもよい。
また本実施形態では、AFE回路30は、比較回路CP1〜CP4のうちの少なくとも1つの比較回路の比較結果信号(STP1〜STP4のうちの少なくとも1つ)の遷移タイミングにおける対象信号(STP)の電圧レベルに基づく測定電圧Vosを測定する測定回路32を有する。処理回路20は、測定電圧Vosに基づいて遅延時間情報を求める。
図4で説明したように、対象信号の電圧レベルがしきい値電圧Vth1〜Vth4を越えたタイミングと、比較回路CP1〜CP4の比較結果信号が遷移するタイミングとの間には遅延がある。このため、比較結果信号が遷移するタイミングでは、対象信号の電圧レベルはしきい値電圧Vth1〜Vth4と異なっている。本実施形態では、少なくとも1つの比較回路の比較結果信号の遷移タイミングにおける対象信号(STP)の電圧レベルに基づく測定電圧Vosを測定することで、上記遅延の情報を取得できる。そして、その測定電圧Vosに基づいて遅延時間情報を求めることで、比較回路CP1〜CP4における実際の遅延時間に対応した遅延時間情報を求めることが可能になる。上述したように、AFE回路30における遅延時間は、対象信号の取得条件(物理量の測定条件)に応じて異なったものとなる。本実施形態によれば、このような遅延時間の変動があっても正確な遅延時間情報を取得することができる。
なお、図4では測定電圧Vosは、比較結果信号(STP2)の遷移タイミングにおける対象信号(STP)の電圧レベル(Vsmp)と、しきい値電圧Vth2との差分電圧である。但し測定電圧はこれに限定されず、比較結果信号の遷移タイミングにおける対象信号の電圧レベルに対応した電圧であればよい。例えば、測定電圧は、比較結果信号の遷移タイミングにおける対象信号の電圧レベルそのものであってもよい。この場合、例えばA/D変換回路が、比較結果信号の遷移タイミングにおける対象信号の電圧レベルをA/D変換し、演算回路22が、しきい値電圧Vth2を表すデータをA/D変換データから減算して、図4のVosに対応するデータを取得してもよい。
また、図4及び上式(1)〜(3)では、1つの比較回路の比較結果信号に基づいて測定電圧を測定しているが、これに限定されず、複数の比較回路の比較結果信号に基づいて測定電圧を測定してもよい。即ち、複数の比較結果信号の各々の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定してもよい。この場合、複数の比較結果信号の各々の遷移タイミングに対応して測定電圧が得られ、その複数の測定電圧(のうち1又は複数の測定電圧)に基づいて対象信号の遷移タイミングを求めることが可能になる。
また本実施形態では、AFE回路30は、第1の信号STAとしきい値電圧Vth0とを比較する比較回路CP0(第1の信号用比較回路)を有する。処理回路20は、時間デジタル変換回路TDC1〜TDC4(第1〜第nの時間デジタル変換回路)と、演算回路22とを有する。時間デジタル変換回路TDC1〜TDC4は、比較回路CP0からの出力信号(STA1〜STA4。比較結果信号)と比較回路CP1〜CP4からの比較結果信号(STP1〜STP4)との間の遷移タイミングの時間差をデジタル値に変換して時間デジタル変換値DQ1〜DQ4(第1〜第nの時間デジタル変換値)を出力する。演算回路22は、時間デジタル変換値DQ1〜DQ4と遅延時間情報とに基づいて、第1の信号STAと対象信号である第2の信号STPとの間の遷移タイミングの時間差を求める。
このようにすれば、時間デジタル変換値DQ1〜DQ4に基づいて、遅延を考慮しない場合の信号STAと信号STPの間の遷移タイミングの時間差を求めることが可能になる。また、遅延時間情報に基づいて、遅延を考慮しない場合の時間差を補正することが可能になる。例えば上式(1)〜(3)では、t0’が、遅延を考慮しない場合の時間差に相当し、tcが遅延時間情報に相当する。そして、t0’からtcを減算して補正することで、信号STAと信号STPの間の遷移タイミングの時間差が求められる。
また本実施形態において、時間デジタル変換値DQ1〜DQ4(第1〜第nの時間デジタル変換値)の第kの時間デジタル変換値をtk(kは1以上n以下の整数)とし、第mの時間デジタル変換値をtm(mは1以上n以下でm≠kの整数)とする。なお、本実施形態ではn=4であるが、nは4に限定されない。また、しきい値電圧Vth1〜Vth4(第1〜第nのしきい値電圧)の第kのしきい値電圧をVthkとし、第mのしきい値電圧をVthmとする。また、比較回路CP1〜CP4(第1〜第nの比較回路)の第mの比較回路の比較結果信号(STPm)の遷移タイミングにおける対象信号(STP)の電圧レベルをVsmpとする。このとき、AFE回路30は、Vos=Vsmp−Vthmを測定する測定回路32を有する。遅延時間情報は、tc=Vos×(tm−tk)/(Vthm−Vthk)である。そして、演算回路22は、t0=(Vthm×tk−Vthk×tm)/(Vthm−Vthk)−tcを対象信号の遷移タイミングとして求める。なお、上式(1)〜(3)では、k=1、m=2の場合を説明しているが、これに限定されない。
このようにすれば、対象信号の電圧レベルの時間変化の傾きが、時間デジタル変換値tk、tmから(tm−tk)/(Vthm−Vthk)により求められ、その傾きと測定電圧Vosから遅延時間情報としてtcが求められる。また、AFE回路30における遅延を考慮しない場合の対象信号の遷移タイミングが、時間デジタル変換値tk、tmから(Vthm×tk−Vthk×tm)/(Vthm−Vthk)により求められる。そして、その遷移タイミングからtcを減算することで、遅延が補正された対象信号の遷移タイミングを求めることが可能となっている。
3.AFE回路
図7は、AFE回路の第2の詳細な構成例である。AFE回路30は、比較回路CP0、第1〜第4の比較回路CP1〜CP4、D/A変換回路DACA、DACB(広義には電圧出力回路)、測定回路32を含む。なお、既に上述した構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。
図7は、AFE回路の第2の詳細な構成例である。AFE回路30は、比較回路CP0、第1〜第4の比較回路CP1〜CP4、D/A変換回路DACA、DACB(広義には電圧出力回路)、測定回路32を含む。なお、既に上述した構成要素には同一の符号を付し、その構成要素については適宜説明を省略する。
D/A変換回路DACAは、例えば不図示のレジスター等に設定された設定情報に基づいて、その設定情報に対応するしきい値電圧Vth0を出力する。即ち、設定情報であるコード値をしきい値電圧Vth0にD/A変換する。D/A変換回路DACBは、例えば不図示のレジスター等に設定された設定情報に基づいて、その設定情報に対応するしきい値電圧Vth1〜Vth4を出力する。即ち、設定情報である第1〜第4のコード値をしきい値電圧Vth1〜Vth4にD/A変換する。例えば、D/A変換回路DACA、DACBの各々は、第1の電圧のノードと第2の電圧のノードの間に接続されるラダー抵抗と、ラダー抵抗により分割された複数の電圧のうちいずれかを選択し、選択した電圧をしきい値電圧として出力するスイッチと、で構成される。
なお、D/A変換回路DACA、DACBは、一体のD/A変換回路として構成されてもよい。また、しきい値電圧Vth0、Vth1〜Vth4は固定の電圧であってもよい。この場合、AFE回路30は、D/A変換回路DACA、DACBではなく、しきい値電圧Vth0を出力する電圧出力回路と、しきい値電圧Vth1〜Vth4を出力する電圧出力回路とを含んでもよい。
測定回路32は、セレクターSLA(デジタルセレクター、ロジックセレクター)、セレクターSLB(アナログセレクター)、スイッチ素子SWA(スイッチ)、キャパシターCA、A/D変換回路34を含む。
セレクターSLAには、ストップ信号STP1〜STP4が入力され、セレクターSLAは、ストップ信号STP1〜STP4のいずれかを選択する。セレクターSLAは、選択した信号の論理反転信号をトリガー信号TRX(サンプリング制御信号)として出力する。セレクターSLAは、例えばロジック回路で構成される。
スイッチ素子SWAは、トリガー信号TRXによりオン及びオフが制御される。具体的には、トリガー信号TRXがハイレベル(第2の論理レベル)のときオンになり、トリガー信号TRXがローレベル(第1の論理レベル)のときオフになる。スイッチ素子SWAは、アナログスイッチであり、例えばトランジスターで構成される。
キャパシターCAは、トリガー信号TRXがハイレベルの期間において信号STPの電圧レベルをサンプリングし、トリガー信号TRXがハイレベルからローレベルになったときの信号STPの電圧レベルをホールドする。
セレクターSLBには、しきい値電圧Vth1〜Vth4が入力され、セレクターSLBは、しきい値電圧Vth1〜Vth4のいずれかを選択し、選択したしきい値電圧を電圧Vthsとして出力する。具体的には、セレクターSLAがストップ信号STP1を選択しているとき、セレクターSLBがしきい値電圧Vth1を選択する。同様に、セレクターSLAがストップ信号STP2、STP3、STP4を選択しているとき、各々、セレクターSLBがしきい値電圧Vth2、Vth3、Vth4を選択する。例えば、セレクターSLBは、トランジスターで構成されたアナログスイッチにより構成される。
A/D変換回路34には、キャパシターCAがサンプリングしてホールドしている電圧Vsmpと、セレクターSLBにより選択された電圧Vthsとで構成される差動電圧が入力される。A/D変換回路34は、この差動電圧をA/D変換し、そのA/D変換データを測定電圧の情報MSQとして出力する。
A/D変換回路34は、増幅回路AMP(差動増幅回路)、A/D変換器ADCを含む。増幅回路AMPには、電圧Vsmpと電圧Vthsとで構成される差動電圧が入力される。増幅回路AMPは、この差動電圧を差動増幅し、増幅後の差動電圧をA/D変換器ADCに出力する。増幅回路AMPは、例えばゲインを可変に設定可能なプログラマブルゲインアンプである。或いは、増幅回路AMPはゲインが固定の増幅回路であってもよい。A/D変換器ADCは、増幅回路AMPからの差動電圧をA/D変換し、そのA/D変換データを測定電圧の情報MSQとして出力する。A/D変換器ADCの方式としては、例えば逐次比較型、フラッシュ型、パイプライン型又は二重積分型等を採用できる。
図8は、比較回路の詳細な構成例である。なお、以下では比較回路CP2を例に説明するが、比較回路CP1、CP3、CP4も同様な構成である。また図8では、セレクターSLAがストップ信号STP2をトリガー信号TRXとして選択し、セレクターSLBがしきい値電圧Vth2を選択している例を説明し、セレクターSLA、SLBの図示を省略する。なお、信号STAとしきい値電圧Vth0とを比較する比較回路CP0についても、図8の比較回路CP2と同様に構成できる。
比較回路CP2は、リセット信号RSKでオン及びオフが制御されるスイッチ素子SWB1、SWB2(スイッチ)と、リセット信号RSKの論理反転信号RSKXでオン及びオフが制御されるスイッチ素子SWB3、SWB4(スイッチ)と、を含む。また比較回路CP2は、入力電圧をバッファリングして、入力電圧と同じ電圧の出力電圧を出力するバッファー回路BFBと、バッファー回路BFBの出力とインバーターIVB1の入力との間に設けられるキャパシターCBと、スイッチ素子SWB2により入出力が帰還されるインバーターIVB1(増幅回路)と、インバーターIVB1の出力がスイッチ素子SWB4を介して入力されるインバーターIVB2と、を含む。スイッチ素子SWB1〜SWB4は、アナログスイッチであり、例えばトランジスターで構成される。バッファー回路BFBは、例えばアンプ回路であり、例えばボルテージフォロア等である。なお、図2において比較回路がコンパレーターとバッファー回路で構成されると説明したが、図8において、スイッチ素子SWB1〜SWB4、バッファー回路BFB、キャパシターCB、インバーターIVB1がコンパレーターに相当し、インバーターIVB2がバッファー回路に相当する。
図9は、AFE回路の動作を説明するタイミングチャートである。ここでは、図8の構成を図7に適用した場合のAFE回路30の動作を説明する。なお、以下では比較回路CP2の動作を例に説明するが、比較回路CP1、CP3、CP4も同様の動作である。
図9に示すように、初期化期間TRSにおいてリセット信号RSKがハイレベルになり、比較回路CP2のスイッチ素子SWB1、SWB2がオンになり、スイッチ素子SWB3、SWB4がオフになる。そうすると、スイッチ素子SWB1を介してバッファー回路BFBにしきい値電圧Vth2が入力され、インバーターIVB1の入出力がスイッチ素子SWB2により帰還される。バッファー回路BFBがバッファリングしたしきい値電圧Vth2がキャパシターCBの一端に入力され、インバーターIVB1のしきい値電圧(ロジカルしきい値電圧)がキャパシターCBの他端に入力される。
次に、比較期間TCPにおいてリセット信号RSKがローレベルになり、比較回路CP2のスイッチ素子SWB1、SWB2がオフになり、スイッチ素子SWB3、SWB4がオンになる。そうすると、スイッチ素子SWB3を介してバッファー回路BFBに信号STPが入力され、インバーターIVB1の入出力が非接続(帰還されない状態)となり、インバーターIVB1の出力がスイッチ素子SWB4を介してインバーターIVB2に入力される。このとき、キャパシターCBには、しきい値電圧Vth2とインバーターIVB1のしきい値電圧との差分(初期化期間TRSにおいてキャパシターCBにサンプリングされた電位差)が保持されている。このキャパシターCBに保持された電位差によって比較動作が可能になっている。即ち、信号STPの電圧レベルがしきい値電圧Vth2より低いときは、インバーターIVB1の入力がしきい値電圧より低いので、ストップ信号STP2はローレベルである。信号STPの電圧レベルがしきい値電圧Vth2を越えたとき、インバーターIVB1の入力がしきい値電圧を越えるので、ストップ信号STP2はローレベルからハイレベルに変化する。なお、同様に、比較期間TCPにおいて信号STPの電圧レベルとしきい値電圧Vth1、Vth3、Vth4との比較が行われ、信号STAの電圧レベルとしきい値電圧Vth0との比較が行われる。
比較期間TCPにおいて、信号STAとしてパルス信号が入力されると、その信号STAの電圧レベルとしきい値電圧Vth0とが比較回路CP0により比較され、スタート信号STA1がローレベルからハイレベルになり、ハイレベルからローレベルになる。同様に信号STPとしてパルス信号が入力されると、その信号STPの電圧レベルとしきい値電圧Vth1〜Vth4とが比較回路CP1〜CP4により比較され、ストップ信号STP1〜STP4がローレベルからハイレベルになり、ハイレベルからローレベルになる。Vth1<Vth2<Vth3<Vth4の場合、STP1、STP2、STP3、STP4の順にローレベルからハイレベルになり、STP4、STP3、STP2、STP1の順にハイレベルからローレベルになる。
ストップ信号STP2がローレベルからハイレベルになると、トリガー信号TRXがハイレベルからローレベルになる。トリガー信号TRXがハイレベルの間は、測定回路32のサンプリング動作はサンプリング状態である。即ち、スイッチ素子SWAがオンになっており、信号STPの電圧レベルがキャパシターCAにサンプリングされる。トリガー信号TRXがハイレベルからローレベルになると、スイッチ素子SWAがオンからオフになり、そのときの信号STPの電圧レベル(Vsmp)がキャパシターCAにホールドされる。トリガー信号TRXは、所与のタイミングまでローレベルに保持され、その間はキャパシターCAにサンプリング電圧がホールドされる。所与のタイミングは、例えばA/D変換器ADCが入力電圧のサンプリングを終了した後のタイミングである。
増幅回路AMPは、キャパシターCAにホールドされた電圧(Vsmp)としきい値電圧Vth2の差動電圧を増幅し、A/D変換器ADCは、増幅回路AMPの出力差動電圧をサンプリング及びホールドし、そのホールドした電圧をA/D変換する。サンプリングの終了タイミング(ホールドするタイミング)は、比較期間TCPの終了後、トリガー信号TRXがローレベルからハイレベルになるまでの間の所与のタイミングである。例えばA/D変換器ADCが逐次比較型のA/D変換回路である場合、変換動作において逐次比較動作を行い、その逐次比較動作によって得られたA/D変換データを測定電圧の情報MSQとして出力する。
以上の実施形態によれば、測定回路32は、サンプリング回路とA/D変換回路34とを有する。サンプリング回路は、比較結果信号(STA1〜STA4。第1〜第nの比較結果信号)の第iの比較結果信号(STPi。iは1以上n以下の整数)の遷移タイミングにおける対象信号(STP)の電圧レベルをサンプリングする。A/D変換回路34は、サンプリング回路によりサンプリングされた電圧レベル(Vsmp)と、しきい値電圧Vth1〜Vth4の第iのしきい値電圧Vthi(Vths)とが入力され、サンプリング回路によりサンプリングされた電圧レベル(Vsmp)と第iのしきい値電圧Vthiとの差分電圧を測定電圧VosとしてA/D変換する。
図7、図8では、サンプリング回路は、スイッチ素子SWAとキャパシターCAに対応する。なお、図7、図8では、A/D変換回路34は増幅回路AMPとA/D変換器ADCとを含むが、これに限定されず、例えば増幅回路AMPは省略されてもよい。即ち、サンプリング回路によりサンプリングされた電圧レベルと、第iのしきい値電圧VthiがA/D変換器ADCに入力されてもよい。
本実施形態によれば、第iの比較結果信号(STPi)の遷移タイミングにおける対象信号の電圧レベルがサンプリングされ、サンプリングされた電圧レベル(Vsmp)と、第iのしきい値電圧Vthiとの差分電圧が測定電圧(Vos)としてA/D変換される。これにより、比較回路の比較結果信号の遷移タイミングにおける対象信号の電圧レベルに基づく測定電圧を測定できるようになる。
また本実施形態では、測定回路32は、比較結果信号(STP1〜STP4。第1〜第nの比較結果信号)のうちいずれかを第iの比較結果信号(STPi)として選択するセレクターSLAを有する。サンプリング回路は、セレクターにより選択された第iの比較結果信号(STPi)の遷移タイミングにおける対象信号(STP)の電圧レベルをサンプリングする。
このようにすれば、比較結果信号(STP1〜STP4)のうちの少なくとも1つの比較結果信号の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。具体的には、第iの比較結果信号(STPi)の遷移タイミングにおける対象信号の電圧レベルをサンプリングできるようになる。
また本実施形態では、比較回路CP1〜CP4の第jの比較回路(jは1以上n以下の整数)CPjは、初期化期間TRSにおいてしきい値電圧Vth1〜Vth4のしきい値電圧Vthjが一端に入力され、比較期間TCPにおいて対象信号(STP)が一端に入力されるキャパシターCBと、キャパシターCBの他端に接続される増幅回路(IVB1、SWB2)と、を有する。
このようにすれば、初期化期間TRSにおいてキャパシターCBの一端にしきい値電圧Vthjが入力されることで、しきい値電圧Vthjを基準とする電位差をキャパシターCBに保持させることが可能になる。そして、比較期間TCPにおいてキャパシターCBの一端に対象信号が入力されることで、キャパシターCBの両端の電位差が保持されたまま対象信号の電圧レベルの変化にともなってキャパシターCBの他端の電圧を変化させることができるようになる。そして、このキャパシターCBの他端の電圧が増幅回路に入力され、その増幅回路の出力に基づいて比較結果信号を出力できるようになる。
また本実施形態では、増幅回路は、インバーターIVB1とスイッチ(SWB2)とを有する。スイッチは、初期化期間TRSにおいてインバーターIVB1の出力と入力を接続し、比較期間TCPにおいてインバーターの出力と入力を非接続にする。
このようにすれば、初期化期間TRSにおいてインバーターIVB1の出力と入力が接続されることで、キャパシターCBの他端がインバーターIVB1のしきい値電圧(ロジカルしきい値電圧)になる。これにより、しきい値電圧VthjとインバーターIVB1のしきい値電圧の差分が、キャパシターCBの両端の電位差として保持される。そして、比較期間TCPにおいてインバーターの出力と入力が非接続になることで、インバーターIVB1が、キャパシターCBの他端の電圧を増幅(反転増幅)する増幅回路として機能する。この増幅回路の出力電圧は実質的にローレベル(第1の電源電圧、低電位側電源電圧)又はハイレベル(第2の電源電圧、高電位側電源電圧)であり、入力電圧(キャパシターCBの他端の電圧)と所与のしきい値電圧の差分電圧が正、負の場合、それぞれローレベル、ハイレベルを出力する。これにより、対象信号の電圧レベルがしきい値電圧Vthjを越えるタイミングを検出して、その検出結果を比較結果信号として出力できる。
4.回路装置、物理量測定装置の第2の構成例
図10は、本実施形態の回路装置、及びその回路装置を含む物理量測定装置の第2の構成例である。物理量測定装置400は、第1〜第3の発振子XTAL1〜XTAL3と回路装置10を含む。回路装置10は、AFE回路30と処理回路20と第1、第2のPLL回路120、130を含む。また回路装置10は、発振回路103、制御回路12、信号端子PSA、PSP、発振用の端子P1〜P6を含むことができる。なお、物理量測定装置400は、図1のように発光部420や受光部430等を更に含んだ距離測定装置として構成されてもよい。
図10は、本実施形態の回路装置、及びその回路装置を含む物理量測定装置の第2の構成例である。物理量測定装置400は、第1〜第3の発振子XTAL1〜XTAL3と回路装置10を含む。回路装置10は、AFE回路30と処理回路20と第1、第2のPLL回路120、130を含む。また回路装置10は、発振回路103、制御回路12、信号端子PSA、PSP、発振用の端子P1〜P6を含むことができる。なお、物理量測定装置400は、図1のように発光部420や受光部430等を更に含んだ距離測定装置として構成されてもよい。
発振子XTAL1〜XTAL3は、例えば水晶振動片などの振動片(圧電振動片)により実現される。例えばカット角がATカットやSCカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子XTAL1〜XTAL3は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。
AFE回路30は、信号端子PSA、PSPからの信号STA、STPの波形整形を行う。処理回路20は、波形整形された信号STA、STPの遷移タイミングの時間差をデジタル値DQに変換する。発振回路103は発振子XTAL3を発振させる発振動作を行って、クロック周波数がfrの基準クロック信号CKRを生成する。PLL回路120、130は、各々、基準クロック信号CKRに位相同期したクロック信号CK1、CK2を生成する。具体的にはPLL回路120の制御信号生成回路121が、発振回路101からのクロック信号CK1と発振回路103からの基準クロック信号CKRとの位相比較に基づく制御信号SC1を、発振回路101に出力することで、CK1をCKRに位相同期させる。またPLL回路130の制御信号生成回路131が、発振回路102からのクロック信号CK2と発振回路103からの基準クロック信号CKRとの位相比較に基づく制御信号SC2を、発振回路102に出力することで、CK2をCKRに位相同期させる。クロック信号CK1、CK2が基準クロック信号CKRに位相同期することで、CK1、CK2が位相同期するようになり、CK1、CK2の周波数関係や位相関係を所定の関係に保つことができる。例えばCK1、CK2のクロック周波数をf1、f2とした場合に、PLL回路120、130(同期化回路、制御部)により、N/f1=M/f2の周波数関係(N、Mは2以上の互いに異なる整数)を保つような制御が行われる。このようなクロック信号CK1、CK2を用いて時間デジタル変換を行えば、CK1、CK2を適切な周波数関係に設定して時間デジタル変換を実行できるため、高性能な時間デジタル変換を実現できる。なお制御回路12は、例えばロジック回路で実現され、回路装置10の制御処理などの各種の処理を行う。例えば、制御回路12は、図7のD/A変換回路DACA、DACBに設定情報(コード値)を出力したり、セレクターSLA、SLBを制御する制御信号を出力したり、図8のリセット信号RSKを出力したりする。また発振回路101、102、103は、バッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路(レギュレーター)などを含むことができる。
なお本実施形態では3つの発振子XTAL1〜XTAL3を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は2つであってもよいし、4つ以上であってもよい。例えば図10では2つのPLL回路120、130を設けているが、1つのPLL回路だけを設ける構成にしてもよい。例えばPLL回路が、第1の発振回路により生成されたクロック信号CK1と、当該PLL回路が有する第2の発振回路(VCXO)により生成されたクロック信号CK2との位相比較を行い、位相比較結果(制御電圧)に基づき第2の発振回路の発振周波数を制御して、CK1とCK2を位相同期させる。この場合には第1、第2の発振回路用の2つの発振子だけを設ければよい。
5.時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図11は、信号STA(スタート信号)と信号STP(ストップ信号)の関係を示す図である。処理回路20は、信号STAとSTPの遷移タイミングの時間差TDFをデジタル値DQに変換する。具体的には、AFE回路30が信号STAを波形成形してスタート信号STA1〜STA4を生成し、信号STPを波形成形してストップ信号STP1〜STP4を生成する。そして、時間デジタル変換回路TDC1が、STA1とSTP1の遷移タイミングの時間差TDF1を時間デジタル変換値DQ1に変換する。同様に、時間デジタル変換回路TDC2、TDC3、TDC4が、各々、STA2とSTP2の遷移タイミングの時間差TDF2、STA3とSTP3の遷移タイミングの時間差TDF3、STA4とSTP4の遷移タイミングの時間差TDF4を、時間デジタル変換値DQ2、DQ3、DQ4に変換する。そして演算回路22が、時間差TDF1〜TDF4の時間デジタル変換値DQ1〜DQ4に基づいて時間差TDFのデジタル値DQを求める。デジタル値DQは、例えば上式(1)〜(3)で説明した手法により求められる。即ち、図11のTDF1、TDF2を上式(2)、(3)のt1、t2に代入することで、図11のTDFが上式(1)のt0として求められる。
次に時間デジタル変換の詳細例について説明する。図11は、信号STA(スタート信号)と信号STP(ストップ信号)の関係を示す図である。処理回路20は、信号STAとSTPの遷移タイミングの時間差TDFをデジタル値DQに変換する。具体的には、AFE回路30が信号STAを波形成形してスタート信号STA1〜STA4を生成し、信号STPを波形成形してストップ信号STP1〜STP4を生成する。そして、時間デジタル変換回路TDC1が、STA1とSTP1の遷移タイミングの時間差TDF1を時間デジタル変換値DQ1に変換する。同様に、時間デジタル変換回路TDC2、TDC3、TDC4が、各々、STA2とSTP2の遷移タイミングの時間差TDF2、STA3とSTP3の遷移タイミングの時間差TDF3、STA4とSTP4の遷移タイミングの時間差TDF4を、時間デジタル変換値DQ2、DQ3、DQ4に変換する。そして演算回路22が、時間差TDF1〜TDF4の時間デジタル変換値DQ1〜DQ4に基づいて時間差TDFのデジタル値DQを求める。デジタル値DQは、例えば上式(1)〜(3)で説明した手法により求められる。即ち、図11のTDF1、TDF2を上式(2)、(3)のt1、t2に代入することで、図11のTDFが上式(1)のt0として求められる。
なお図11では、TDFは信号STAとSTPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAとSTPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。例えば本実施形態では、図1で説明したように信号STAを用いて照射光(例えばレーザー光)が対象物(例えば車の周囲の物体)に出射される。そして対象物からの反射光の受光により信号STPが生成される。このようにすれば、信号STAとSTPの遷移タイミングの時間差TDFをデジタル値DQに変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。或いは本実施形態では、信号STAを用いて送信音波(例えば超音波)が対象物(例えば生体)に送信される。そして対象物からの受信音波の受信により信号STPが生成される。このようにすれば対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。なお図11において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
図12は、本実施形態の時間デジタル変換手法を説明する信号波形図である。なお、以下では時間デジタル変換回路TDC1の動作を例に説明するが、時間デジタル変換回路TDC2〜TDC4も同様の動作である。
位相同期タイミングTMAにおいて、クロック信号CK1、CK2の位相同期が行われており、クロック信号CK1、CK2の遷移タイミングが一致している。その後、クロック信号CK1、CK2のクロック間時間差TR(位相差)が、Δt、2Δt、3Δt・・・というように、クロックサイクル(CCT)毎にΔtずつ増えて行く。そして次の位相同期タイミングTMBにおいて、例えばクロック信号CK1、CK2の位相同期が行われ、クロック信号CK1、CK2の遷移タイミングが一致している。
本実施形態では、複数の発振子XTAL1、XTAL2を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路TDC1は、クロック周波数f1、f2の周波数差|f1−f2|に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差|f1−f2|を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能(時間分解能)は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。そして時間デジタル変換回路TDC1は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)となる分解能Δtで、時間をデジタル値に変換する。分解能はΔt=|f1−f2|/(f1×f2)と表され、周波数差|f1−f2|に対応する分解能となっている。
このようにすればクロック周波数f1、f2の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差|f1−f2|を小さくすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数f1、f2を高い周波数にすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号CK1、CK2を発振子XTAL1、XTAL2を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子XTAL1、XTAL2として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数f1、f2の変動を最小限に抑えることができる。従って、分解能Δt=|f1−f2|/(f1×f2)の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。
図12に示すように、位相同期タイミングTMAとTMBの間の期間TABの長さは、クロック信号CK1のNクロック数に対応する長さになっている。また期間TABの長さは、クロック信号CK2のMクロック数に対応する長さになっている。ここでN、Mは2以上の互いに異なる整数である。図12ではN=17、M=16でありN−M=1になっている。またTAB=N/f1=M/f2の関係が成り立っている。f2=16MHzとし、N=17、M=16に設定すれば、f1=17MHzとなり、N/f1=M/f2の関係式が成り立つ。例えばN/f1=M/f2の関係が成り立つように、発振回路101、102の少なくとも一方の発振回路が制御される。このようにすれば位相同期タイミングTMAでクロック信号CK1、CK2の遷移タイミングが一致した後、クロック間時間差TRが、Δt、2Δt、3Δt・・・というようにΔtずつ増えて行く。そして次の位相同期タイミングTMBでは、クロック信号CK1、CK2の遷移タイミングが一致してクロック間時間差TRが0になる。その後、クロックサイクル毎にクロック間時間差TRがΔtずつ増えて行くようになる。
このように、位相同期タイミングで0になり、その後にΔt(分解能)ずつ増えて行くクロック間時間差TRを作り出すことで、分解能Δtで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、分解能Δtでの時間デジタル変換の処理において、図12に示すように、期間TAB内の各クロックサイクル(CCT)でのクロック間時間差TRを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングTMA、TMBにおいてクロック信号CK1、CK2の遷移タイミングを一致(略一致)させることで、時間デジタル変換の精度向上等も図れる。
本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばPLL回路120、130(同期化回路)により、クロック信号CK1、CK2が所与の周波数関係又は位相関係になるように、発振回路101、102の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号CK1、CK2の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのズレに起因する変換誤差の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。
このように本実施形態では、N/f1=M/f2の関係式が成り立つように発振回路が制御される。また時間デジタル変換の分解能は、Δt=|f1−f2|/(f1×f2)の関係式で表される。従って、下式(4)が成り立つようになる。
Δt=|N−M|/(N×f2)=|N−M|/(M×f1) (4)
このようにすれば、時間デジタル変換に要求される分解能Δtに応じてN、M等を設定して、クロック信号CK1、CK2を生成できるようになる。例えば時間デジタル変換の分解能としてΔt=2ns(ナノセカンド)の分解能が要求され、クロック信号CK2のクロック周波数がf2=100MHzであったとする。この場合には、上式(4)において、N=5、M=4に設定することで、分解能Δt=|5−4|/(5×f2)=2nsでの時間デジタル変換を実現できる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=125MHzになる。また時間デジタル変換の分解能としてΔt=1ps(ピコセカンド)の分解能が要求され、クロック信号CK2のクロック周波数がf2=122.865MHzであったとする。この場合には、上式(4)において、N=8139、M=8138に設定することで、分解能Δt=|8139−8138|/(8139×f2)=1psでの時間デジタル変換を実現できる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=122.880MHzになる。
また図12において、位相同期タイミングTMAの後、第1〜第iのクロックサイクル(iは2以上の整数)でのクロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TRは、Δt〜i×Δtとなっている。例えば位相同期タイミングTMAの後、第1のクロックサイクル(CCT=1)ではTR=Δtとなっている。同様に第2〜第15のクロックサイクル(CCT=2〜15)ではTR=2Δt〜15Δtとなっている。即ち、第jのクロックサイクル(1≦j≦i)でのクロック間時間差はTR=j×Δtとなる。
この場合に本実施形態では、信号STA1とSTP1の遷移タイミングの時間差TDF1が、クロック信号CK1、CK2の遷移タイミングのクロック間時間差であるTR=Δt〜i×Δtのいずれに対応するのかを特定することで、TRに対応する時間デジタル変換値DQ1を求める。例えば図12のB1に示すクロックサイクル(CCT=5)ではTR=5Δtとなっている。そして信号STA1、STP1の時間差TDF1はTR=5Δtよりも長く、TDF1>TR=5Δtとなっている。B2に示すクロックサイクル(CCT=14)ではTR=14Δtとなっている。そしてTDF1はTR=14Δtよりも短く、TDF1<TR=14Δtとなっている。B3に示すクロックサイクル(CCT=10)ではTR=10Δtとなっている。そしてTDF1はTR=10Δtと等しく(略同一)なっており、TDF1=TR=10Δtとなっている。従って、信号STA1、STP1の時間差TDF1はTR=10Δtに対応していると特定される。この結果、時間差TDF1に対応する時間デジタル変換値DQ1は、例えばTR=10Δtに対応するデジタル値であると判断できる。このようにすれば、位相同期タイミングTMAの後、Δtずつ増えて行くクロック間時間差TRを利用して、信号STA1とSTP1の時間差TDF1を求める時間デジタル変換を実現できるようになる。
図13は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングTMA、TMBの間の期間を更新期間TPとする。具体的にはクロック信号CK1、CK2の第1、第2の位相同期タイミングの間の期間が更新期間TP1であり、第2、第3の位相同期タイミングの間の期間が更新期間TP2であり、第3、第4の位相同期タイミングの間の期間が更新期間TP3である。更新期間TP2はTP1の次の更新期間であり、TP3はTP2の次の更新期間である。以降の更新期間も同様である。
この場合に処理回路20は、更新期間TP1では例えば第5のクロックサイクル(第mのクロックサイクル。mは1以上の整数)において信号STA1を発生し、発生した信号STA1に対応して信号レベルが変化する信号STP1を取得する。そして第5のクロックサイクルでの信号STA1とSTP1の時間差TDF1とクロック間時間差TR=5Δtとを比較する処理を行う。ここでは、TDF1の方がTR=5Δtよりも長いという比較処理の結果となっている。
更新期間TP1の次の更新期間TP2では、更新期間TP1での比較処理の結果に応じて設定された第14のクロックサイクル(第nのクロックサイクル。nは1以上の整数。mとnは互いに異なる整数)において信号STA1を発生し、発生した信号STA1に対応して信号レベルが変化する信号STP1を取得する。例えば更新期間TP1では、TDF1の方がTR=5Δtよりも長いという比較処理の結果となっている。このため、次の更新期間TP2では、TRが、より長くなるクロックサイクルが設定される。例えば更新期間TP1では、TR=5Δtとなる第5のクロックサイクルで信号STA1を発生していたが、更新期間TP2では、TR=14Δtとなる第14のクロックサイクルで信号STA1を発生する。そして第14のクロックサイクルでのTDF1とTR=14Δtとを比較するための処理を行う。ここでは、TDF1の方がTR=14Δtよりも短いという比較処理の結果となっている。
更新期間TP2の次の更新期間TP3では、更新期間TP2での比較処理の結果に応じて設定された第10のクロックサイクル(CCT=10)において信号STA1を発生する。例えば更新期間TP2では、TDF1の方がTR=14Δtよりも短いという比較処理の結果となっているため、TRがより短くなるクロックサイクルが設定されている。例えばTR=10Δtとなる第10のクロックサイクルで信号STA1を発生している。そして第10のクロックサイクルでのTDF1とTR=10Δtとを比較するための処理を行う。ここでは、TDF1とTR=10Δtが同一(略同一)であるという比較処理の結果となっている。従って、時間差TDF1に対応する時間デジタル変換値DQ1は、TR=10Δtに対応するデジタル値であると判断される。
このように図13では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号STA1を発生させるクロックサイクルが設定され、TDF1とTRの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。
なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う1回の測定期間において信号STA1を複数回発生させて、複数回(例えば1000回以上)の位相比較を行うことで、時間差TDF1に対応する時間デジタル変換値DQ1を求める手法(繰り返し手法)を採用してもよい。或いは、図13において信号STA1を発生するクロックサイクルを指定するクロックサイクル指定値(クロックサイクル指定情報)を回路装置10の記憶部(レジスター)に記憶する。そして各更新期間TP1、TP2、TP3・・・での信号STP1とクロック信号CK2との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差TDF1に対応する時間デジタル変換値DQ1を求める手法(クロックサイクル指定値の更新手法)を採用してもよい。或いは、クロック周波数f1、f2の周波数差に対応する分解能で、信号STA1とSTP1の遷移タイミングの時間差TDF1に対応する時間デジタル変換値DQ1を、バイナリーサーチにより求める手法(バイナリーサーチ手法)を採用してもよい。具体的には、信号STP1とクロック信号CK2の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、時間デジタル変換値DQ1の探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号STA1を発生して位相比較を行い、最終的な時間デジタル変換値DQ1を求めるようにしてもよい。或いは、信号STA1を回路装置10の内部で自発的に発生するのではなく、回路装置10の外部から入力された信号STA1と、発振子XTAL1、XTAL2を用いて生成したクロック信号CK1、CK2とに基づいて、信号STA1とSTP1の遷移タイミングの時間差TDF1に対応する時間デジタル変換値DQ1を求めてもよい。例えば発振回路101、102による発振子XTAL1、XTAL2の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。
6.変形例
次に本実施形態の変形例について説明する。前述の図12、図13では、信号STAを自発的に発生する自発型の時間デジタル変換について説明した。自発型の場合には、回路装置10は、発生した信号STAを例えば図10の信号端子PSAから外部に出力する。そして出力された信号STAに基づいて、パルサー等を有する外部の駆動回路が、発光部等の送信デバイスに対して、スタートパルス(駆動信号)を出力する。例えば駆動回路がマイコン等の外部の処理装置により制御される場合には、信号STAを当該処理装置に出力し、当該処理装置が駆動回路にスタートパルスの出力を指示してもよい。また駆動回路は発光部等の送信デバイスに内蔵されていてもよい。そして受光部等の受信デバイスから、ストップパルスである信号STPが、回路装置10の信号端子PSPに入力され、時間デジタル変換が行われる。
次に本実施形態の変形例について説明する。前述の図12、図13では、信号STAを自発的に発生する自発型の時間デジタル変換について説明した。自発型の場合には、回路装置10は、発生した信号STAを例えば図10の信号端子PSAから外部に出力する。そして出力された信号STAに基づいて、パルサー等を有する外部の駆動回路が、発光部等の送信デバイスに対して、スタートパルス(駆動信号)を出力する。例えば駆動回路がマイコン等の外部の処理装置により制御される場合には、信号STAを当該処理装置に出力し、当該処理装置が駆動回路にスタートパルスの出力を指示してもよい。また駆動回路は発光部等の送信デバイスに内蔵されていてもよい。そして受光部等の受信デバイスから、ストップパルスである信号STPが、回路装置10の信号端子PSPに入力され、時間デジタル変換が行われる。
この場合に、回路装置10の信号STAの出力タイミングから駆動回路のスタートパルスの出力タイミングまでには、信号遅延による時間差があり、この時間差は時間デジタル変換値のオフセットになってしまう。このようなオフセットを除去するためには、例えば駆動回路が出力するスタートパルス(或いは処理装置のスタート指示信号)を回路装置10側に返してもらい、当該スタートパルス(スタート指示信号)を信号STA’として図10の信号端子PSAに入力すればよい。このとき、信号端子PSAを入出力兼用端子として、信号STAを信号端子PSAから出力すると共に、駆動回路からの信号STA’を信号端子PSAに入力してもよい。或いは信号端子PSAとは別に、信号STAの出力用の端子を設けてもよい。そして処理回路20は、図12、図13で説明した手法により、自発的に発生した信号STAの遷移タイミングから、外部の駆動回路(処理装置)から入力された信号STA’の遷移タイミングまでの時間差TDSTAを求める。また信号STAの遷移タイミングから信号STPの遷移タイミングまでの時間差TDSTPを求める。例えば時間差TDSTAは第1の時間デジタル変換部が求め、時間差TDSTPは第2の時間デジタル変換部が求める。そしてこれらの時間差の差分値(TDSTP−TDSTA)から最終的な時間デジタル変換値(DQ)を求めればよい。このようにすれば、上述した信号遅延による時間差に起因するオフセットを除去でき、より適切な時間デジタル変換を実現できる。なお時間差TDSTAについては常時に求める必要は無く、例えば電源投入時等の初期設定時にだけ求めるようにしてもよい。
また時間デジタル変換回路TDC1〜TDC4は、信号STAを自発的に発生しないパッシブ型の回路であってもよい。図14、図15に本実施形態の第1、第2の変形例として、パッシブ型の時間デジタル変換回路TDC1の構成例を示す。なお、時間デジタル変換回路TDC2〜TDC4についても同様に構成できる。TDC2〜TDC4では、図14、図15の信号STA1をSTA2〜STA4に置き換え、信号STP1をSTP2〜STP4に置き換えればよい。
図14の時間デジタル変換回路TDC1は、調整回路320、DLL回路310(DLL:Delay locked Loop)、セレクター312、位相比較回路330を含む。DLL回路310は複数の遅延素子DE1〜DEnを含む。第1のモードでは、クロック信号CK1を選択し、CK1が信号SLQとしてDLL回路310に入力される。そして調整回路320は、遅延素子DE1〜DEnからの遅延クロック信号DLCK1〜DLCKnとクロック信号CK2とに基づいて、各遅延素子での遅延量がΔt=|1/f1−1/f2|となるように調整する。DE1〜DEnの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路320が、SCT1〜SCTnの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素子での遅延量がΔt=|1/f1−1/f2|となるように調整される。第2のモードでは、セレクター312が信号STA1を選択し、CK1が信号SLQとしてDLL回路310に入力される。そして位相比較回路330の位相比較器LT1〜LTnが、DLL回路310からの遅延クロック信号DLCK1〜DLCKnの位相と信号STP1の位相を比較する。そして信号STP1の遷移タイミングが、遅延クロック信号DLCKi−1とDLCKiとの間にある場合には、位相比較器LTiの出力信号LQiがアクティブになる。これにより信号STA1と信号STP1の遷移タイミングの時間差TDF1が例えばi×Δtであると特定でき、分解能Δt=|1/f1−1/f2|での時間デジタル変換が可能になる。
図15は2Dバーニア型の例であり、時間デジタル変換回路TDC1は、DLL回路340、350、セレクター342、352、比較器アレイ部360を含む。DLL回路340は図14と同様に複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号DKA1〜DKAnが比較器アレイ部360に出力される。DLL回路350も複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号DKB1〜DKBmが比較器アレイ部360に出力される。そしてDLL回路340、350では、複数の遅延素子の少なくとも1つの遅延素子の出力に基づいて遅延素子の遅延時間(遅延量)に対してフィードバック制御が行われ、遅延素子の遅延時間が所望の遅延時間にロックされる。比較器アレイ部360は、n列m行の位相比較器LT11〜LTnmを有し、これらの位相比較器LT11〜LTnmでの位相比較結果であるデジタル信号DLQ11〜DLQnmに基づいて、信号STAとSTPの時間差に対応するデジタル値が求められる。
第1のモードでは、セレクター342、352が、各々、クロック信号CK1、CK2を選択し、CK1が信号SLQ1としてDLL回路340に入力され、CK2が信号SLQ2としてDLL回路350に入力される。そしてDLL回路340では、複数の遅延素子の全体の遅延時間がクロック信号CK1の1周期分の時間TCK1となるように、各遅延素子の遅延時間がロックされる。DLL回路350では、全体の遅延時間がクロック信号CK2の1周期分の時間TCK2となるように、各遅延素子の遅延時間がロックされる。クロック信号CK1、CK2のクロック周波数はf1<f2(TCK1>TCK2)に設定されており、DLL回路340、350の遅延素子の段数n、mは、n=m=kで同一となっている。従って、DLL回路340の遅延素子の遅延時間DLA=TCK1/kの方がDLL回路350の遅延素子の遅延時間DLB=TCK2/kに比べて長くなる。そして第2のモードでは、セレクター342、352により、信号STA1がDLL回路340に入力され、信号STP1がDLL回路350に入力される。信号STA1の遷移タイミングの方が信号STP1の遷移タイミングよりも早いが、DLL回路340での遅延素子の遅延時間DLAの方がDLL回路350での遅延時間DLBに比べて長くなっている。従って信号STA1の遷移タイミングが信号STP1の遷移タイミングを追い越す時間を、公知に手法により、比較器アレイ部360からのデジタル信号DLQ11〜DLQnmに基づき特定することで、信号STA1とSTP1の時間差に対応するデジタル値が求められる。
図14、図15の時間デジタル変換回路TDC1では、発振子XTAL1、XTAL2を用いて生成されたクロック信号CK1、CK2を用いて時間デジタル変換が行われる。従って半導体素子の遅延時間だけを用いる従来手法に比べて、時間デジタル変換の高性能化を図れる。特にクロック信号CK1、CK2をPLL回路等の同期化回路により位相同期させることで、時間デジタル変換の更なる高性能化や処理の簡素化を図れる利点がある。
7.電子機器、移動体
図16に本実施形態の回路装置を含む電子機器の構成例を示す。電子機器500は物理量測定装置400、処理部520を含む。物理量測定装置400は、回路装置10、発振子XTAL1〜XTAL3を含む。また電子機器500は、通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器(超音波測定装置、脈波計等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末(スマートフォン等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
図16に本実施形態の回路装置を含む電子機器の構成例を示す。電子機器500は物理量測定装置400、処理部520を含む。物理量測定装置400は、回路装置10、発振子XTAL1〜XTAL3を含む。また電子機器500は、通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器(超音波測定装置、脈波計等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末(スマートフォン等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520(処理回路)は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部530は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。
図17に本実施形態の回路装置(物理量測定装置)を含む移動体の例を示す。本実施形態の回路装置10は、例えば車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図17は移動体の具体例としての自動車206を概略的に示している。自動車206には、本実施形態の回路装置10と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の回路装置10が組み込まれる機器は、このような制御装置208には限定されず、自動車206やロボット等の移動体に設けられる種々の機器に組み込むことができる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、物理量測定装置、電子機器、移動体の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
10…回路装置、12…制御回路、20…処理回路、22…演算回路、
30…AFE回路(アナログフロントエンド回路)、32…測定回路、
34…A/D変換回路、50…A/D変換回路、101,102,103…発振回路、
120…第1のPLL回路、121…制御信号生成回路、130…第2のPLL回路、
131…制御信号生成回路、206…自動車、207…車体、208…制御装置、
209…車輪、310…DLL回路、312…セレクター、320…調整回路、
330…位相比較回路、340…DLL回路、342…セレクター、
350…DLL回路、352…セレクター、360…比較器アレイ部、
400…物理量測定装置、410…処理装置、420…発光部、430…受光部、
440,450…ローパスフィルター、500…電子機器、510…通信部、
520…処理部、530…操作部、540…表示部、550…記憶部、
ADC…A/D変換器、AMP…増幅回路、CB…キャパシター、
CP0…比較回路、CP1〜CP4…第1〜第4の比較回路、DQ…デジタル値、
DQ1〜DQ4…第1〜第4の時間デジタル変換値、IVB1…インバーター、
SLA…セレクター、STA…第1の信号、
STA1〜STA4…第1〜第4のスタート信号(比較結果信号)、
STP…第2の信号(対象信号)、
STP1〜STP4…第1〜第4のストップ信号(比較結果信号)、
SWB2…スイッチ素子(スイッチ)、TCP…比較期間、
TDC1〜TDC4…第1〜第4の時間デジタル変換回路、TDF…時間差、
TRS…初期化期間、Vos…測定電圧、Vth0…しきい値電圧、
Vth1〜Vth4…第1〜第4のしきい値電圧、
XTAL1〜XTAL3…第1〜第3の発振子、t0…遷移タイミング
30…AFE回路(アナログフロントエンド回路)、32…測定回路、
34…A/D変換回路、50…A/D変換回路、101,102,103…発振回路、
120…第1のPLL回路、121…制御信号生成回路、130…第2のPLL回路、
131…制御信号生成回路、206…自動車、207…車体、208…制御装置、
209…車輪、310…DLL回路、312…セレクター、320…調整回路、
330…位相比較回路、340…DLL回路、342…セレクター、
350…DLL回路、352…セレクター、360…比較器アレイ部、
400…物理量測定装置、410…処理装置、420…発光部、430…受光部、
440,450…ローパスフィルター、500…電子機器、510…通信部、
520…処理部、530…操作部、540…表示部、550…記憶部、
ADC…A/D変換器、AMP…増幅回路、CB…キャパシター、
CP0…比較回路、CP1〜CP4…第1〜第4の比較回路、DQ…デジタル値、
DQ1〜DQ4…第1〜第4の時間デジタル変換値、IVB1…インバーター、
SLA…セレクター、STA…第1の信号、
STA1〜STA4…第1〜第4のスタート信号(比較結果信号)、
STP…第2の信号(対象信号)、
STP1〜STP4…第1〜第4のストップ信号(比較結果信号)、
SWB2…スイッチ素子(スイッチ)、TCP…比較期間、
TDC1〜TDC4…第1〜第4の時間デジタル変換回路、TDF…時間差、
TRS…初期化期間、Vos…測定電圧、Vth0…しきい値電圧、
Vth1〜Vth4…第1〜第4のしきい値電圧、
XTAL1〜XTAL3…第1〜第3の発振子、t0…遷移タイミング
Claims (12)
- 対象信号が入力されるアナログフロントエンド回路と、
前記アナログフロントエンド回路からの出力信号に基づいて演算処理を行う処理回路と、
を含み、
前記アナログフロントエンド回路は、
前記対象信号の電圧レベルと第1〜第nのしきい値電圧(nは2以上の整数)との間の比較を行い、第1〜第nの比較結果信号を出力する第1〜第nの比較回路を有し、
前記処理回路は、
前記第1〜第nの比較結果信号と前記アナログフロントエンド回路の遅延時間情報とに基づいて、前記対象信号の遷移タイミングを求めることを特徴とする回路装置。 - 請求項1に記載の回路装置において、
前記処理回路は、
前記第1〜第nの比較結果信号に基づいて、前記対象信号についての時間に対する電圧変化の特性を表す時間電圧特性情報を求め、前記時間電圧特性情報に基づいて前記遅延時間情報を求めることを特徴とする回路装置。 - 請求項1又は2に記載の回路装置において、
前記アナログフロントエンド回路は、
少なくとも1つの前記第1〜第nの比較結果信号の遷移タイミングにおける前記対象信号の電圧レベルに基づく測定電圧を測定する測定回路を有し、
前記処理回路は、
前記測定電圧に基づいて前記遅延時間情報を求めることを特徴とする回路装置。 - 請求項3に記載の回路装置において、
前記測定回路は、
第iの比較結果信号(iは1以上n以下の整数)の遷移タイミングにおける前記対象信号の電圧レベルをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプリングされた電圧レベルと、第iのしきい値電圧とが入力され、前記サンプリング回路によりサンプリングされた電圧レベルと前記第iのしきい値電圧の差分電圧を前記測定電圧としてA/D変換するA/D変換回路と、
を有することを特徴とする回路装置。 - 請求項4に記載の回路装置において、
前記測定回路は、
前記第1〜第nの比較結果信号のうちいずれかを前記第iの比較結果信号として選択するセレクターを有することを特徴とする回路装置。 - 請求項1乃至5のいずれか一項に記載の回路装置において、
第jの比較回路(jは1以上n以下の整数)は、
初期化期間において第jのしきい値電圧が一端に入力され、比較期間において前記対象信号が前記一端に入力されるキャパシターと、
前記キャパシターの他端に接続される増幅回路と、
を有することを特徴とする回路装置。 - 請求項6に記載の回路装置において、
前記増幅回路は、
インバーターと、
前記初期化期間において前記インバーターの出力と入力を接続し、前記比較期間において前記インバーターの出力と入力を非接続にするスイッチと、
を有することを特徴とする回路装置。 - 請求項1乃至7のいずれか一項に記載の回路装置において、
前記アナログフロントエンド回路は、
第1の信号としきい値電圧とを比較する第1の信号用比較回路を有し、
前記処理回路は、
前記第1の信号用比較回路からの出力信号と前記第1〜第nの比較結果信号との間の遷移タイミングの時間差をデジタル値に変換して第1〜第nの時間デジタル変換値を出力する第1〜第nの時間デジタル変換回路と、
前記第1〜第nの時間デジタル変換値と前記遅延時間情報とに基づいて、前記第1の信号と前記対象信号である第2の信号との間の遷移タイミングの時間差を求める演算回路と、
を有することを特徴とする回路装置。 - 請求項8に記載の回路装置において、
第kの時間デジタル変換値をtk(kは1以上n以下の整数)とし、第mの時間デジタル変換値をtm(mは1以上n以下でm≠kの整数)とし、第kのしきい値電圧をVthkとし、第mのしきい値電圧をVthmとし、第mの比較結果信号の遷移タイミングにおける前記対象信号の前記電圧レベルをVsmpとしたとき、
前記アナログフロントエンド回路は、
Vos=Vsmp−Vthmを測定する測定回路を有し、
前記遅延時間情報は、
tc=Vos×(tm−tk)/(Vthm−Vthk)であり、
前記演算回路は、
t0=(Vthm×tk−Vthk×tm)/(Vthm−Vthk)−tcを前記対象信号の遷移タイミングとして求めることを特徴とする回路装置。 - 請求項1乃至9のいずれか一項に記載の回路装置を含むことを特徴とする物理量測定装置。
- 請求項1乃至9のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
- 請求項1乃至9のいずれか一項に記載の回路装置を含むことを特徴とする移動体。
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