JP5948195B2 - クロック生成装置およびクロックデータ復元装置 - Google Patents
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Description
Claims (4)
- 帰還クロック、ビットレートに応じたタイミングでエッジを有するエッジ信号、および、前記エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、前記エッジ検出信号が有意レベルであるときに前記エッジ信号を選択して出力し、前記エッジ検出信号が非有意レベルであるときに前記帰還クロックを論理反転した信号を選択して出力する信号選択部と、
縦続接続された複数個の遅延素子を含み、前記信号選択部から出力される信号を前記複数個の遅延素子のうちの初段の遅延素子に入力し、前記複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、
前記複数個の遅延素子それぞれから出力される信号のレベルに基づいて、前記エッジ信号の或るエッジのタイミングから1ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、
前記複数個の遅延素子のうち前記時間測定部により測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力するとともに、前記複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記エッジ信号のビットレートに対応する周波数のクロックとして出力する位相選択部と、
を備えることを特徴とするクロック生成装置。 - 前記位相遅延部としての位相遅延部D1〜DNと、前記時間測定部としての時間測定部M1〜MNと、前記位相選択部としての位相選択部S1〜SNとを備え、
各位相遅延部Dnが、縦続接続された複数個の遅延素子を含み、
各位相遅延部Dnの各遅延素子の遅延時間と、他の位相遅延部Dn1の各遅延素子の遅延時間とが、互いに異なり、
各時間測定部Mnが、位相遅延部Dnの複数個の遅延素子それぞれから出力される信号のレベルに基づいて前記ユニットインターバル時間を測定し、
各位相選択部Snが、位相遅延部Dnの複数個の遅延素子のうち時間測定部Mnにより測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力し、
前記信号選択部が、位相選択部SNから出力される前記帰還クロックを入力し、
位相遅延部D1が、前記信号選択部から出力される信号を初段の遅延素子に入力し、
位相遅延部D1〜DNのうち位相遅延部D1を除く各位相遅延部Dnが、位相選択部Sn−1から出力される前記帰還クロックを初段の遅延素子に入力し、
位相選択部S1〜SNのうちの何れかの位相選択部Snが、位相遅延部Dnの複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記クロックとして出力する、
ことを特徴とする請求項1に記載のクロック生成装置(ただし、Nは2以上の整数、n,n1は1以上N以下の整数)。 - 前記位相遅延部の縦続接続された複数個の遅延素子のうち後段のものほど遅延時間が長いことを特徴とする請求項1に記載のクロック生成装置。
- 入力信号に基づいてクロックおよびデータを復元する装置であって、
請求項1〜3の何れか1項に記載のクロック生成装置と、
前記入力信号に遅延を付与した遅延入力信号を生成して出力するともに、前記遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を生成して前記クロック生成装置へ出力するエッジ検出部と、
前記エッジ検出信号が有意レベルである期間に前記帰還クロックおよび前記遅延入力信号それぞれのエッジの極性が互いに同じであるときに有意レベルとなる論理反転指示信号を生成して出力する極性検出部と、
前記論理反転指示信号が有意レベルであるときに前記遅延入力信号を論理反転した信号を前記エッジ信号として前記クロック生成装置へ出力し、前記論理反転指示信号が非有意レベルであるときに前記遅延入力信号を前記エッジ信号として前記クロック生成装置へ出力する論理反転部と、
前記クロック生成装置から出力される前記クロックが指示するタイミングで前記遅延入力信号のデータをサンプリングしホールドして出力するデータ出力部と、
を備え、
前記クロック生成装置から出力される前記クロックを前記入力信号に基づく復元クロックとして出力し、前記データ出力部から出力されるデータを前記入力信号に基づく復元データとして出力する、
ことを特徴とするクロックデータ復元装置。
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