KR101852832B1 - 멀티 클럭 생성기 및 이의 동작 방법 - Google Patents

멀티 클럭 생성기 및 이의 동작 방법 Download PDF

Info

Publication number
KR101852832B1
KR101852832B1 KR1020160160546A KR20160160546A KR101852832B1 KR 101852832 B1 KR101852832 B1 KR 101852832B1 KR 1020160160546 A KR1020160160546 A KR 1020160160546A KR 20160160546 A KR20160160546 A KR 20160160546A KR 101852832 B1 KR101852832 B1 KR 101852832B1
Authority
KR
South Korea
Prior art keywords
output
digitally controlled
clock generator
control code
controlled oscillator
Prior art date
Application number
KR1020160160546A
Other languages
English (en)
Inventor
최재혁
윤희인
박선의
Original Assignee
울산과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울산과학기술원 filed Critical 울산과학기술원
Priority to KR1020160160546A priority Critical patent/KR101852832B1/ko
Application granted granted Critical
Publication of KR101852832B1 publication Critical patent/KR101852832B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/24—Automatic control of frequency or phase; Synchronisation using a reference signal directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명의 일 실시예에 따른 멀티 클럭 생성기는, 복수의 디지털제어발진기들을 갖는 발진기 뱅크, 복수의 디지털제어발진기들로부터 순차적으로 출력되는 제어 코드를 전달받고, 기준 신호와의 비교를 통하여 상기 디지털제어발진기가 출력하는 신호의 주파수를 보정하는 하나의 보정회로를 포함할 수 있다.

Description

멀티 클럭 생성기 및 이의 동작 방법{Multi clock generator and operating method thereof}
본 발명은 하나의 보정회로를 갖고 복수의 디지털제어발진기의 주파수를 보정할 수 있는 멀티 클럭 생성기 및 이의 동작 방법에 관한 것이다.
위상 고정 루프(Phase-Locked Loop; PLL)는 입력 클럭 신호의 위상에 관련된 위상을 갖는 출력 클럭 신호를 발생시키는 제어 회로이다. 전압제어발진기(Voltage Controlled Oscillator; VCO)가 주파수원이며, 이러한 VCO는 회로적 영향, 주변 장비의 영향, 온도 및 날씨 등의 영향에 의해 원하는 주파수를 출력하지 못하게 된다. 이러한 VCO의 출력 주파수 변동을 고정시키는 것이 PLL이다.
이러한 PLL외에도 VCO의 출력주파수를 교정하는 다양한 회로들이 개발되고 있다. 그러나 기존의 시스템에서는 하나의 VCO 마다 이에 대응되는 보정회로가 요구되었으며, 이러한 보정회로의 사이즈가 상대적으로 큰 관계로 다양한 출력 주파수가 요구되는 모던 SoC(Modern System On Chip)에서 칩 면적이 커지게 되고, 그에 따라 제조 비용이 증대되는 문제점이 있었다.
더불어 모던 SoC에서는 동적 전압 주파수 스케일링(Dynamic Voltage Frequency Scaling; DVFS), 동적 코어-카운트 스케일링(Dynamic Core-Count Scaling; DCCS) 등의 여러가지 기술이 보편화되었고, 무선 분야에서도 캐리어-어그리게이션(carrier-aggregation)의 사용이 광범위해지면서, 다양한 출력 주파수가 요구되고 있고, 기존의 PLL과 같은 회로 구조로 이를 구현하려면 복수의 보정회로가 필요하게 되어, 칩 제작 비용이 현저히 증대되는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 하나의 보정회로를 타임-인터리빙 방식으로 구현하여 복수의 디지털제어발진기에서 각각 원하는 출력주파수를 출력하도록 할 수 있는 멀티 클럭 생성기 및 이의 동작 방법을 제공하고자 함이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 일 실시예에 따른 멀티 클럭 생성기는 복수의 디지털제어발진기들을 갖는 발진기 뱅크; 상기 복수의 디지털제어발진기들로부터 순차적으로 출력되는 제어 코드를 전달받고, 기준 신호와의 비교를 통하여 상기 디지털제어발진기가 출력하는 신호의 주파수를 보정하는 하나의 보정회로를 포함할 수 있다.
상기 복수의 디지털제어발진기들 각각은 복수의 인버터들 및 각 인버터 출력단에 연결된 인젝션 입력부를 포함할 수 있다.
상기 보정회로는, 상기 디지털제어발진기와 동일한 하나의 레플리카 디지털제어발진기를 갖는 지연평가회로; 및 상기 레플리카 디지털제어발진기에서 출력되는 엣지와 기준 신호에 따라 출력되는 기준 엣지를 받아 상기 엣지들을 비교하여 보정값을 출력하는 타임투 디지털 컨버터를 포함할 수 있다.
상기 레플리카 디지털제어발진기는 각각 인버터와 인버터 입력단의 입력부를 포함하는 복수의 셀을 포함하고, 기설정된 값에 따라 출력된 엣지를 상기 타임투 디지털 컨버터에 전달할 수 있다.
상기 보정회로는, 상기 복수의 디지털제어발진기들 중 하나로부터 출력된 제어 코드를 수신하는 입력레지스터; 및 상기 입력레지스터와 동일한 클럭신호로 동작하며, 보정된 제어 코드를 제어 코드를 출력한 디지털제어발진기로 출력하는 출력레지스터를 포함할 수 있다.
상기 지연평가회로는, 기준 신호에 따라 테스트 펄스를 생성하여 첫번째 펄스를 첫번째 인버터의 입력부와 마지막 인버터의 입력부에 전달하는 펄스생성부를 포함할 수 있다.
상기 펄스생성부는, 기준 신호에 따른 두번째 펄스를 생성하여, 기준 엣지를 만들고, 상기 기준 엣지를 상기 타임투 디지털 컨버터에 전달할 수 있다.
상기 지연평가회로는, 상기 레플리카 디지털제어발진기의 마지막 인버터의 입력측 노드와 출력측 노드를 리셋하여 첫번째 인버터 입력부에 테스트 엣지를 전달하는 펄스생성부를 포함할 수 있다.
상기 기설정된 값은 상기 레플리카 디지털제어발진기를 구성하는 인버터들 중에서 몇 개의 인버터들을 통과한 후 출력 노드로 나올 것인지 결정하는 값이다.
상기 복수의 디지털제어발진기들 각각의 타겟 주파수는 상기 레플리카 디지털제어발진기를 구성하는 셀들 중 테스트 엣지가 통과한 셀의 개수 및 상기 기준 신호의 주파수에 따라 결정될 수 있다.
상기 테스트 엣지가 통과한 셀의 갯수는 상기 기설정된 값에 의해 결정될 수 있다.
상기 보정회로는, 상기 보정값에 따라 상기 제어 코드를 출력했던 디지털제어발진기로 교정된 제어 코드를 전달할 수 있다.
상기 보정된 제어 코드가 전달된 이후 상기 제어 코드를 출력했던 디지털제어발진기를 제외한 다른 디지털제어발진기가 상기 보정회로로 제어 코드를 출력할 수 있다.
본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작 방법은 원하는 주파수의 신호를 출력하려는 복수의 디지털제어발진기들 중 하나의 디지털제어발진기에서 보정회로로 제어 코드를 전달하는 제1 전달 단계; 상기 보정회로를 구성하는 레플리카 디지털제어발진기의 제어 코드를 상기 전달받은 제어 코드로 변경하는 단계; 상기 변경된 제어 코드를 보정하는 단계; 및 상기 보정된 제어 코드를 상기 보정회로로 제어 코드를 전달한 디지털제어발진기에 전달하는 제2 전달 단계를 포함할 수 있다.
상기 보정하는 단계는, 상기 레플리카 디지털제어발진기를 구성하는 인버터에 공급된 테스트 엣지가 기설정된 값에 따라 인버터들을 순회하고 출력된 엣지와 기준 신호에 따른 엣지가 일치하도록 보정하는 단계를 포함할 수 있다.
상기 보정하는 단계는, 상기 변경된 제어 코드의 MSB부터 LSB를 바이너리 서칭하여 보정하는 제1 보정단계; 및 상기 제1 보정단계 이후 상기 LSB만 보정하는 제2 보정단계를 포함할 수 있다.
상기 제2 전달 단계 이후, 상기 복수의 디지털제어발진기들 중 보정이 완료된 디지털제어발진기 외의 다른 디지털제어발진기에서 상기 보정회로로 제어 코드를 전달하는 제3 전달 단계를 더 포함할 수 있다.
상기 제3 전달 단계에서 전달된 제어 코드를 이용하여 상기 제1 전달 단계 이후의 단계를 수행할 수 있다.
상기 제2 전달 단계 이후, 보정이 완료된 디지털제어발진기 외의 다른 디지털제어발진기에서 상기 보정회로로 전달한 제어 코드에 대해 상기 제1 전달 단계 이후의 단계를 반복 수행할 수 있다.
상기 보정하는 단계는, 상기 레플리카 디지털제어발진기를 구성하는 인버터들 중 마지막 인버터의 입력부와 출력부 노드를 리셋하여, 첫번째 인버터에 테스트 엣지를 전달하는 단계; 상기 전달된 테스트 엣지가 상기 기설정된 값에 따라서 상기 인버터들을 순회하고 상기 인버터들 사이의 노드 중 하나에서 출력되는 단계; 상기 기준 신호에 따른 기준 시간이 경과하는 시점에 출력되는 기준 엣지와 상기 인버터들 사이의 노드들 중 하나에서 출력된 엣지를 비교하는 단계; 및 상기 기준 엣지와 상기 인버터들 사이의 노드들 중 하나에서 출력된 엣지의 빠르고 느림에 따라 상기 제어 코드의 LSB를 보정하는 단계를 포함할 수 있다.
상기 기설정된 값은 출력하고자 하는 주파수 크기에 따라 미리 결정되어 외부로부터 상기 보정회로로 수신된다.
상기 제2 전달 단계에서 전달된 제어 코드에 따라 디지털제어발진기에서 신호를 출력할 때, 인젝션 락킹을 수행하는 단계를 더 포함할 수 있다.
상기와 같은 본 발명의 구성에 의하면, 하나의 주파수 생성기에서 독립적으로 다양한 주파수를 동시에 생성 및 출력할 수 있어, 다양한 주파수를 갖는 신호를 원하는 기기에 널리 이용될 수 있다.
더불어, 기존의 주파수 생성기보다 훨씬 적은 면적을 차지하면서도 전력 소비 효율을 최대화할 수 있는 효과를 갖는다.
또한 보정회로에 의해 대역폭이 줄어들었음에도 불구하고, 각 디지털제어발진기를 인젝션 락킹시킴으로써, 낮은 지터(jitter)를 갖는 클럭 신호를 생성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 멀티 클럭 생성기를 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따라 출력되는 신호의 주파수의 변화를 도시한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따른 오프셋 주파수와 위상 잡음과의 관계를 도시한 그래프이다.
도 4는 도 1에 도시된 멀티 클럭 생성기의 세부 구성도이다.
도 5는 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따라 출력되는 신호의 주파수 변화를 시간의 흐름에 따라 도시한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 멀티 클럭 생성기를 구성하는 지연평가회로의 내부 구성도이다.
도 7은 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따른 타이밍도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 멀티 클럭 생성기를 도시한 블록도이고, 도 2는 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따라 출력되는 신호의 주파수의 변화를 도시한 그래프이며, 도 3은 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따른 오프셋 주파수와 위상 잡음과의 관계를 도시한 그래프이다.
도 1 내지 도 3을 참조하면, 도 1 내지 도 3은 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 전반적인 동작과 개념에 대한 도면이다. 본 발명의 일 실시예에 따른 멀티 클럭 생성기(100)는 복수의 디지털제어발진기들(DCO1 내지 DCOM; 10a 내지 10m)을 갖는 발진기 뱅크(10) 및 복수의 디지털제어발진기들 중 하나로부터 순차적으로 제어 코드를 전달받아, 기준 신호와의 비교를 통해 제어 코드를 전달했던 디지털제어발진기들에 보정된 제어 코드를 전달하는 보정회로(20)를 포함할 수 있다.
타임-인터리빙 방식의 보정회로(20)는 각각의 독립적인 주파수를 생성해내는 복수의 디지털제어발진기들(10a 내지 10m)이 출력하는 출력 신호의 주파수를 타임 인터리빙 방식으로 시간 순차적 보정할 수 있다. 즉, 발진기 뱅크(10)를 구성하는 복수의 디지털제어발진기들(10a 내지 10m)이 출력해야 하는 신호의 주파수를 고정하기 위하여, 먼저 하나의 디지털제어발진기, 예컨대 DCO1에서 출력 신호의 주파수에 대응되는 전압을 나타내는 제어 코드를 보정회로(20)로 전달하면, 보정회로(20)에서 보정된 제어 코드가 다시 DCO1로 전달되는 것이다. 이후, 다음 디지털제어발진기인, 예컨대 DCO2에서 다시 보정회로(20)로 출력 신호의 주파수에 대응되는 전압을 나타내는 제어 코드를 보정회로(20)로 전달하고, 보정회로(20)에서 보정된 제어 코드는 다시 DCO2로 전달될 수 있다. 이러한 방식으로 발진기 뱅크(10)를 구성하는 모든 디지털제어발진기들(10a 내지 10m)에서 원하는 주파수의 출력 신호가 출력되도록 할 수 있다.
기존의 멀티 클럭 생성기의 경우, 이러한 디지털제어발진기 하나에 대해서 대응되는 하나의 보정회로가 필요하였다. 이러한 보정회로는 물리적인 크기가 탑재되어야 하는 장치 대비 크기 때문에, 탑재되어야 하는 장치, 예컨대 소형 휴대용 전자기기에 다수의 디지털제어발진기가 마련될 수 없는 문제점을 가지고 있었다.
최근, 전자기기 내에 다양한 기능이 조합되면서 다양한 부품이 함께 탑재되는 것이 일반적이고, 이러한 부품들은 모두 그 동작 주파수가 상이하기 때문에 다양한 주파수를 갖는 신호가 동시에 출력되어야 다양한 부품들을 동시(거의 동시)에 동작시킬 수 있는 니즈가 있어왔다.
이렇듯 본원과 같이 하나의 보정회로(20)가 타임-인터리빙 방식으로 매우 짧은 시간을 거쳐 순차적으로 복수의 디지털제어발진기들(10a 내지 10m)의 출력 신호 주파수를 보정할 수 있게 되면, 이러한 니즈를 충족시킬 수 있게 된다.
더불어, 각 디지털제어발진기들(10a 내지 10m)은 보정된 제어 코드를 받은 이후에도 기준 클럭 주기를 갖는 펄스에 의하여 인젝션 락킹됨에 따라 도 3에 도시된 바와 같이 타임-인터리빙 방식에 의해 M배만큼 감소된 대역폭을 다시 넓게 만들어주어 매우 낮은 지터(jitter)를 갖는 신호를 출력할 수 있다.
도 2를 참조하여 예를 들어 설명하면, 기설정된 값(N1)에 따라 DCO1의 타겟주파수(f1)가 결정되며, 타임-인터리빙 방식의 보정에 의해 보정 주기가 M배 커졌음에도 불구하고, 인젝션 락킹에 의해 넓어진 보정 주기 사이에 겪을 수 있는 PVT(Process Voltage Temperature) 변동을 모두 보정해주게되어, 타겟 주파수에 수렴되도록 보정될 수 있을 뿐만 아니라, PVT 변동에 강건하면서도 매우 낮은 지터를 갖는 신호를 출력할 수 있다.
도 4는 도 1에 도시된 멀티 클럭 생성기의 세부 구성도이며, 도 5는 본 발명의 일 실시예에 따른 멀티 클럭 생성기의 동작에 따라 출력되는 신호의 주파수 변화를 시간의 흐름에 따라 도시한 그래프이다.
본 발명의 일 실시예에 따른 멀티 클럭 생성기(100)는 크게 발진기 뱅크(10), 보정회로(20) 및 인젝션 락킹에 관여하는 회로(30, 40, 50)를 포함할 수 있다. 도 1에서 살펴본 바와 같이, 발진기 뱅크(10)는 복수의 디지털제어발진기들(10a 내지 10m)을 포함할 수 있고, 이러한 디지털제어발진기들(10a 내지 10m) 각각에는 레지스터가 쌍을 이루고 있다.
각 디지털제어발진기는 5개의 인버터들을 포함하며, 이러한 인버터들이 링 형태로 구성된 링-VCO 타입일 수 있다. 그러나 이러한 인버터의 개수나 타입은 이에 한정되지 않는다. 더불어, 각 인버터는 주파수 튜닝을 위한 캡 뱅크와 인젝션 펄스를 받기 위한 인젝션 입력부를 포함할 수 있다. 인젝션 입력부는 각 인버터의 출력단에 연결되어, 인젝션 락킹을 위한 인젝션 신호를 인버터 출력단에 전달할 수 있다. 예컨대, 주파수 튜닝을 위한 캡 뱅크는 8-bit로 이루어질 수 있고, 인젝션 입력부는 NMOS 트랜지스터일 수 있으나 이에 한정되는 것은 아니다.
보정회로(20)는 복수의 디지털제어발진기들 중 하나로부터 출력된 제어 코드를 수신하는 입력레지스터(21), 입력레지스터(21)와 동일한 클럭신호(SCLK)로 동작하며, 보정된 제어 코드를 발진기 뱅크(10) 쪽으로 보내는 출력 레지스터(22), 발진기 뱅크(10)를 구성하는 디지털제어발진기들 중 하나와 동일한 구성으로 이루어진 하나의 레플리카 디지털제어발진기를 갖는 지연평가회로(23), 지연평가회로(23)에서 출력되는 엣지들을 비교하여 비교 결과값을 출력하는 타임투 디지털 컨버터(Time to Digital Converter; TDC, 24), 타임투 디지털 컨버터(24)에서 출력된 결과값과 레플리카 디지털제어발진기의 제어 코드를 더하는 가산기(26) 및 바이너리 보정을 수행하는 바이너리 서칭부(25)를 포함할 수 있다.
레플리카 디지털제어발진기는 발진기 뱅크(10)에 포함된 디지털제어발진기와 동일한 구성을 가지며, 따라서 5개의 인버터들을 포함하며, 이러한 인버터들이 링 형태로 구성된 링-VCO 타입일 수 있다. 그러나 이러한 인버터의 개수나 타입은 이에 한정되지 않는다. 하나의 인버터와 인버터 입력단의 입력부를 포함하여 하나의 단위셀을 이루며, 5개의 인버터들로 이루어진 경우 5개의 단위셀을 갖는다.
이러한 레플리카 디지털제어발진기는 지연평가회로(23)를 구성하는 듀얼 엣지 카운터와 디먹스에 입력되는 기설정된 값에 따라서 인버터 셀들을 순회한 엣지를 타임투 디지털 컨버터(24)로 출력할 수 있다.
타임투 디지털 컨버터(24)는 레플리카 디지털제어발진기에서 출력되는 엣지와 기준신호에 따라 출력되는 기준 엣지를 입력받아 이 두 엣지를 비교하여 결과값(STDC)을 출력한다. 이러한 결과값은 +1, -1, 0 중에 하나일 수 있다.
바이너리 서칭부(25)는 coarse 교정(제1 보정단계)을 수행하는데, 이러한 교정은 보정회로(20)에서 보정이 수행될 때, 가장 먼저 수행되게 된다. 즉, 바이너리 서칭부(25)에서는 제어 코드의 MSB부터 LSB까지 바이너리 서칭을 하여 디지털제어발진기의 주파수를 최대한 인젝션 락킹이 가능한 범위 내에 위치하도록 교정하게 된다.
바이너리 서칭부(25)의 보정이 끝나면 fine 보정(제2 보정단계)이 수행되며, 이때 각 디지털제어발진기의 인버터에 연결된 인젝션 입력부를 통하여 인젝션 펄스가 주입되게 되고, 제어 코드의 LSB만 +1, -1, 0으로 업데이트 되면서 보정이 수행된다.
이러한 fine 보정은 레플리카 디지털제어발진기를 구성하는 인버터에 공급된 테스트 엣지가 기설정된 값에 따라 선택된 노드에서 출력되게 되는데 이때 출력되는 엣지와 기준 클럭 신호(fref)의 주기에 기반하여 생성되는 엣지가 일치하도록 만들어주는 보정이다.
구체적인 보정에 대해서는 도 6 및 도 7을 참조하여 후술하기로 한다.
도 5를 참조하면 본 발명의 일 실시예에 따른 멀티 클럭 생성기(100)에서는 충분한 타이밍 마진을 확보하기 위해 기준 신호의 기준 시간(Tref)의 2배의 기준 클럭 신호의 주기(2*Tref)마다 보정하고자 하는 디지털제어발진기를 교체하게 된다. 즉, 2*Tref 내에 하나의 디지털제어발진기의 출력 신호 주파수 보정이 마무리 되고, 순차적으로 다음 디지털제어발진기의 출력신호 주파수 보정이 이루어지게 된다(타임-인터리빙 방식).
이러한 출력 신호 주파수 보정은 결과적인 것이고, 제어 코드의 보정이 이루어지는 것인데, 이러한 제어 코드의 보정은 크게 다음과 같이 진행될 수 있다. 예를 들어 설명하기로 한다.
만약에 디지털제어발진기들 중 DCO1의 제어 코드를 보정한다고 가정하면, 처음에 DCO1에서 DC1<7:0>이 출력되고, 이는 입력 레지스터(21)에 수신된다. 이후 DCCAL<7:0>은 DC1<7:0>과 동일하게 초기화되어, 지연평가회로(23)에 전달된다.
즉, 지연평가회로(23) 내의 레플리카 디지털제어발진기는 DCO1와 동일한 제어 코드를 가지고 있으며 이에 따라 레플리카 디지털제어발진기와 DCO1은 동일한 주파수를 갖게 된다.
이후 지연평가회로(23) 내부에서 레플리카 디지털제어발진기의 주파수와 제어 코드를 보정회로(20)로 전달했던 디지털제어발진기의 타겟 주파수를 비교하여, 타임투 디지털 컨버터(24)에서 결과값(STDC)을 출력한다. 이에 따라 결과값(STDC)을 DCCAL<7:0>에 반영하여 DCUPDATE<7:0>을 생성하고, 이 업데이트된 제어 코드가, 제어 코드를 보정회로(20)로 전달했던 디지털제어발진기로 다시 전달된다.
도 6은 본 발명의 일 실시예에 따른 멀티 클럭 생성기를 구성하는 지연평가회로의 내부 구성도이며, 도 7은 본 발명의 일 실시예에 따른 멀티 클럭 생성기 내부의 지연평가회로의 동작에 따른 타이밍도이다.
본 발명의 일 실시예에 따른 멀티 클럭 생성기(10)를 구성하는 보정회로(20) 내부에 마련된 지연평가회로(23)는 레플리카 디지털제어발진기(210), 카운터(220), 디먹스(DEMUX, 230), 및 펄스생성부(240)를 포함할 수 있다.
상술한 바와 같이 레플리카 디지털제어발진기(210)는 발진기 뱅크(10)를 구성하는 디지털제어발진기들(10a 내지 10m)과 동일한 구성으로 이루어지며, 따라서 복수의 인버터들과 인버터 입력단에 연결된 트랜지스터와의 쌍으로 이루어져 있다. 구체적으로, 각 인버터들 사이의 노드에 트랜지스터가 연결되어 있다. 그리고 이러한 트랜지스터들 중에서 마지막 인버터의 입력단 및 출력단에 연결된 트랜지스터는 펄스 생성부(240)와 연결되어 있다.
펄스 생성부(240)는 기준신호(fref)에 따라 테스트 펄스를 생성하여, 테스트 펄스 중 첫번째 펄스(STP)를 마지막 인버터의 입력단 및 출력단에 연결된 트랜지스터(MN1, MN2)에 전달한다. 그리고, 테스트 펄스 중 두번째 펄스를 생성하여 기준 엣지(SREF')를 만들고, 이 기준 엣지를 타임투 디지털 컨버터(24)에 전달한다.
테스트 펄스 중 첫번째 펄스가 마지막 인버터의 입력단 및 출력단에 연결된 트랜지스터에 전달되면, 마지막 인버터의 입력측 노드(D4)와 출력측 노드(D0)가 그라운드(ground)로 리셋되며, 이 테스트 펄스 중 첫번째 펄스가 로우레벨이 되면 이 때부터 테스트 엣지(Test edge)가 첫번째 인버터부터 시작하여 링 타입의 인버터들 내부를 돌아다니게 된다. 즉, 펄스 생성부(240)는 레플리카 디지털제어발진기의 마지막 인버터의 입력측 노드와 출력측 노드를 리셋하여 첫번째 인버터 입력부에 테스트 엣지를 전달할 수 있다.
테스트 펄스 중 두번째 펄스는 기준 엣지(SREF')를 생성하여, SRTE(기설정된 값에 따라 결정된 출력노드에서 출력된 엣지)와 비교할 수 있도록 한다.
기준 엣지와 기설정된 값에 따라 결정된 출력 노드에서 출력된 엣지를 비교하는 것은, 레플리카 디지털제어발진기의 인버터들을 기설정된 값만큼 돌아다닌 시간(Nk * Tunit; Tunit은 하나의 인버터를 통과하는데 걸리는 단위 시간)이 기준 신호의 주기(Tref)와 동일한 경우 SRTE의 라이징 엣지와 SREF'의 라이징 엣지가 일치하기 때문이며, 이 때 DCOk의 타겟 주파수 fk는 다음과 같이 정의될 수 있다.
fk ≒ 1/(2NDCO*Tunit)= Nk/(2NDCO) * fref = 0.1Nk*fref
또한 지연평가회로(23)는 테스트 엣지가 레플리카 디지털제어발진기를 구성하는 인버터들을 돌아다닐 턴의 개수(Q)와 출력 노드(R)를 결정하여 Nk라는 기설정된 값을 결정한다. 구체적으로 턴의 개수와 출력 노드는 원하는 신호의 주파수에 따라서 각각 외부에서 카운터(220)와 디먹스(230)에 입력될 수 있다.
카운터(220)는 라이징 엣지와 폴링 엣지를 모두 카운팅하는 듀얼엣지카운터일 수 있다.
도 6은 예컨대 DCO1의 출력 신호 주파수를 보정하려고 할 경우, 원하는 출력 신호의 주파수를 맞추기 위해서 N1 값이 36이며, 턴수(Q)는 7, 출력 노드(R)는 1인 경우를 도시한다. 즉, Nk와 Q 및 R 간의 관계는 다음과 같다.
Nk = 5Q+R(0≤R≤4, R은 정수)
카운터(220)는 출력 노드에서 나온 신호를 카운트할 수 있다. 카운트시, 디지털제어발진기는 인버터 기반으로 이루어져 있으므로 라이징 엣지와 폴링 엣지를 모두 카운트한다. 카운트된 숫자가 (Q-1)에 도달하면 SWIN 이라는 윈도우 신호가 생성되어 SW2<R>인 스위치가 on된다. on되는 스위치를 통하여 다음에 도착하는 엣지가 SRTE로써 타임투 디지털 컨버터(24)에 전달될 수 있다.
SRTE와 SREF'중에서 어떤 것이 빠른지 느린지에 따라 STDC는 각각 -1 또는 +1이될 수 있다. 만약에 타임투 디지털 컨버터(24)의 제한된 레졸루션(resolution)때문에 어떤 엣지가 더 빠른지에 대한 결정이 불가능한 경우, STDC는 0이되고, 이 때는 디지털제어발진기의 제어 코드로 제어되는 캡 뱅크의 업데이트가 이루어지지 않게 된다. 더불어 타임투 디지털 컨버터(24)의 입력 노드에는 MN3과 인버터가 병렬로 연결되어 있는데 이는 Nk가 홀수인 경우 SRTE의 폴링 엣지를 반전시키기 위함이다.
도 7을 참조하면, 도 7은 도 6에서 도시한 일 예에 따라 진행되는 각 신호들의 타이밍 다이어그램으로써, 먼저 DC1은 DCO1의 출력 신호 주파수를 보정하는 구간이며, DC2는 DCO2의 출력 신호 주파수를 보정하는 구간이다.
DC1 구간 내에서 fref는 기준신호의 주파수이며, 이에 따라 테스트 펄스(STP)가 레플리카 디지털제어발진기(210) 또는 타임투 디지털 컨버터(24)에 전달된다.
STP의 첫번째 펄스의 폴링 엣지에서 D0 노드로 라이징 엣지가 들어가고 이 엣지가 인버터들을 거치면서 돌아다니게 된다. 앞서 살펴본 바와 같이 단위시간(Tunit)이 경과된 이후 D1 노드에서 폴링 엣지가 나타난다. 현재 R값이 1로 기설정되어 있기 때문에, 최종적으로 SRTE값은 출력 노드(D1)에서 나오게 된다. 5Q+R(0≤R≤4, R은 정수)에서 Q가 7로 기설정되어 있으므로 SWIN은 Q-1인 6부터 D1의 폴링 엣지에 맞춰(Nk가 홀수인지 짝수인지 여부에 따라 폴링 엣지가 될 수도 있고, 라이징 엣지가 될 수도 있다) 오픈될 수 있다.
이후 Q가 7이 되는 순간에 SRTE 엣지가 출력되어 타임투 디지털 컨버터(24)로 전달된다. SRTE 엣지는 Do 노드로 라이징 엣지가 들어가고 나서 (5Q+R) * Tunit시간이 지난 후에 출력되는 엣지이다. 그리고 SREF'는 TREF에 의해 결정된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 발진기 뱅크 20 : 보정회로
21 : 입력 레지스터 22 : 출력 레지스터
23 : 지연평가회로 24 : 타임투 디지털 컨버터
100 : 멀티 클럭 생성기 210 : 레플리카 디지털제어발진기
220 : 카운터 230 : 디멀티플렉서

Claims (22)

  1. 복수의 인버터들 및 각 인버터의 출력단에 연결된 인젝션 입력부를 각각 포함하는 복수의 디지털제어발진기들을 갖는 발진기 뱅크; 및
    상기 복수의 디지털제어발진기들로부터 순차적으로 출력되는 제어 코드를 전달받고, 기준 신호와의 비교를 통하여 상기 디지털제어발진기가 출력하는 신호의 주파수를 보정하는 하나의 보정회로를 포함하는,
    멀티 클럭 생성기.
  2. 삭제
  3. 제1항에 있어서,
    상기 보정회로는,
    상기 디지털제어발진기와 동일한 하나의 레플리카 디지털제어발진기를 갖는 지연평가회로; 및
    상기 레플리카 디지털제어발진기에서 출력되는 엣지와 기준 신호에 따라 출력되는 기준 엣지를 받아 상기 엣지들을 비교하여 보정값을 출력하는 타임투 디지털 컨버터를 포함하는,
    멀티 클럭 생성기.
  4. 제3항에 있어서,
    상기 레플리카 디지털제어발진기는 각각 인버터와 인버터 입력단의 입력부를 포함하는 복수의 셀을 포함하고, 기설정된 값에 따라 출력된 엣지를 상기 타임투 디지털 컨버터에 전달하는,
    멀티 클럭 생성기.
  5. 제3항에 있어서,
    상기 보정회로는,
    상기 복수의 디지털제어발진기들 중 하나로부터 출력된 제어 코드를 수신하는 입력레지스터; 및
    상기 입력레지스터와 동일한 클럭신호로 동작하며, 보정된 제어 코드를 제어 코드를 출력한 디지털제어발진기로 출력하는 출력레지스터를 포함하는,
    멀티 클럭 생성기.
  6. 제3항에 있어서,
    상기 지연평가회로는,
    기준 신호에 따라 테스트 펄스를 생성하여 첫번째 펄스를 첫번째 인버터의 입력부와 마지막 인버터의 입력부에 전달하는 펄스생성부를 포함하는,
    멀티 클럭 생성기.
  7. 제6항에 있어서,
    상기 펄스생성부는, 기준 신호에 따른 두번째 펄스를 생성하여, 기준 엣지를 만들고, 상기 기준 엣지를 상기 타임투 디지털 컨버터에 전달하는,
    멀티 클럭 생성기.
  8. 제3항에 있어서,
    상기 지연평가회로는,
    상기 레플리카 디지털제어발진기의 마지막 인버터의 입력측 노드와 출력측 노드를 리셋하여 첫번째 인버터 입력부에 테스트 엣지를 전달하는 펄스생성부를 포함하는,
    멀티 클럭 생성기.
  9. 제4항에 있어서,
    상기 기설정된 값은 상기 레플리카 디지털제어발진기를 구성하는 인버터들 중에서 몇 개의 인버터들을 통과한 후 출력 노드로 나올 것인지 결정하는 값인,
    멀티 클럭 생성기.
  10. 제4항에 있어서,
    상기 복수의 디지털제어발진기들 각각의 타겟 주파수는 상기 레플리카 디지털제어발진기를 구성하는 셀들 중 테스트 엣지가 통과한 셀의 개수 및 상기 기준 신호의 주파수에 따라 결정되는,
    멀티 클럭 생성기.
  11. 제10항에 있어서,
    상기 테스트 엣지가 통과한 셀의 갯수는 상기 기설정된 값에 의해 결정되는,
    멀티 클럭 생성기.
  12. 제3항에 있어서,
    상기 보정회로는,
    상기 보정값에 따라 상기 제어 코드를 출력했던 디지털제어발진기로 교정된 제어 코드를 전달하는,
    멀티 클럭 생성기.
  13. 제12항에 있어서,
    상기 보정된 제어 코드가 전달된 이후 상기 제어 코드를 출력했던 디지털제어발진기를 제외한 다른 디지털제어발진기가 상기 보정회로로 제어 코드를 출력하는,
    멀티 클럭 생성기.
  14. 원하는 주파수의 신호를 출력하려는 복수의 디지털제어발진기들 중 하나의 디지털제어발진기에서 보정회로로 제어 코드를 전달하는 제1 전달 단계;
    상기 보정회로를 구성하는 레플리카 디지털제어발진기의 제어 코드를 상기 전달받은 제어 코드로 변경하는 단계;
    상기 변경된 제어 코드를 보정하는 단계; 및
    상기 보정된 제어 코드를 상기 보정회로로 제어 코드를 전달한 디지털제어발진기에 전달하는 제2 전달 단계를 포함하는,
    멀티 클럭 생성기의 동작 방법.
  15. 제14항에 있어서,
    상기 보정하는 단계는,
    상기 레플리카 디지털제어발진기를 구성하는 인버터에 공급된 테스트 엣지가 기설정된 값에 따라 인버터들을 순회하고 출력된 엣지와 기준 신호에 따른 엣지가 일치하도록 보정하는 단계를 포함하는,
    멀티 클럭 생성기의 동작 방법.
  16. 제14항에 있어서,
    상기 보정하는 단계는,
    상기 변경된 제어 코드의 MSB부터 LSB를 바이너리 서칭하여 보정하는 제1 보정단계; 및
    상기 제1 보정단계 이후 상기 LSB만 보정하는 제2 보정단계를 포함하는,
    멀티 클럭 생성기의 동작 방법.
  17. 제14항에 있어서,
    상기 제2 전달 단계 이후,
    상기 복수의 디지털제어발진기들 중 보정이 완료된 디지털제어발진기 외의 다른 디지털제어발진기에서 상기 보정회로로 제어 코드를 전달하는 제3 전달 단계를 더 포함하는,
    멀티 클럭 생성기의 동작 방법.
  18. 제17항에 있어서,
    상기 제3 전달 단계에서 전달된 제어 코드를 이용하여 상기 제1 전달 단계 이후의 단계를 수행하는,
    멀티 클럭 생성기의 동작 방법.
  19. 제14항에 있어서,
    상기 제2 전달 단계 이후, 보정이 완료된 디지털제어발진기 외의 다른 디지털제어발진기에서 상기 보정회로로 전달한 제어 코드에 대해 상기 제1 전달 단계 이후의 단계를 반복 수행하는,
    멀티 클럭 생성기의 동작 방법.
  20. 제15항에 있어서,
    상기 보정하는 단계는,
    상기 레플리카 디지털제어발진기를 구성하는 인버터들 중 마지막 인버터의 입력부와 출력부 노드를 리셋하여, 첫번째 인버터에 테스트 엣지를 전달하는 단계;
    상기 전달된 테스트 엣지가 상기 기설정된 값에 따라서 상기 인버터들을 순회하고 상기 인버터들 사이의 노드 중 하나에서 출력되는 단계;
    상기 기준 신호에 따른 기준 시간이 경과하는 시점에 출력되는 기준 엣지와 상기 인버터들 사이의 노드들 중 하나에서 출력된 엣지를 비교하는 단계; 및
    상기 기준 엣지와 상기 인버터들 사이의 노드들 중 하나에서 출력된 엣지의 빠르고 느림에 따라 상기 제어 코드의 LSB를 보정하는 단계를 포함하는,
    멀티 클럭 생성기의 동작 방법.
  21. 제15항에 있어서,
    상기 기설정된 값은 출력하고자 하는 주파수 크기에 따라 미리 결정되어 외부로부터 상기 보정회로로 수신되는,
    멀티 클럭 생성기의 동작 방법.
  22. 제14항에 있어서,
    상기 제2 전달 단계에서 전달된 제어 코드에 따라 디지털제어발진기에서 신호를 출력할 때, 인젝션 락킹을 수행하는 단계를 더 포함하는,
    멀티 클럭 생성기의 동작 방법.
KR1020160160546A 2016-11-29 2016-11-29 멀티 클럭 생성기 및 이의 동작 방법 KR101852832B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160160546A KR101852832B1 (ko) 2016-11-29 2016-11-29 멀티 클럭 생성기 및 이의 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160160546A KR101852832B1 (ko) 2016-11-29 2016-11-29 멀티 클럭 생성기 및 이의 동작 방법

Publications (1)

Publication Number Publication Date
KR101852832B1 true KR101852832B1 (ko) 2018-04-27

Family

ID=62081599

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160160546A KR101852832B1 (ko) 2016-11-29 2016-11-29 멀티 클럭 생성기 및 이의 동작 방법

Country Status (1)

Country Link
KR (1) KR101852832B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691346B1 (ko) * 2005-07-06 2007-03-12 삼성전자주식회사 발진기 및 그 보상 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691346B1 (ko) * 2005-07-06 2007-03-12 삼성전자주식회사 발진기 및 그 보상 방법

Similar Documents

Publication Publication Date Title
US6753712B2 (en) Clock and data recovery circuit and clock control method thereof
US9170564B2 (en) Time-to-digital converter and PLL circuit using the same
US7667633B2 (en) Time-to-digital converter with high resolution and wide measurement range
US20080024182A1 (en) Duty cycle correction circuit and duty cycle correction method
US10530376B2 (en) Phase interpolation and rotation apparatus and method
CN107294530B (zh) 用于高时间数字转换器（tdc）分辨率的校准方法和设备
US8710882B2 (en) Calibration device and related method for phase difference between data and clock
KR20160089750A (ko) Ｐｖｔ에 안정적인 클럭 발생기 및 이를 포함하는 온 칩 오실레이터
US8581759B2 (en) Vernier phase to digital converter for a rotary traveling wave oscillator
JP2014060520A (ja) クロック生成装置およびクロックデータ復元装置
Chung et al. A wide-range low-cost all-digital duty-cycle corrector
JP2012114716A (ja) Ｔｄｃ装置とｔｄｃのキャリブレーション方法
JP2010021686A (ja) デジタル位相検出器及びデジタル位相同期回路
JP2004139268A (ja) クロック信号発生回路
US10224936B1 (en) Self-calibrating frequency quadrupler circuit and method thereof
EP3333650B1 (en) System and method for calibrating a time to digital converter device
CN110958019B (zh) 一种基于dll的三级tdc
KR101852832B1 (ko) 멀티 클럭 생성기 및 이의 동작 방법
US6731178B2 (en) Precise digital generator producing clock signals
Zianbetov et al. A Digitally Controlled Oscillator in a 65-nm CMOS process for SoC clock generation
US7834794B2 (en) A/D converter
US20090015300A1 (en) Method and apparatus for producing a signal
CN114047682B (zh) 一种有pvt鲁棒性基于全差分环形振荡器的时间数字转换器
US20100141319A1 (en) Clock signal output circuit
CN111722520B (zh) 一种时间数字转换器、相位差的检测方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant