JP6604859B2 - クロック生成装置およびクロックデータ復元装置 - Google Patents

クロック生成装置およびクロックデータ復元装置 Download PDF

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Description

本発明は、クロックを生成するクロック生成装置、および、このクロック生成装置を備えるクロックデータ復元装置に関するものである。
送信器から出力されたクロック及びデータが重畳されたデジタル信号は、受信器側においてクロックおよびデータが復元される必要がある。このような復元を行うためのクロックデータ復元（ＣＤＲ: Clock Data Recovery）装置は例えば非特許文献１に記載されている。
非特許文献１に記載されたクロックデータ復元装置は、入力信号のエッジを検出し、そのエッジのタイミングに基づいてクロックを復元するとともに、そのクロックが指示する各タイミングで入力信号のデータを復元する。このクロックデータ復元装置において復元クロックを生成するクロック生成装置は、ゲート付き電圧制御発振器（ＧＶＣＯ: Gated Voltage Controlled Oscillator），分周器，位相差検出器，アップダウンカウンタおよびΔΣ方式のＤＡ変換器を含んで構成されるフェーズロックループ（ＰＬＬ: Phase Lock Loop）を備える。
非特許文献１に記載されたクロックデータ復元装置は、バーストモードで動作する装置である。すなわち、クロック生成装置は、信号入力開始前および信号入力中において、外部から参照クロックを入力し、この参照クロックと同じ周波数のクロックを出力する。信号入力が開始されると、クロック生成装置は、短時間で入力信号の位相にクロックの位相を合わせて、該クロックを出力する。
特許文献１に記載されたクロックデータ復元装置も、バーストモードで動作する装置であり、信号入力が開始されると短時間で入力信号の位相にクロックの位相を合わせて、該クロックを出力することができる。このクロックデータ復元装置は、外部から参照クロックを入力する必要がなく、回路規模を小さくすることができる。
特開２０１４−６０５２０号公報
J. Terada, et al., "A10.3125 Gb/s Burst-Mode CDR Circuit using a ΔΣ DAC,"ISSCC Dig. Tech. Papers, pp.226-227 (2008).
バーストモードのクロックデータ復元装置は、信号入力開始後に短時間でクロックおよびデータの復元を開始することができることから、信号入力がない待機期間と信号入力がある動作期間とが交互に存在するような用途（特にモバイル用途）に有用である。しかし、非特許文献１に記載されたクロックデータ復元装置では、クロック生成装置の回路規模が大きく、また、クロック生成装置に入力される参照クロックを生成するための回路が必要であるので、製造コストが高い。
特許文献１に記載されたクロックデータ復元装置では、このような問題点が解消されている。しかし、このクロックデータ復元装置では、復元クロックの周波数と入力信号のビットレートとが互いに一致しない場合があり、入力信号のレベルが変化しない期間が長いと、両者間の位相差が累積されて、データの復元に失敗することがある。すなわち、ＣＩＤ（Consecutive Identical Digits）耐性が悪い場合がある。
本発明は、上記問題点を解消する為になされたものであり、ＣＩＤ耐性を改善することができるクロック生成装置およびクロックデータ復元装置を提供することを目的とする。
本発明のクロック生成装置は、(1) 帰還クロック、ビットレートに応じたタイミングでエッジを有するエッジ信号、および、エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、エッジ検出信号が有意レベルであるときにエッジ信号を選択して出力し、エッジ検出信号が非有意レベルであるときに帰還クロックを論理反転した信号を選択して出力する信号選択部と、(2) 縦続接続された複数個の遅延素子を含み、信号選択部から出力される信号を複数個の遅延素子のうちの初段の遅延素子に入力し、複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、(3) 複数個の遅延素子それぞれから出力される信号のレベルに基づいて、エッジ信号の或るエッジのタイミングから１ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、(4) 複数個の遅延素子のうち時間測定部により測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロックとして出力するとともに、複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択してエッジ信号のビットレートに対応する周波数のクロックとして出力する位相選択部と、(5) エッジ信号と帰還クロックとの間の位相関係を検出する位相検出部と、(6) 位相検出部により検出される位相差が小さくなるように位相選択部による信号選択動作を制御する位相制御部と、を備える。位相制御部は、位相検出部により検出される位相差に基づいて位相選択部による信号選択動作を制御するための制御信号を生成し、この制御信号を位相選択部へ与え、位相選択部は、制御信号に基づいて、位相遅延部の複数個の遅延素子のうち隣り合う二つの遅延素子から出力される信号を位相差に応じた比率で選択する。
本発明のクロック生成装置は、前記位相遅延部としての位相遅延部Ｄ１〜ＤＮと、前記時間測定部としての時間測定部Ｍ１〜ＭＮと、前記位相選択部としての位相選択部Ｓ１〜ＳＮとを備えるのが好適である。Ｎは２以上の整数である。このとき、各位相遅延部Ｄｎは、縦続接続された複数個の遅延素子を含む。各位相遅延部Ｄｎの各遅延素子の遅延時間と、他の位相遅延部Ｄｎ１の各遅延素子の遅延時間とは、互いに異なる。ｎ，ｎ１は１以上Ｎ以下の整数である。各時間測定部Ｍｎは、位相遅延部Ｄｎの複数個の遅延素子それぞれから出力される信号のレベルに基づいてユニットインターバル時間を測定する。各位相選択部Ｓｎは、位相遅延部Ｄｎの複数個の遅延素子のうち時間測定部Ｍｎにより測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロックとして出力する。信号選択部は、位相選択部ＳＮから出力される帰還クロックを入力する。位相遅延部Ｄ１は、信号選択部から出力される信号を初段の遅延素子に入力する。位相遅延部Ｄ１〜ＤＮのうち位相遅延部Ｄ１を除く各位相遅延部Ｄｎは、位相選択部Ｓｎ−１から出力される帰還クロックを初段の遅延素子に入力する。そして、位相選択部Ｓ１〜ＳＮのうちの何れかの位相選択部Ｓｎは、位相遅延部Ｄｎの複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択してクロックとして出力する。位相制御部は、位相選択部Ｓ１〜ＳＮのうちの何れかによる信号選択動作を制御する。
本発明のクロック生成装置は、位相遅延部の縦続接続された複数個の遅延素子のうち後段のものほど遅延時間が長いのが好適である。
本発明のクロックデータ復元装置は、入力信号に基づいてクロックおよびデータを復元する装置であって、(1) 上記の本発明のクロック生成装置と、(2) 入力信号に遅延を付与した遅延入力信号を生成して出力するともに、遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を生成してクロック生成装置へ出力するエッジ検出部と、(3) エッジ検出信号が有意レベルである期間に帰還クロックおよび遅延入力信号それぞれのエッジの極性が互いに同じであるときに有意レベルとなる論理反転指示信号を生成して出力する極性検出部と、(4) 論理反転指示信号が有意レベルであるときに遅延入力信号を論理反転した信号をエッジ信号としてクロック生成装置へ出力し、論理反転指示信号が非有意レベルであるときに遅延入力信号をエッジ信号としてクロック生成装置へ出力する論理反転部と、(5) クロック生成装置から出力されるクロックが指示するタイミングで遅延入力信号のデータをサンプリングしホールドして出力するデータ出力部と、を備える。そして、本発明のクロックデータ復元装置は、クロック生成装置から出力されるクロックを入力信号に基づく復元クロックとして出力し、データ出力部から出力されるデータを入力信号に基づく復元データとして出力する。
本発明のクロックデータ復元装置は、帰還クロックと遅延入力信号との間の位相関係を検出する入力信号位相検出部と、入力信号位相検出部による検出結果に基づいてデータ出力部に入力される遅延入力信号の位相を調整する入力信号位相調整部と、を更に備えるのが好適である。
本発明によれば、ＣＩＤ耐性を改善することができるクロック生成装置およびクロックデータ復元装置を提供することができる。
図１は、第１実施形態のクロックデータ復元装置１の構成を示す図である。 図２は、クロック生成装置１Ａの構成を示す図である。 図３は、時間測定部３０の測定許可部３２の回路構成例を示す図である。 図４は、時間測定部３０の測定許可部３２における各信号のタイミングチャートである。 図５は、時間測定部３０のバブルエラー訂正部３３の説明図である。 図６は、位相選択部４０の回路構成例を示す図である。 図７は、エッジ検出部５０における各信号のタイミングチャートである。 図８は、極性検出部６０および論理反転部７０における各信号のタイミングチャートである。 図９は、論理反転部７０および信号選択部１０における各信号のタイミングチャートである。 図１０は、データ出力部８０における各信号のタイミングチャートである。 図１１は、クロック生成装置１Ａの位相遅延部２０および時間測定部３０における各信号のタイミングチャートである。 図１２は、第１実施形態のクロックデータ復元装置１の動作シーケンスを示す図である。 図１３は、第１実施形態のクロックデータ復元装置１における各信号のタイミングチャートである。 図１４は、位相制御部１４の構成例を示す図である。 図１５は、位相制御部１４におけるα決定方法等の一例を説明するフローチャートである。 図１６は、第２実施形態のクロックデータ復元装置２の構成を示す図である。 図１７は、位相粗調整部１１の構成を示す図である。 図１８は、位相微調整部１２の構成を示す図である。 図１９は、位相粗調整部１１の位相遅延部２０１の各遅延素子２１１,ｑの回路構成例を示す図である。 図２０は、位相微調整部１２の位相遅延部２０２の各遅延素子２１２,ｒの回路構成例を示す図である。 図２１は、第２実施形態のクロックデータ復元装置２における各信号のタイミングチャートである。 図２２は、位相遅延部２０において縦続接続された複数の遅延素子それぞれの遅延時間を示す図である。 図２３は、他の実施形態のクロックデータ復元装置３の構成を示す図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、第１実施形態のクロックデータ復元装置１の構成を示す図である。図２は、クロックデータ復元装置１が備えるクロック生成装置１Ａの構成を示す図である。クロックデータ復元装置１は、入力信号（Data In）に基づいて復元クロック（RecoveredClock）および復元データ（Recovered Data）を生成するものであって、クロック生成装置１Ａ、エッジ検出部５０、極性検出部６０、論理反転部７０およびデータ出力部８０を備える。クロック生成装置１Ａは、信号選択部１０、位相検出部１３、位相制御部１４、選択部１５、位相遅延部２０、時間測定部３０および位相選択部４０を含む。
信号選択部１０は、位相選択部４０から出力される帰還クロック（FeedbackClock）、論理反転部７０から出力されるエッジ信号（Edge）、および、エッジ検出部５０から出力されるエッジ検出信号（Edge Detect）を入力する。エッジ信号は、入力信号（Data In）及び帰還クロック（Feedback Clock）に基づいて生成されるものであって、入力信号と同じビットレートを有し、このビットレートに応じたタイミングでエッジを有する。エッジ検出信号は、エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなる信号である。
信号選択部１０は、エッジ検出信号が有意レベルであるときに、エッジ信号を選択して位相遅延部２０へ出力する。すなわち、エッジ検出信号が有意レベルであるとき、論理反転部７０から出力されるエッジ信号は信号選択部１０を経て位相遅延部２０に入力される。
一方、信号選択部１０は、エッジ検出信号が非有意レベルであるときに、帰還クロックを論理反転した信号を選択して位相遅延部２０へ出力する。すなわち、エッジ検出信号が非有意レベルであるとき、信号選択部１０および位相選択部４０は、帰還ループを構成しており、リングオシレータのように動作をして、位相遅延部２０における遅延時間に応じた周波数でクロック発振をする。
位相遅延部２０は、縦続接続された複数個（Ｐ個）の遅延素子２１１〜２１Ｐを含む。位相遅延部２０は、信号選択部１０から出力される信号を遅延素子２１１〜２１Ｐのうちの初段の遅延素子２１１に入力する。位相遅延部２０は、遅延素子２１１〜２１Ｐそれぞれから各々の位置に応じた遅延量の信号を、時間測定部３０および位相選択部４０へ出力する。遅延素子２１１〜２１Ｐそれぞれの遅延時間は一定であってよい。
時間測定部３０は、位相遅延部２０の遅延素子２１１〜２１Ｐそれぞれから出力される信号のレベルに基づいて、エッジ信号の或るエッジのタイミングから１ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する。時間測定部３０は、時間測定結果をデジタル値として出力することができるTime-to-Digital Converter（ＴＤＣ）を構成する。時間測定部３０は、フリップフロップ３１１〜３１Ｐ、測定許可部３２、ＡＮＤ回路３５および例えばバブルエラー訂正部３３を含む。
フリップフロップ３１１〜３１Ｐは、遅延素子２１１〜２１Ｐそれぞれから出力される信号のデータを所定タイミングでラッチするラッチ部を構成する。すなわち、Ｐ個のフリップフロップ３１１〜３１Ｐのうちの第ｐのフリップフロップ３１ｐは、対応する遅延素子２１ｐから出力される信号のデータを、信号選択部１０から出力される信号（Edge In）のエッジのタイミングであって且つ測定許可部３２が許可するタイミングでラッチする。測定許可部３２は、信号選択部１０から出力される信号（Edge In）を入力するとともに、エッジ検出部５０から出力されるエッジ検出信号（EdgeDetect）を入力して、フリップフロップ３１１〜３１Ｐによるラッチ動作の許否を判断して、そのラッチ動作を許可するときに有意レベルとなる信号（En）を出力する。ＡＮＤ回路３５は、測定許可部３２から出力される信号（En）が有意レベルであるときに、信号選択部１０から出力される信号（Edge In）をフリップフロップ３１１〜３１Ｐに与える。
バブルエラー訂正部３３は、フリップフロップ３１１〜３１Ｐによりラッチされて出力されるＰビットのデジタルデータのバブル対策の為に設けられており、このＰビットのデジタルデータに対してバブルエラー訂正を行う。時間測定部３０は、バブルエラー訂正部３３から出力されるＰビットのデジタルデータを、ユニットインターバル時間測定結果として選択部１５を介して位相選択部４０へ出力する。
位相検出部１３は、エッジ信号（Edge）と帰還クロック（Feedback Clock）との間の位相関係を検出する。位相検出部１３は、エッジ信号および帰還クロックのうち何れの位相が進んでいるかを検出し、また、その位相差の大きさを検出する。なお、エッジ信号と帰還クロックとはレベルが互いに逆であるので、位相検出部１３は何れか一方のレベルを反転させた後に両者の位相関係を検出する。位相検出部１３は、図示されるように信号選択部１０に入力されるエッジ信号を入力してもよいし、信号選択部１０によりエッジ信号（Edge）が選択されて出力される信号（Edge In）を入力してもよい。位相検出部１３は、信号選択部１０から出力される信号（Edge In）を入力する場合には、信号選択部１０における遅延と同等の遅延を与えられた帰還クロックを入力するのが好適である。
位相制御部１４は、位相検出部１３により検出される位相差が小さくなるように位相選択部４０による信号選択動作を制御するための制御信号を生成し、選択部１５を介してこの制御信号を位相選択部４０へ出力する。
選択部１５は、時間測定部３０のバブルエラー訂正部３３から出力されるユニットインターバル時間測定結果を表すＰビットのデジタルデータ、および、位相制御部１４から出力される制御信号のうち、何れか一方を選択して位相選択部４０へ与える。選択部１５は、エッジ検出信号（Edge Detect）に基づいて状態を判断して、後述するプリアンブルの期間では時間測定部３０から出力されるＰビットのデジタルデータを選択して位相選択部４０へ与え、その後の通常データの期間では位相制御部１４から出力される制御信号を選択して位相選択部４０へ与える。
位相選択部４０は、位相遅延部２０の遅延素子２１１〜２１Ｐのうち、時間測定部３０により測定されたユニットインターバル時間に対応する位置、または、位相制御部１４から出力される制御信号が指示する位置にある遅延素子から出力される信号を選択して、この信号を帰還クロック（Feedback Clock）として信号選択部１０および極性検出部６０へ出力する。また、位相選択部４０は、位相遅延部２０の遅延素子２１１〜２１Ｐのうちの何れかの遅延素子から出力される信号を選択して、この信号をエッジ信号のビットレートに対応する周波数の復元クロック（Recovered Clock）としてデータ出力部８０へ出力する。これら復元クロックおよび帰還クロックは、共に入力信号に基づいて復元されたクロックであり、周波数が互いに同じであるが、位相が互いに異なっている。
エッジ検出部５０は、入力信号（Data In）を入力し、この入力信号に遅延を付与した遅延入力信号（Delayed Data）を生成して、この遅延入力信号を論理反転部７０およびデータ出力部８０へ出力する。また、エッジ検出部５０は、遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号（Edge Detect）を生成して、このエッジ検出信号を信号選択部１０および測定許可部３２へ出力する。エッジ検出部５０は、縦続接続された遅延素子５１〜５３およびＸＯＲ回路５４を含む。遅延素子５１〜５３それぞれの遅延時間Ｄは一定であるのが好ましい。
ＸＯＲ回路５４は、入力信号を遅延素子５１により遅延時間Ｄだけ遅延させた信号と、入力信号を遅延素子５１〜５３により遅延時間３Ｄだけ遅延させた信号とを入力して、これら２つの信号の排他的論理和を表す信号をエッジ検出信号として出力する。また、エッジ検出部５０は、入力信号を遅延素子５１，５２により遅延時間２Ｄだけ遅延させた信号を遅延入力信号として出力する。
極性検出部６０は、入力信号（Data In）を入力するとともに、位相選択部４０から出力される帰還クロック（Feedback Clock）を入力する。そして、極性検出部６０は、これらの信号に基づいて論理反転指示信号（INV）を生成して、この論理反転指示信号を論理反転部７０へ出力する。論理反転指示信号は、エッジ検出信号（Edge Detect）が有意レベルである期間に帰還クロック（FeedbackClock）および遅延入力信号Delayed Data）それぞれのエッジの極性が互いに同じであるときに有意レベルとなる。極性検出部６０は、フリップフロップ６１，６２およびセレクタ６３を含む。
一方のフリップフロップ６１は、入力信号の立下りエッジのタイミングで、帰還クロックのレベルをラッチする。他方のフリップフロップ６２は、入力信号の立上りエッジのタイミングで、帰還クロックのレベルを反転したレベルをラッチする。セレクタ６３は、入力信号がローレベルであるときには、フリップフロップ６１から出力される信号（Ｘ）を論理反転指示信号として出力し、入力信号がハイレベルであるときには、フリップフロップ６２から出力される信号（Ｙ）を論理反転指示信号として出力する。
論理反転部７０は、エッジ検出部５０から出力される遅延入力信号（DelayedData）を入力するとともに、極性検出部６０から出力される論理反転指示信号（INV）を入力する。論理反転部７０は、論理反転指示信号が有意レベルであるときに、遅延入力信号を論理反転した信号をエッジ信号としてクロック生成装置へ出力する。一方、論理反転部７０は、論理反転指示信号が非有意レベルであるときに、遅延入力信号をエッジ信号としてクロック生成装置へ出力する。
データ出力部８０は、位相選択部４０から出力される復元クロック（RecoveredClock）を入力するとともに、エッジ検出部５０から出力される遅延入力信号（Delayed Data）を入力する。そして、データ出力部８０は、復元クロックが指示するタイミングで遅延入力信号のデータをサンプリングしホールドして復元データ（Recovered Data）として出力する。データ出力部８０は、フリップフロップ８１，８２を含む。フリップフロップ８１は、復元クロックの立下りエッジのタイミングで遅延入力信号のデータをサンプリングしホールドして出力する。フリップフロップ８２は、復元クロックの立上りエッジのタイミングで遅延入力信号のデータをサンプリングしホールドして出力する。
図３は、時間測定部３０の測定許可部３２の回路構成例を示す図である。測定許可部３２は、フリップフロップ３１１〜３１Ｐによるラッチ動作のタイミングを指示する信号（TDC Clk）を作り出す信号（En）を出力するものであって、ＩＮＶ回路３２１、フリップフロップ３２２，３２３、ＡＮＤ回路３２４、遅延素子３２６，３２７、ＥＸＮＯＲ回路３２８およびＯＲ回路３２９を含む。同図には、ＡＮＤ回路３５も示されている。
フリップフロップ３２２は、エッジ検出信号（Edge Detect）の立上りエッジのタイミングで、信号選択部１０から出力される信号（Edge In）がＩＮＶ回路３２１により論理反転された信号（ｘ）をラッチする。フリップフロップ３２３は、エッジ検出信号（Edge Detect）の立上りエッジのタイミングで、フリップフロップ３２３から出力される信号（ｃ）をラッチする。フリップフロップ３２２，３２３は、ＯＲ回路３２９から出力される信号（Reset）がローレベルであるときに初期化される。
ＡＮＤ回路３２４は、フリップフロップ３２２から出力される信号（ｃ）を論理反転した信号と、フリップフロップ３２３から出力される信号（ｄ）とを入力して、これら２つの信号の論理積を表す信号（En）を出力する。ＡＮＤ回路３５は、ＡＮＤ回路３２４から出力される信号（En）と信号選択部１０から出力される信号（Edge In）との論理積を表す信号（TDC Clk）を出力する。
ＥＸＮＯＲ回路３２８は、復元クロック（Recovered Clock）と、この復元クロックが遅延素子３２６により遅延された信号とを入力し、これら２つの信号の排他的論理和の反転を表す信号（ａ）を出力する。ＯＲ回路３２９は、ＥＸＮＯＲ回路３２８から出力される信号（ａ）と、復元クロックが遅延素子３２７により遅延された信号とを入力し、これらの論理和を表す信号（Reset）をフリップフロップ３２２，３２３へ出力する。
図４は、時間測定部３０の測定許可部３２における各信号のタイミングチャートである。測定許可部３２は、信号選択部１０から出力される信号（Edge In）における立上りエッジ（レベル０→１の遷移）および立下りエッジ（レベル１→０の遷移）を見つけて、フリップフロップ３１１〜３１Ｐによるラッチ動作のタイミングを指示する信号（TDC Clk）を出力する。ＩＮＶ回路３２１およびフリップフロップ３２２，３２３は、信号（EdgeIn）を反転させた信号（ｘ）をエッジ検出信号（Edge Detect）の立上りエッジのタイミングでラッチすることにより、信号（EdgeIn）のエッジの極性（立上り及び立下りの何れであるか）を確認する。
ＡＮＤ回路３２４およびＡＮＤ回路３５は、信号（ｃ），（ｄ）がそれぞれローレベル、ハイレベルになったときのみ信号（En）信号をハイレベルとし、信号（Edge In）を信号（TDC Clk）として出力する。遅延素子３２６，３２７、ＥＸＮＯＲ回路３２８およびＯＲ回路３２９は、帰還クロック（Feedback）とエッジ検出信号（Edge Detect）とを組み合わせて、エッジの間隔が１ユニットインターバル時間を超えるときにフリップフロップ３２２，３２３をリセットすることにより、立上りエッジと立下りエッジとが１ユニットインターバル時間の間隔で来たときのみ、フリップフロップ３１１〜３１Ｐによるラッチ動作を指示する。
図５は、時間測定部３０のバブルエラー訂正部３３の説明図である。バブルエラー訂正部３３は、フリップフロップ３１１〜３１Ｐによりラッチされて出力されるＰビットのデジタルデータのメタスタビリティ対策の為に設けられており、このＰビットのデジタルデータに対してバブルエラー訂正を行って、［１１・・１１００・・００］のように値１から値０への遷移が一つのみになるようにする。
同図（ａ）に回路構成が示されるように、バブルエラー訂正部３３は、各々３入力のＰ個のＡＮＤ回路３４１〜３４Ｐを含む。ＡＮＤ回路３４１は、遅延素子２１１から出力される信号を入力して、そのまま出力する。ＡＮＤ回路３４２は、遅延素子２１１，２１２それぞれから出力される信号を入力して、これら２つの信号の論理積を表す信号を出力する。Ｐ個のＡＮＤ回路３４１〜３４ＰのうちＡＮＤ回路３４１，３４２を除く各ＡＮＤ回路３４ｐは、遅延素子２１ｐ−２，２１ｐ−１，２１ｐそれぞれから出力される信号を入力して、これら３つの信号の論理積を表す信号を出力する。
同図（ｂ）に入出力信号の例が示されるように、バブルエラー訂正部３３は、例えば、フリップフロップ３１１〜３１Ｐから出力されるＰビットのデジタルデータ［・・１１１０１０００・・］を入力したときに、これをＰビットのデジタルデータ［・・１１１０００００・・］に変換して出力する。
図６は、位相選択部４０の回路構成例を示す図である。位相選択部４０は、帰還クロックを選択して出力するための帰還クロック選択回路と、復元クロックを選択して出力するための復元クロック選択回路とを含む。帰還クロック選択回路と復元クロック選択回路とは互いに同一の構成であってよい。同図では、Ｐ＝１２８として、帰還クロック選択回路が示されている。
帰還クロック選択回路は、１２８個のＩＮＶ回路４１１〜４１１２８、１２８個のスイッチ４２１〜４２１２８、８個のＩＮＶ回路４３１〜４３８、および、８個のスイッチ４４１〜４４８を含む。８組のＩＮＶ回路４１およびスイッチ４２に対して１組のＩＮＶ回路４３およびスイッチ４４の割合で設けられている。
各ＩＮＶ回路４１ｐは、対応する遅延素子２１ｐから出力される信号を入力して、それを論理反転した信号を、対応するスイッチ４２ｐへ出力する。各スイッチ４２ｐは、閉じているときに、対応するＩＮＶ回路４１ｐから出力される信号を、８個のＩＮＶ回路４３１〜４３８のうちの何れかのＩＮＶ回路４３ｐ１へ入力させる。各ＩＮＶ回路４３ｐ１は、入力した信号を論理反転した信号を、対応するスイッチ４４ｐ１へ出力する。各スイッチ４４ｐ１は、閉じているときに、対応するＩＮＶ回路４３ｐ１から出力される信号を帰還クロックとして出力する。
帰還クロック選択回路は、位相遅延部２０の遅延素子２１１〜２１Ｐのうちユニットインターバル時間に対応する位置にある遅延素子に対応するスイッチ４２ｐを閉じ、このスイッチ４２ｐの後段にあるスイッチ４４ｐ１を閉じ、その他のスイッチを開くことで、ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して、この信号を帰還クロックとして出力することができる。
図７は、エッジ検出部５０における各信号のタイミングチャートである。遅延入力信号（Delayed Data）は、入力信号（Data In）に対して時間２Ｄだけ遅延した信号である。エッジ検出信号は、遅延入力信号の各エッジのタイミングを中心として時間２Ｄの期間に亘って有意レベルとなる。
図８は、極性検出部６０および論理反転部７０における各信号のタイミングチャートである。同図には、入力信号（Data In）、遅延入力信号（Delayed Data）、帰還クロック（Feedback Clock）、極性検出部６０のフリップフロップ６１から出力される信号（Ｘ）、極性検出部６０のフリップフロップ６２から出力される信号（Ｙ）、および、極性検出部６０のセレクタ６３から出力される論理反転指示信号（INV）、それぞれが示されている。同図に示されるように、帰還クロックおよび遅延入力信号それぞれのエッジの極性が互いに同じであると、論理反転指示信号は有意レベルとなる。
図９は、論理反転部７０および信号選択部１０における各信号のタイミングチャートである。同図には、エッジ検出信号（Edge Detect）、遅延入力信号（Delayed Data）、帰還クロック（Feedback Clock）、論理反転指示信号（INV）、論理反転部７０から出力されて信号選択部１０に入力されるエッジ信号（Edge）、および、信号選択部１０から出力される信号（Edge In）、それぞれが示されている。同図に示されるように、エッジ検出信号が有意レベルである期間（遅延入力信号のエッジのタイミングを含む一定期間）に、エッジ信号および帰還クロックそれぞれのエッジの極性は互いに逆になり、信号選択部１０から出力される信号（Edge In）は帰還クロックを論理反転したものと同じとなって、クロック発振が維持される。
図１０は、データ出力部８０における各信号のタイミングチャートである。同図には、遅延入力信号（Delayed Data）、帰還クロック（Feedback Clock）、復元クロック（Recovered Clock）、フリップフロップ８１から出力される復元データ（RecoveredData1）、および、フリップフロップ８２から出力される復元データ（Recovered Data2）、それぞれが示されている。同図に示されるように、帰還クロックおよび復元クロックは、周波数が互いに同じであるが、位相が互いに異なっている。帰還クロックおよび復元クロックの周波数は、遅延入力信号のビットレート（すなわち、入力信号のビットレート）の２分の１となっている。復元クロックの位相（すなわち、復元クロックのエッジのタイミング）は、データ出力部８０による遅延入力信号のデータのサンプリング誤りが無いように設定される。帰還クロックおよび復元クロックそれぞれの位相の差は例えばπ／２である。
次に、クロック生成装置１Ａについて更に詳細に説明する。図１１は、クロック生成装置１Ａの位相遅延部２０および時間測定部３０における各信号のタイミングチャートである。同図は、信号選択部１０から出力される信号（Edge In）として［０１０］の３ビットのデータが入力された場合に位相遅延部２０の遅延素子２１１〜２１Ｐおよび時間測定部３０のフリップフロップ３１１〜３１Ｐそれぞれから出力される信号のタイミングチャートを示す。
例えば、論理反転指示信号（INV）が非有意レベルであり、入力信号として３ビットデータ［０１０］が入力されるとき、遅延入力信号（Delayed Data）は、立上りエッジを有し、また、この立上りエッジからユニットインターバル時間が経過した時点で立下りエッジを有する。エッジ検出信号（Edge Detect）は、遅延入力信号のこれら２つのエッジそれぞれのタイミングを含む一定期間に亘って有意レベルとなる。したがって、エッジ信号（Edge）として遅延入力信号と同じ３ビットデータ［０１０］が信号選択部１０により選択されて位相遅延部２０に入力される。
信号選択部１０から出力される信号（Edge In）の立上りエッジのタイミングを基準時刻とし、各遅延素子２１ｎの遅延時間をτとする。このとき、基準時刻から時間ｍτ（ただし、ユニットインターバル時間より短い時間）が経過した時点では、遅延素子２１１〜２１Ｐのうち初段から第ｍ段までの遅延素子２１１〜２１ｍそれぞれから出力される信号はハイレベルであって、これより後段の遅延素子２１ｍ−１〜２１Ｐそれぞれから出力される信号はローレベルである。
基準時刻からユニットインターバル時間が経過した時点（すなわち、信号選択部１０から出力される信号（Edge In）の立下りエッジのタイミング）において、遅延素子２１１〜２１Ｐのうち初段から第ｍ段までの遅延素子２１１〜２１ｍそれぞれから出力される信号がハイレベルであって、これより後段の遅延素子２１ｍ−１〜２１Ｐそれぞれから出力される信号がローレベルであれば、ユニットインターバル時間はｍτ以上(ｍ＋１)τ未満であることが判る。
信号選択部１０から出力される信号（Edge In）の立下りエッジのタイミングで、各フリップフロップ３１ｐが、対応する遅延素子２１ｐから出力される信号のデータをラッチする。すると、フリップフロップ３１１〜３１Ｐのうち初段から第ｍ段までのフリップフロップ３１１〜３１ｍそれぞれから出力される信号はハイレベルであって、これより後段のフリップフロップ３１ｍ−１〜３１Ｐそれぞれから出力される信号はローレベルである。
Ｐ個のフリップフロップ３１１〜３１Ｐによりラッチされて出力されるＰビットのデジタルデータは、第１ビットから第ｐビットまでが値１であって、残りの(Ｐ−ｐ)ビットが値０となって、［１１・・１１００・・００］のようになる。時間測定部３０は、このＰビットのデジタルデータからユニットインターバル時間を求める。そして、位相選択部４０は、Ｐ個の遅延素子２１１〜２１Ｐのうちユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック（Feedback Clock）として出力するとともに、復元クロック（RecoveredClock）をも出力する。
図１２は、第１実施形態のクロックデータ復元装置１の動作シーケンスを示す図である。同図には、クロックデータ復元装置１に入力される入力信号（Data In）の波形、クロックデータ復元装置１の状態、および、クロックデータ復元装置１の消費電力、が示されている。同図に示されるように、入力信号（Data In）が入力される動作期間と、信号入力が無い待機期間と、が交互に存在する。入力信号は、通常データ（Normal data）と、この通常データの前に付加されるプリアンブル（Preamble）と、通常データの後に付加されるストップデータ（Stop Data）とを含む。
信号入力が無い待機期間では、入力信号は値０のままであり、クロックデータ復元装置１はパワーダウンモードであって消費電力が殆どない。待機期間が終了すると先ず入力信号のプリアンブルのデータとして［１０］が入力される。これにより、クロックデータ復元装置１は、前述したようにしてプリアンブルのデータのユニットインターバル時間に対応した周波数の復元クロック（Recovered Clock）および帰還クロック（Feedback Clock）の発振が得られ、クロックおよびデータを復元することができるロック（Lock）状態になる。そして、プリアンブルに続いて入力される通常データに基づいて復元クロックおよび復元データが得られる。通常データの後に付加されるストップデータは、例えば一定ビット数以上の値１が連続するデータである。このストップデータが入力されると、クロックデータ復元装置１は、動作期間が終了して待機期間となったことを認識して、パワーダウンモードとなって消費電力が殆どなくなる。
図１３は、第１実施形態のクロックデータ復元装置１における各信号のタイミングチャートである。同図には、入力信号（Data In）、論理反転指示信号（INV）、遅延入力信号（Delayed Data）、エッジ検出信号（Edge Detect）、エッジ信号（Edge）、帰還クロック（Feedback Clock）、復元クロック（Recovered Clock）、ラッチ動作のタイミングを指示する信号（TDC Clk）、および、時間測定部３０により測定され位相選択部４０に与えられるユニットインターバル時間を表す信号（Phase Select）、が示されている。また、同図には、入力信号としてプリアンブルおよび通常データが入力される期間が示されている。
クロックデータ復元装置１は、プリアンブルの２ビットデータ［１０］が入力されることでロック状態となり、プリアンブルに続く通常データに基づいて復元クロックおよび復元データを得ることができる。図９を用いて説明したとおり、入力信号にエッジがあったとき、クロックデータ復元装置１は、そのエッジを位相遅延部２０に入力させることにより、復元クロック（Recovered Clock）の位相を入力信号の位相に合わせることができる。
また、クロックデータ復元装置１は、通常データ（Normal Data）送信時、信号選択部１０から出力される信号（Edge In）に３ビットデータ［０１０］が存在するときに、時間測定部３０によりユニットインターバル時間を測定して、この測定したユニットインターバル時間に基づいてクロック発振の周波数を調整することができる。これにより、動作中に温度・電圧などの変動により位相遅延部２０の各遅延素子の特性が変わったり、入力信号のビットレートがゆっくり変動したりしても、正常にクロックおよびデータの復元動作をすることができる。
ところで、以上までに説明した動作例では、帰還クロック（Feedback Clock）および復元クロック（Recovered Clock）それぞれの周波数は、位相遅延部２０のＰ個の遅延素子２１１〜２１Ｐのうち位相選択部４０により選択される遅延素子の位置により決定されるので、離散的な複数の値から選ばれる一つの値でしかない。それ故、これらのクロックの周波数と入力信号のビットレートとが互いに一致しない場合があり、その結果、ＣＩＤ耐性が悪い場合がある。本実施形態のクロック生成装置１Ａは、このような問題に対処するために位相検出部１３および位相制御部１４を備えている。
位相検出部１３は、エッジ信号（Edge）と帰還クロック（Feedback Clock）との間の位相関係を検出する。位相制御部１４は、位相検出部１３により検出される位相差が小さくなるように位相選択部４０による信号選択動作を制御するための制御信号を生成し、この制御信号を位相選択部４０へ与える。これにより、位相選択部４０において、位相遅延部２０のＰ個の遅延素子２１１〜２１Ｐのうち第Ｎの遅延素子２１Ｎと第(Ｎ＋１)の遅延素子２１Ｎ＋１とが或る比率(１−α)：αで選択されて、実効的に第(Ｎ＋α)の遅延素子が選択されることに等しくなる。なお、Ｎは整数であり、αは０以上１以下の小数である。
図１４は、位相制御部１４の構成例を示す図である。位相制御部１４は、累積加算器（Accumulator）１４１、ラッチ部１４２および加算器１４３を含むΔΣ変調器の構成を有する。これらの要素は帰還クロック（Feedback Clock）に同期して動作する。なお、ここでは、これらの要素は３ビットのデータを扱うものとする。累積加算器１４１は、ラッチ部１４２によりラッチされて出力される３ビットデータを入力するとともに、αを表す３ビットデータを入力して、これら入力した２つの３ビットデータを加算する。そして、累積加算器１４１は、その加算結果のうち下位３ビットデータをラッチ部１４２へ出力し、また、その加算の際にオーバーフローが生じた場合には値１を加算器１４３へ出力する。ラッチ部１４２は、累積加算器１４１から出力される３ビットデータを入力してラッチする。
加算器１４３は、値Ｎを表すデータを入力するとともに、累積加算器１４１での加算の際にオーバーフローが生じた場合には値１を表すデータを入力する。累積加算器１４１での加算の際にオーバーフローが生じる確率はαである。したがって、加算器１４３から出力されるデータは、確率(１−α)で値Ｎを表し、確率αで値(Ｎ＋１)を表すことになる。例えば、α＝０.２５であるすると、累積加算器１４１での加算の際にオーバーフローが生じるのは、４回のうち１回の割合である。したがって、加算器１４３から出力されるデータは、４回のうち３回の割合で値Ｎを表し、４回のうち１回の割合で値(Ｎ＋１)を表すことになる。
位相制御部１４は、加算器１４３から出力されるデータに基づいて、位相選択部４０による信号選択動作を制御するための制御信号を生成し、この制御信号を位相選択部４０へ与える。これにより、位相選択部４０において、位相遅延部２０のＰ個の遅延素子２１１〜２１Ｐのうち第Ｎの遅延素子２１Ｎと第(Ｎ＋１)の遅延素子２１Ｎ＋１とが比率(１−α)：αで選択されて、実効的に第(Ｎ＋α)の遅延素子が選択されることに等しくなる。
なお、位相制御部１４の構成は、図１４に示されたものに限られることはなく、他の態様も可能である。位相制御部１４は、フィルタを含む構成であってもよいし、ΔΣ変調器およびフィルタを含む構成であってもよい。また、フィルタは、ローパスフィルタおよび累積加算器の双方または何れか一方を含む構成であってもよい。
図１５は、位相制御部１４におけるα決定方法等の一例を説明するフローチャートである。まず、プリアンブルのデータに基づいて時間測定部３０によりユニットインターバル時間が測定され、その測定されたユニットインターバル時間に基づいて位相遅延部２０のＰ個の遅延素子２１１〜２１Ｐのうち第Ｎの遅延素子２１Ｎが位相選択部４０により選択される（ステップＳ１１）。これによりロック状態となり、プリアンブルに続く通常データに基づいて復元クロックおよび復元データが得られる。
入力信号にエッジが現れると（ステップＳ１２）、エッジ信号（Edge）と帰還クロック（FeedbackClock）との間の位相関係が位相検出部１３により検出され、エッジ信号より帰還クロックの位相が遅ければ（ステップＳ１３でYes）、Ｎから値１が減算されて新たなＮとされる（ステップＳ１４）。エッジ信号より帰還クロックの位相が速く（ステップＳ１５でYes）、位相差が閾値より大きければ（ステップＳ１６でYes）、Ｎに値１が加算されて新たなＮとされる（ステップＳ１７）。Ｎが更新された後、ステップＳ１２に戻る（ステップＳ１８）。ステップＳ１２〜Ｓ１８の繰り返し処理は、例えばプリアンブルに重畳するジッタ等の影響でロック直後のＮが適切でない場合に、このＮを最適化するものである。
エッジ信号より帰還クロックの位相が速く（ステップＳ１５でNo）、位相差が閾値以下であれば（ステップＳ１６でNo）、ステップＳ２１以降の処理に進み、αを決定する。まず、初期値としてα＝０.５とする（ステップＳ２１）。入力信号にエッジが現れると（ステップＳ２２）、エッジ信号（Edge）と帰還クロック（FeedbackClock）との間の位相関係が位相検出部１３により検出され、エッジ信号より帰還クロックの位相が遅ければ（ステップＳ２３でYes）、αから値０.１２５が減算されて新たなαとされる（ステップＳ２４）。エッジ信号より帰還クロックの位相が速ければ（ステップＳ２５でYes）、αに値０.１２５が加算されて新たなαとされる（ステップＳ２６）。αが更新された後、ステップＳ２２に戻る（ステップＳ２７）。このようにしてαが決定される。この決定されたαが、図１４に示された位相制御部１４の累積加算器１４１に入力される。
以上のとおり、第１実施形態のクロックデータ復元装置１およびクロック生成装置１Ａは、ＰＬＬが不要であり、また、参照クロックを生成するための回路も不要であるので、回路規模を小さくすることができ、製造コストを低くすることができる。また、本実施形態のクロックデータ復元装置１およびクロック生成装置１Ａは、信号入力が無い待機期間の消費電力を低減することができる。また、本実施形態のクロックデータ復元装置１は、信号入力開始後に短時間でクロックおよびデータの復元を開始することができる。更に、本実施形態では、クロック周波数は、離散的な複数の値から選ばれる一つの値（選択される遅延素子２１Ｎの位置Ｎに応じた周波数）に限られることなく、実効的にＮとＮ＋１との間の値に応じた周波数とすることができるので、ＣＩＤ耐性を改善することができる。
（第２実施形態）
図１６は、第２実施形態のクロックデータ復元装置２の構成を示す図である。図１に示された第１実施形態のクロックデータ復元装置１の構成と比較すると、第２実施形態のクロックデータ復元装置２は、エッジ検出部５０、極性検出部６０、論理反転部７０およびデータ出力部８０を備える点で同じであるが、クロック生成装置１Ａに替えてクロック生成装置２Ａを備える点で相違する。クロック生成装置２Ａは、第１実施形態と同様の信号選択部１０、位相検出部１３および位相制御部１４、帰還クロックの位相を粗調整する位相粗調整部１１、ならびに、帰還クロックの位相を微調整する位相微調整部１２、を備える。
図１７は、位相粗調整部１１の構成を示す図である。位相粗調整部１１は、位相遅延部２０１、時間測定部３０１および位相選択部４０１を含む。位相遅延部２０１は、第１実施形態における位相遅延部２０と同様に、縦続接続された複数個（Ｑ個）の遅延素子２１１,１〜２１１,Ｑを含む。そのうち初段の遅延素子２１１,１は、信号選択部１０から出力される信号（Edge In）を入力する。時間測定部３０１は、第１実施形態における時間測定部３０と同様に、位相遅延部２０１の遅延素子２１１,１〜２１１,Ｑそれぞれから出力される信号のレベルに基づいてユニットインターバル時間を測定する。位相選択部４０１は、第１実施形態における位相選択部４０と同様に、位相遅延部２０１の遅延素子２１１,１〜２１１,Ｑのうち時間測定部３０１により測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック（Feedback Clock 1）として位相微調整部１２へ出力する。
図１８は、位相微調整部１２の構成を示す図である。位相微調整部１２は、位相遅延部２０２、時間測定部３０２、位相選択部４０２および選択部１５を含む。位相遅延部２０２は、第１実施形態における位相遅延部２０と同様に、縦続接続された複数個（Ｒ個）の遅延素子２１２,１〜２１２,Ｒを含む。そのうち初段の遅延素子２１２,１は、位相粗調整部１１の位相選択部４０１から出力される帰還クロック（Feedback Clock 1）を入力する。時間測定部３０２は、第１実施形態における時間測定部３０と同様に、位相遅延部２０２の遅延素子２１２,１〜２１２,Ｒそれぞれから出力される信号のレベルに基づいてユニットインターバル時間を測定する。位相選択部４０２は、第１実施形態における位相選択部４０と同様に、位相遅延部２０２の遅延素子２１２,１〜２１２,Ｒのうち時間測定部３０２により測定されたユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して帰還クロック（Feedback Clock）として信号選択部１０および極性検出部６０へ出力する。選択部１５は、時間測定部３０２から出力されるユニットインターバル時間測定結果を表すＲビットのデジタルデータ、および、位相制御部１４から出力される制御信号のうち、何れか一方を選択して位相選択部４０２へ与える。
信号選択部１０は、位相微調整部１２の位相選択部４０２から出力される帰還クロックを入力する。位相粗調整部１１の位相遅延部２０１は、信号選択部１０から出力される信号を初段の遅延素子２１１,１に入力する。位相微調整部１２の位相遅延部２０２は、位相粗調整部１１の位相選択部４０１から出力される帰還クロックを初段の遅延素子２１２,１に入力する。これにより帰還クロックについての帰還ルートが構成される。
帰還クロックの周期は、位相粗調整部１１の位相遅延部２０１で粗調整された遅延時間と、位相微調整部１２の位相遅延部２０２で微調整された遅延時間と、の和に応じたものとなる。位相粗調整部１１の位相遅延部２０１の各遅延素子の遅延時間は、位相微調整部１２の位相遅延部２０２の各遅延素子の遅延時間より長い。これにより、位相粗調整部１１は帰還クロックの位相を粗調整し、位相微調整部１２は帰還クロックの位相を微調整することができる。位相粗調整部１１の位相遅延部２０１における遅延時間はユニットインターバル時間より僅かに短く（数個の遅延素子の遅延時間分だけ短く）設定されて、これらの差が位相微調整部１２の位相遅延部２０２における遅延時間として微調整されてもよい。
位相粗調整部１１の位相選択部４０１は、位相遅延部２０１の遅延素子２１１,１〜２１１,Ｑのうちの何れかの遅延素子から出力される信号を選択して、この信号をエッジ信号のビットレートに対応する周波数の復元クロック（Recovered Clock）としてデータ出力部８０へ出力する。
図１９は、位相粗調整部１１の位相遅延部２０１の各遅延素子２１１,ｑの回路構成例を示す図である。図２０は、位相微調整部１２の位相遅延部２０２の各遅延素子２１２,ｒの回路構成例を示す図である。これらの図では、各遅延素子が差動信号を入出力するものとして回路構成が示されている。
図１９に示される位相粗調整部１１の位相遅延部２０１の各遅延素子２１１,ｑは、差動信号を入力する２つの入力端子INP，INN、差動信号を出力する２つの出力端子OUTP，OUTN、および、ＩＮＶ回路２１１〜２１４を含む。ＩＮＶ回路２１１は、入力端子INPに入力された信号を論理反転して出力端子OUTNへ出力する。ＩＮＶ回路２１２は、入力端子INNに入力された信号を論理反転して出力端子OUTPへ出力する。ＩＮＶ回路２１３の入力端は出力端子OUTPと接続され、ＩＮＶ回路２１３の出力端は出力端子OUTNと接続されている。ＩＮＶ回路２１４の入力端は出力端子OUTNと接続され、ＩＮＶ回路２１４の出力端は出力端子OUTPと接続されている。図２０に示される位相微調整部１２の位相遅延部２０２は、図１９に示される単位回路が縦続接続されていて、これらの単位回路の入出力端子を結ぶ抵抗器列が設けられて構成される。
例えば、位相粗調整部１１の各遅延素子２１１,ｑの遅延時間を約３５ｐｓとすることができ、位相微調整部１２の各遅延素子２１２,ｒの遅延時間を約６ｐｓとすることができる。また、位相粗調整部１１の遅延素子の個数Ｑを１８とすることができ、位相微調整部１２の遅延素子の個数Ｒを１２とすることができる。
図２１は、第２実施形態のクロックデータ復元装置２における各信号のタイミングチャートである。同図には、入力信号（Data In）、遅延入力信号（Delayed Data）、エッジ信号（Edge）、位相微調整部１２の位相選択部４０２から出力される帰還クロック（Feedback Clock）、復元クロック（Recovered Clock）、位相粗調整部１１の時間測定部３０１のラッチ動作のタイミングを指示する信号（Coarse TDC Clk）、位相粗調整部１１の時間測定部３０１により測定され位相選択部４０１に与えられるユニットインターバル時間を表す信号（Coarse Phase Select）、位相微調整部１２の時間測定部３０２のラッチ動作のタイミングを指示する信号（Fine TDC Clk）、および、位相微調整部１２の時間測定部３０２により測定され位相選択部４０２に与えられるユニットインターバル時間を表す信号（Fine Phase Select）、が示されている。また、同図には、入力信号としてプリアンブルおよび通常データが入力される期間が示されている。
クロックデータ復元装置２は、プリアンブルの４ビットデータ［１０１０］が入力されることでロック状態となり、プリアンブルに続く通常データに基づいて復元クロックおよび復元データを得ることができる。このとき、プリアンブルの第１の立下りエッジにより位相粗調整部１１の位相遅延部２０１の遅延量が設定され、プリアンブルの第２の立下りエッジにより位相微調整部１２の位相遅延部２０２の遅延量が設定される。入力信号にエッジがあったとき、クロックデータ復元装置２は、そのエッジを位相遅延部２０１，２０２に入力させることにより、復元クロック（Recovered Clock）の位相を入力信号の位相に合わせることができる。
また、クロックデータ復元装置２は、通常データ（Normal Data）に３ビットデータ［０１０］が存在するときに、時間測定部３０１，３０２によりユニットインターバル時間を測定して、この測定したユニットインターバル時間に基づいてクロック発振の周波数を調整することができる。これにより、動作中に温度・電圧などの変動により位相遅延部２０１，２０２の各遅延素子の特性が変わったり、入力信号のビットレートがゆっくり変動したりしても、正常にクロックおよびデータの復元動作をすることができる。
なお、位相制御部１４は、位相選択部４０１，４０２のうち何れの信号選択動作を制御してもよいが、位相粗調整部１１の位相選択部４０１より位相微調整部１２の位相選択部４０２の信号選択動作を制御するのが好適である。位相微調整部１２の位相選択部４０２の信号選択動作を制御することで、より精細にクロック周波数を調整することができる。
以上のとおり、第２実施形態のクロックデータ復元装置２およびクロック生成装置２Ａも、ＰＬＬが不要であり、また、参照クロックを生成するための回路も不要であるので、回路規模を小さくすることができ、製造コストを低くすることができる。また、本実施形態のクロックデータ復元装置２およびクロック生成装置２Ａも、信号入力が無い待機期間の消費電力を低減することができる。また、本実施形態のクロックデータ復元装置２は、信号入力開始後に短時間でクロックおよびデータの復元を開始することができる。更に、本実施形態でも、クロック周波数は、離散的な複数の値から選ばれる一つの値（選択される遅延素子２１２,Ｎの位置Ｎに応じた周波数）に限られることなく、実効的にＮとＮ＋１との間の値に応じた周波数とすることができるので、ＣＩＤ耐性を改善することができる。
第２実施形態のクロック生成装置２Ａは、第１実施形態のクロック生成装置１Ａと比較して、以下のような利点を有する。
第１実施形態のクロック生成装置１Ａでは、エッジ検出信号（Edge Detect）が非有意レベルであるときにリングオシレータのように動作をするので、位相遅延部２０において帰還クロックが受ける全遅延時間は入力信号（Data In）のユニットインターバル時間と等しいことが望ましい。それを実現するには、位相遅延部２０の各遅延素子２１での遅延量は小さいことが望ましい。それ故、位相遅延部２０の遅延素子２１の個数Ｐは大きくなりがちである。例えば、動作周波数を２分の１にすると、位相遅延部２０の遅延素子２１の個数Ｐは２倍になり、時間測定部３０のフリップフロップ３１の個数Ｐも２倍になる。また、動作周波数を４分の１にすると、位相遅延部２０の遅延素子２１の個数Ｐは４倍になり、時間測定部３０のフリップフロップ３１の個数Ｐも４倍になる。このように、第１実施形態のクロック生成装置１Ａは、リングオシレータのように動作する際のクロック発振周波数を精確に設定しようとすると、回路面積が大きくなるだけでなく、消費電力も大きくなって、動作周波数のワイドレンジ化に限界がある。
これに対して、第２実施形態のクロック生成装置２Ａでは、位相遅延部２０１，時間測定部３０１および位相選択部４０１を含む位相粗調整部１１において遅延時間を入力信号（Data In）のユニットインターバル時間と粗く等しくなるように設定する一方で、位相遅延部２０２，時間測定部３０２および位相選択部４０２を含む位相微調整部１２において遅延量を微調整することができる。したがって、第２実施形態のクロック生成装置２Ａでは、位相遅延部２０１，２０２の遅延素子の個数(Ｑ＋Ｒ)および時間測定部３０１，３０２のフリップフロップの個数(Ｑ＋Ｒ)の増大を回避することができて、回路面積の増大および消費電力の増大を回避しつつ、クロック発振周波数の精確さと動作周波数のワイドレンジ化とを両立させることができる。
なお、以上までに説明した第２実施形態では位相粗調整部１１（位相遅延部２０１，時間測定部３０１，位相選択部４０１）と位相微調整部１２（位相遅延部２０２，時間測定部３０２，位相選択部４０２）とからなる２段の構成であったが、３段以上の構成であってもよい。３段以上の構成とする場合、位相制御部１４は、何れの段の位相選択部の信号選択動作を制御してもよいが、最も精細に遅延を設定することができる段の位相選択部の信号選択動作を制御するのが好適である。
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、位相遅延部２０，２０１，２０２それぞれにおいて、図２２（ａ）に示されるように縦続接続された複数の遅延素子の遅延時間は一定であってもよいし、同図（ｂ）に示されるように縦続接続された複数の遅延素子のうち後段のものほど遅延時間が長くなっていているのも好ましい。後者の場合、各遅延素子の遅延時間が、その位置に対して対数関数的に長くなるように設定されているのが好ましい。動作周波数が遅いほど多くの遅延素子を使い且つ精度が荒くてよいので、後段ほど遅延時間を長くすれば、位相遅延部２０の遅延素子の個数および時間測定部３０のフリップフロップの個数の増大を回避することができて、回路面積の増大および消費電力の増大を回避しつつ、クロック発振周波数の精確さと動作周波数のワイドレンジ化とを両立させることができる。
また、本発明は、図２３に示されるような実施形態も可能である。図２３は、他の実施形態のクロックデータ復元装置３の構成を示す図である。図１６に示された第２実施形態の構成と比較すると、図２３に示される実施形態のクロックデータ復元装置３は、入力信号位相検出部９１および入力信号位相調整部９２を更に備える点で相違する。
入力信号位相検出部９１は、帰還クロック（Feedback Clock）と遅延入力信号（Delayed Data）との間の位相関係を検出する。入力信号位相検出部９１は、例えば、帰還クロック、および、この帰還クロックに対して位相が一定量ずつ異なる複数のクロック、それぞれにより、遅延入力信号をラッチして、そのラッチにより得られた３以上のデータのレベルに基づいて、帰還クロックと遅延入力信号との間の位相関係を検出することができる。入力信号位相調整部９２は、入力信号位相検出部９１による検出結果に基づいて、データ出力部８０に入力される遅延入力信号（Delayed Data）の位相を調整する。
このような構成とすることで、データ出力部８０に入力される遅延入力信号（Delayed Data）と帰還クロック（Feedback Clock）との間の位相関係を最適化することができ、また、データ出力部８０に入力される遅延入力信号（Delayed Data）と復元クロック（Recovered Clock）との間の位相関係を最適化することができる。したがって、データ出力部８０において、遅延入力信号（Delayed Data）の各ビットのデータの中心時刻に復元クロック（RecoveredClock）のエッジが存在するようにすることができる。これによって、ジッタ耐性やＣＩＤ耐性を改善することができる。
なお、図１および図２に示された第１実施形態の構成においても入力信号位相検出部９１および入力信号位相調整部９２が設けられてもよい。
１〜３…クロックデータ復元装置、１Ａ，２Ａ…クロック生成装置、１０…信号選択部、１１…位相粗調整部、１２…位相微調整部、１３…位相検出部、１４…位相制御部、１５…選択部、２０，２０１，２０２…位相遅延部、２１１〜２１Ｐ，２１１,１〜２１１,Ｑ，２１２,１〜２１２,Ｒ…遅延素子、３０，３０１，３０２…時間測定部、３１１〜３１Ｐ…フリップフロップ、３２…測定許可部、３３…バブルエラー訂正部、４０，４０１，４０２…位相選択部、５０…エッジ検出部、５１〜５３…遅延素子、５４…ＸＯＲ回路、６０…極性検出部、６１，６２…フリップフロップ、６３…セレクタ、７０…論理反転部、８０…データ出力部、８１，８２…フリップフロップ、９１…入力信号位相検出部、９２…入力信号位相調整部。

Claims (5)

  1. 帰還クロック、ビットレートに応じたタイミングでエッジを有するエッジ信号、および、前記エッジ信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を入力し、前記エッジ検出信号が有意レベルであるときに前記エッジ信号を選択して出力し、前記エッジ検出信号が非有意レベルであるときに前記帰還クロックを論理反転した信号を選択して出力する信号選択部と、
    縦続接続された複数個の遅延素子を含み、前記信号選択部から出力される信号を前記複数個の遅延素子のうちの初段の遅延素子に入力し、前記複数個の遅延素子それぞれから各々の位置に応じた遅延量の信号を出力する位相遅延部と、
    前記複数個の遅延素子それぞれから出力される信号のレベルに基づいて、前記エッジ信号の或るエッジのタイミングから１ビット相当時間経過時のエッジのタイミングまでのユニットインターバル時間を測定する時間測定部と、
    前記複数個の遅延素子のうち前記時間測定部により測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力するとともに、前記複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記エッジ信号のビットレートに対応する周波数のクロックとして出力する位相選択部と、
    前記エッジ信号と前記帰還クロックとの間の位相関係を検出する位相検出部と、
    前記位相検出部により検出される位相差が小さくなるように前記位相選択部による信号選択動作を制御する位相制御部と、
    を備え、
    前記位相制御部は、前記位相検出部により検出される位相差に基づいて前記位相選択部による信号選択動作を制御するための制御信号を生成し、この制御信号を前記位相選択部へ与え、
    前記位相選択部は、前記制御信号に基づいて、前記位相遅延部の前記複数個の遅延素子のうち隣り合う二つの遅延素子から出力される信号を前記位相差に応じた比率で選択する、
    クロック生成装置。
  2. 前記位相遅延部としての位相遅延部Ｄ１〜ＤＮと、前記時間測定部としての時間測定部Ｍ１〜ＭＮと、前記位相選択部としての位相選択部Ｓ１〜ＳＮとを備え、
    各位相遅延部Ｄｎが、縦続接続された複数個の遅延素子を含み、
    各位相遅延部Ｄｎの各遅延素子の遅延時間と、他の位相遅延部Ｄｎ１の各遅延素子の遅延時間とが、互いに異なり、
    各時間測定部Ｍｎが、位相遅延部Ｄｎの複数個の遅延素子それぞれから出力される信号のレベルに基づいて前記ユニットインターバル時間を測定し、
    各位相選択部Ｓｎが、位相遅延部Ｄｎの複数個の遅延素子のうち時間測定部Ｍｎにより測定された前記ユニットインターバル時間に対応する位置にある遅延素子から出力される信号を選択して前記帰還クロックとして出力し、
    前記信号選択部が、位相選択部ＳＮから出力される前記帰還クロックを入力し、
    位相遅延部Ｄ１が、前記信号選択部から出力される信号を初段の遅延素子に入力し、
    位相遅延部Ｄ１〜ＤＮのうち位相遅延部Ｄ１を除く各位相遅延部Ｄｎが、位相選択部Ｓｎ−１から出力される前記帰還クロックを初段の遅延素子に入力し、
    位相選択部Ｓ１〜ＳＮのうちの何れかの位相選択部Ｓｎが、位相遅延部Ｄｎの複数個の遅延素子のうちの何れかの遅延素子から出力される信号を選択して前記クロックとして出力し、
    前記位相制御部が、位相選択部Ｓ１〜ＳＮのうちの何れかによる信号選択動作を制御する、
    請求項１に記載のクロック生成装置（ただし、Ｎは２以上の整数、ｎ，ｎ１は１以上Ｎ以下の整数）。
  3. 前記位相遅延部の縦続接続された複数個の遅延素子のうち後段のものほど遅延時間が長い請求項１に記載のクロック生成装置。
  4. 入力信号に基づいてクロックおよびデータを復元する装置であって、
    請求項１〜３の何れか１項に記載のクロック生成装置と、
    前記入力信号に遅延を付与した遅延入力信号を生成して出力するともに、前記遅延入力信号のエッジのタイミングを含む一定期間に亘って有意レベルとなるエッジ検出信号を生成して前記クロック生成装置へ出力するエッジ検出部と、
    前記エッジ検出信号が有意レベルである期間に前記帰還クロックおよび前記遅延入力信号それぞれのエッジの極性が互いに同じであるときに有意レベルとなる論理反転指示信号を生成して出力する極性検出部と、
    前記論理反転指示信号が有意レベルであるときに前記遅延入力信号を論理反転した信号を前記エッジ信号として前記クロック生成装置へ出力し、前記論理反転指示信号が非有意レベルであるときに前記遅延入力信号を前記エッジ信号として前記クロック生成装置へ出力する論理反転部と、
    前記クロック生成装置から出力される前記クロックが指示するタイミングで前記遅延入力信号のデータをサンプリングしホールドして出力するデータ出力部と、
    を備え、
    前記クロック生成装置から出力される前記クロックを前記入力信号に基づく復元クロックとして出力し、前記データ出力部から出力されるデータを前記入力信号に基づく復元データとして出力する、
    クロックデータ復元装置。
  5. 前記帰還クロックと前記遅延入力信号との間の位相関係を検出する入力信号位相検出部と、
    前記入力信号位相検出部による検出結果に基づいて前記データ出力部に入力される前記遅延入力信号の位相を調整する入力信号位相調整部と、
    を更に備える請求項４に記載のクロックデータ復元装置。
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